JPH08339690A - 半導体メモリ装置のレベルコンバータ - Google Patents
半導体メモリ装置のレベルコンバータInfo
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- G11C—STATIC STORES
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Abstract
(57)【要約】
【課題】 消費電流を抑え、動作速度を改善できる半導
体メモリ装置のレベルコンバータを提供する。 【解決手段】 制御クロックＫｐｕｌｂに従って電源電
圧を供給するＰＭＯＳトランジスタＭＰ１を設け、感知
電圧Ｓａｓ，ＳａｓＢをゲートに受けるＰＭＯＳトラン
ジスタＭＰ２，３へ電源供給する。また接地側には制御
クロックに従ってオフするＮＭＯＳトランジスタＭＮ
４，５が設けられている。そして、制御クロックをイン
バータＩ１，Ｉ２で遅延させて制御されるＰＭＯＳトラ
ンジスタＭＰ６を設け、これにより電源供給されるイン
バータを構成するトランジスタＭＰ７，８，ＭＮ９，１
０を、出力ノード対ＤＬＡＴ，ＤＬＡＴＢの間に設け
る。
体メモリ装置のレベルコンバータを提供する。 【解決手段】 制御クロックＫｐｕｌｂに従って電源電
圧を供給するＰＭＯＳトランジスタＭＰ１を設け、感知
電圧Ｓａｓ，ＳａｓＢをゲートに受けるＰＭＯＳトラン
ジスタＭＰ２，３へ電源供給する。また接地側には制御
クロックに従ってオフするＮＭＯＳトランジスタＭＮ
４，５が設けられている。そして、制御クロックをイン
バータＩ１，Ｉ２で遅延させて制御されるＰＭＯＳトラ
ンジスタＭＰ６を設け、これにより電源供給されるイン
バータを構成するトランジスタＭＰ７，８，ＭＮ９，１
０を、出力ノード対ＤＬＡＴ，ＤＬＡＴＢの間に設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のレベルコンバータに関し、特に、静電電流の消耗を減
少させ且つ高速な動作スピードを可能とするダイナミッ
クレベルコンバータに関するものである。
のレベルコンバータに関し、特に、静電電流の消耗を減
少させ且つ高速な動作スピードを可能とするダイナミッ
クレベルコンバータに関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置内に設けられ
たレベルコンバータは、メモリセルに貯蔵されたデータ
を感知して増幅するセンスアンプの出力をレベル変換し
てデータ出力バッファへ伝達するために用いられる。こ
のようなコンバータは、ＢｉＣＭＯＳ工程によって通常
的に設計されるセンスアンプの出力がＥＣＬ(Emitter C
oupled Logic）レベルなので、これをフルスイングのレ
ベルに変換させる機能を果たす。図３に、上記の機能を
遂行するレベルコンバータの代表的な従来の回路を示
す。
たレベルコンバータは、メモリセルに貯蔵されたデータ
を感知して増幅するセンスアンプの出力をレベル変換し
てデータ出力バッファへ伝達するために用いられる。こ
のようなコンバータは、ＢｉＣＭＯＳ工程によって通常
的に設計されるセンスアンプの出力がＥＣＬ(Emitter C
oupled Logic）レベルなので、これをフルスイングのレ
ベルに変換させる機能を果たす。図３に、上記の機能を
遂行するレベルコンバータの代表的な従来の回路を示
す。
【０００３】図３における信号Ｓａｓ、ＳａｓＢは、図
５に示すように構成されたセンスアンプにおける第１及
び第２の各出力である。図５のセンスアンプは、当該分
野で一般的に使用される構成からなっており、半導体メ
モリセルの各ビット線に現れる電圧を感知し、通常２．
４Ｖ〜１．５Ｖの出力電圧を第１及び第２の各出力の電
圧として提供する。第１及び第２の出力Ｓａｓ、Ｓａｓ
Ｂは、図３のレベルコンバータにおけるＰＭＯＳトラン
ジスタＭ１、Ｍ２にそれぞれ印加される。レベルコンバ
ータは、ＰＭＯＳ及びＮＭＯＳトランジスタの組合せで
構成された電流ミラー部分とバイポーラ素子を用いた駆
動インバータＩＮＶを含み、第１及び第２の出力Ｓａ
ｓ、ＳａｓＢを受信して図４に示すような出力電圧ＤＯ
ＵＰを出力端に出力する。
５に示すように構成されたセンスアンプにおける第１及
び第２の各出力である。図５のセンスアンプは、当該分
野で一般的に使用される構成からなっており、半導体メ
モリセルの各ビット線に現れる電圧を感知し、通常２．
４Ｖ〜１．５Ｖの出力電圧を第１及び第２の各出力の電
圧として提供する。第１及び第２の出力Ｓａｓ、Ｓａｓ
Ｂは、図３のレベルコンバータにおけるＰＭＯＳトラン
ジスタＭ１、Ｍ２にそれぞれ印加される。レベルコンバ
ータは、ＰＭＯＳ及びＮＭＯＳトランジスタの組合せで
構成された電流ミラー部分とバイポーラ素子を用いた駆
動インバータＩＮＶを含み、第１及び第２の出力Ｓａ
ｓ、ＳａｓＢを受信して図４に示すような出力電圧ＤＯ
ＵＰを出力端に出力する。
【０００４】次に、第１及び第２の出力Ｓａｓ、Ｓａｓ
Ｂがそれぞれ“ハイ”レベル（２．４Ｖ）もしくは“ロ
ウ”レベル（１．５Ｖ）に遷移するとき、出力電圧ＤＯ
ＵＰがどのように発生するかについて説明する。図４に
示すように、第２の出力ＳａｓＢが２．４Ｖから１．５
Ｖに遷移中であり、且つ第１の出力Ｓａｓが１．５Ｖか
ら２．４Ｖに遷移中であれば、図３のＰＭＯＳトランジ
スタＭ１が次第に動作してチャンネル電流をノードＮ１
上に提供する。したがって、ノードＮ１の電流はＮＭＯ
ＳトランジスタＭ３のゲート電圧を誘導する。一方、Ｐ
ＭＯＳトランジスタＭ２は次第にターンオフされてノー
ドＮ２に流れる電流を徐々に減少させる。この際、ノー
ドＮ１の電圧によりＮＭＯＳトランジスタＭ３、Ｍ４が
動作して、ノードＮ１、Ｎ２上の電流が接地を通じて流
れる。これにより、ノードＮ２は論理“ロウ”状態にな
る。インバータＩＮＶは、論理“ロウ”状態を反転して
出力電圧ＤＯＵＰをＣＭＯＳレベルの論理“ハイ”で出
力する。
Ｂがそれぞれ“ハイ”レベル（２．４Ｖ）もしくは“ロ
ウ”レベル（１．５Ｖ）に遷移するとき、出力電圧ＤＯ
ＵＰがどのように発生するかについて説明する。図４に
示すように、第２の出力ＳａｓＢが２．４Ｖから１．５
Ｖに遷移中であり、且つ第１の出力Ｓａｓが１．５Ｖか
ら２．４Ｖに遷移中であれば、図３のＰＭＯＳトランジ
スタＭ１が次第に動作してチャンネル電流をノードＮ１
上に提供する。したがって、ノードＮ１の電流はＮＭＯ
ＳトランジスタＭ３のゲート電圧を誘導する。一方、Ｐ
ＭＯＳトランジスタＭ２は次第にターンオフされてノー
ドＮ２に流れる電流を徐々に減少させる。この際、ノー
ドＮ１の電圧によりＮＭＯＳトランジスタＭ３、Ｍ４が
動作して、ノードＮ１、Ｎ２上の電流が接地を通じて流
れる。これにより、ノードＮ２は論理“ロウ”状態にな
る。インバータＩＮＶは、論理“ロウ”状態を反転して
出力電圧ＤＯＵＰをＣＭＯＳレベルの論理“ハイ”で出
力する。
【０００５】このように動作するレベルコンバータを電
流消耗の側面で考察すると、第２の出力ＳａｓＢが論理
“ロウ”状態であるとき、ＰＭＯＳトランジスタＭ１を
通って流れる電流はスタティックな成分として絶えず流
れることが分かる。多重入出力を有する装置において、
レベルコンバータあるいはレベルシフタは入出力ポート
の個数だけ必要であるが、多数のレベルシフタでこのよ
うにそれぞれ流れる電流は全体の動作電流を大きく増大
させることが分かる。即ち、従来のレベルコンバータは
特定タイム区間に電流を継続して消耗させるので、多重
入出力を有する半導体メモリ装置において全体の動作電
流を非常に多く消費するという問題点があった。
流消耗の側面で考察すると、第２の出力ＳａｓＢが論理
“ロウ”状態であるとき、ＰＭＯＳトランジスタＭ１を
通って流れる電流はスタティックな成分として絶えず流
れることが分かる。多重入出力を有する装置において、
レベルコンバータあるいはレベルシフタは入出力ポート
の個数だけ必要であるが、多数のレベルシフタでこのよ
うにそれぞれ流れる電流は全体の動作電流を大きく増大
させることが分かる。即ち、従来のレベルコンバータは
特定タイム区間に電流を継続して消耗させるので、多重
入出力を有する半導体メモリ装置において全体の動作電
流を非常に多く消費するという問題点があった。
【０００６】また動作スピードに関しても、従来のレベ
ルコンバータは、電流ミラー構造を形成する各トランジ
スタのチャンネル電流の差によって出力ノードの電流が
充電もしくは放電するようになっているので、出力の負
荷がほとんど無視できるほど小さくてもそれ自体の固有
な速度遅延を有する。そして、現在の技術で可能な範囲
で速くできるように設計したとしても０．５ｎｓ以上の
遅延を有することがよく知られている。このように遅延
は必然的に発生する現象ではあるが、これをより少なく
することは勿論好ましいことである。
ルコンバータは、電流ミラー構造を形成する各トランジ
スタのチャンネル電流の差によって出力ノードの電流が
充電もしくは放電するようになっているので、出力の負
荷がほとんど無視できるほど小さくてもそれ自体の固有
な速度遅延を有する。そして、現在の技術で可能な範囲
で速くできるように設計したとしても０．５ｎｓ以上の
遅延を有することがよく知られている。このように遅延
は必然的に発生する現象ではあるが、これをより少なく
することは勿論好ましいことである。
【０００７】しかも、第１及び第２の出力Ｓａｓ、Ｓａ
ｓＢにおける電圧のレベルスイングは、図５に示したセ
ンスアンプ内の抵抗及び基準電圧Ｖｒｅｆの工程変化に
よって異なる。それ故、レベルコンバータをそのまま利
用するのは全体の消耗電流について予測性を難しくする
という問題がある。
ｓＢにおける電圧のレベルスイングは、図５に示したセ
ンスアンプ内の抵抗及び基準電圧Ｖｒｅｆの工程変化に
よって異なる。それ故、レベルコンバータをそのまま利
用するのは全体の消耗電流について予測性を難しくする
という問題がある。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のレベルコンバータは、電流を相対的に多く消費すると
いう問題と、動作速度の側面で好ましくないという短所
を持っている。したがって本発明の目的は、このような
従来の問題点を改善することのできる半導体メモリ装置
のレベルコンバータ乃至レベルシフタを提供することに
ある。
のレベルコンバータは、電流を相対的に多く消費すると
いう問題と、動作速度の側面で好ましくないという短所
を持っている。したがって本発明の目的は、このような
従来の問題点を改善することのできる半導体メモリ装置
のレベルコンバータ乃至レベルシフタを提供することに
ある。
【０００９】
【課題を解決するための手段】本発明による半導体メモ
リ装置用のダイナミックレベルコンバータ乃至レベルシ
フタは、ソースが共通接続され、感知された第１及び第
２の各感知電圧をそれぞれのゲートに受信する一対の第
１導電型トランジスタと、それぞれのソースが接地に共
通接続され、またそれぞれのドレインが前記一対の第１
導電型トランジスタの各ドレインに接続され、印加され
る制御クロックを各ゲートに共通受信する一対の第２導
電型トランジスタと、予め設定された第１のタイム区間
で前記各トランジスタにおけるドレイン接続点で前記第
１及び第２の各感知電圧に対応してレベル変換された第
１及び第２の各出力電圧を提供する第１及び第２の各出
力ノードと、を含むレベル変換部、；前記制御クロック
に応じて電源電圧を前記第１のタイム区間で前記一対の
第１導電型トランジスタの各ソースに印加する第１導電
型の第１のトランジスタと、前記制御クロックに応じて
前記電源電圧を予め設定された第２のタイム区間で提供
する第１導電型の第２のトランジスタと、を含むブロッ
キング手段乃至サンプリング手段、；前記電源電圧が流
れることによって発生する電流消耗を減少させ且つ高速
の動作を得るために、前記ブロッキング手段における第
２のトランジスタから提供された電源電圧に応じて前記
第１及び第２の各出力ノード間に発生する前記第１及び
第２の各出力電圧間の差を前記電源電圧のレベルと実質
的に同等であるように前記第２タイム区間の間にブース
ティングするラッチ手段静電ブースト手段、を備えてな
っている。
リ装置用のダイナミックレベルコンバータ乃至レベルシ
フタは、ソースが共通接続され、感知された第１及び第
２の各感知電圧をそれぞれのゲートに受信する一対の第
１導電型トランジスタと、それぞれのソースが接地に共
通接続され、またそれぞれのドレインが前記一対の第１
導電型トランジスタの各ドレインに接続され、印加され
る制御クロックを各ゲートに共通受信する一対の第２導
電型トランジスタと、予め設定された第１のタイム区間
で前記各トランジスタにおけるドレイン接続点で前記第
１及び第２の各感知電圧に対応してレベル変換された第
１及び第２の各出力電圧を提供する第１及び第２の各出
力ノードと、を含むレベル変換部、；前記制御クロック
に応じて電源電圧を前記第１のタイム区間で前記一対の
第１導電型トランジスタの各ソースに印加する第１導電
型の第１のトランジスタと、前記制御クロックに応じて
前記電源電圧を予め設定された第２のタイム区間で提供
する第１導電型の第２のトランジスタと、を含むブロッ
キング手段乃至サンプリング手段、；前記電源電圧が流
れることによって発生する電流消耗を減少させ且つ高速
の動作を得るために、前記ブロッキング手段における第
２のトランジスタから提供された電源電圧に応じて前記
第１及び第２の各出力ノード間に発生する前記第１及び
第２の各出力電圧間の差を前記電源電圧のレベルと実質
的に同等であるように前記第２タイム区間の間にブース
ティングするラッチ手段静電ブースト手段、を備えてな
っている。
【００１０】また本発明による半導体メモリ装置用のダ
イナミックレベルコンバータは、感知された第１及び第
２の各感知電圧をそれぞれのゲートに受信する一対の第
１導電型トランジスタと、前記一対の第１導電型トラン
ジスタに直列接続され、印加される制御クロックを各ゲ
ートに共通受信する一対の第２導電型トランジスタと、
を含み、予め設定された第１のタイム区間で前記第１及
び第２の各感知電圧に対応してレベル変換された第１及
び第２の各出力電圧を提供するレベル変換部、；前記制
御クロックに応じて電源電圧を前記第１のタイム区間で
前記一対の第１導電型トランジスタのチャネルに印加す
る第１導電型の第１のトランジスタと、前記制御クロッ
クに応じて前記電源電圧を予め設定された第２のタイム
区間で提供する第１導電型の第２のトランジスタと、を
含むサンプリング手段、；前記電源電圧が流れることに
よって発生する電流消耗を減少させ且つ高速の動作を得
るために、前記サンプリング手段における第２のトラン
ジスタから提供された電源電圧に応じて前記第１及び第
２の各出力電圧間の差を前記第２のタイム区間で増加さ
せる静電ブースト手段、を備えてなっている。
イナミックレベルコンバータは、感知された第１及び第
２の各感知電圧をそれぞれのゲートに受信する一対の第
１導電型トランジスタと、前記一対の第１導電型トラン
ジスタに直列接続され、印加される制御クロックを各ゲ
ートに共通受信する一対の第２導電型トランジスタと、
を含み、予め設定された第１のタイム区間で前記第１及
び第２の各感知電圧に対応してレベル変換された第１及
び第２の各出力電圧を提供するレベル変換部、；前記制
御クロックに応じて電源電圧を前記第１のタイム区間で
前記一対の第１導電型トランジスタのチャネルに印加す
る第１導電型の第１のトランジスタと、前記制御クロッ
クに応じて前記電源電圧を予め設定された第２のタイム
区間で提供する第１導電型の第２のトランジスタと、を
含むサンプリング手段、；前記電源電圧が流れることに
よって発生する電流消耗を減少させ且つ高速の動作を得
るために、前記サンプリング手段における第２のトラン
ジスタから提供された電源電圧に応じて前記第１及び第
２の各出力電圧間の差を前記第２のタイム区間で増加さ
せる静電ブースト手段、を備えてなっている。
【００１１】このようなダイナミックレベルコンバータ
のラッチ手段は、前記第１導電型の第２のトランジスタ
から出力される電源電圧を共通受信するソースをそれぞ
れ有する一対の第１導電型トランジスタと、前記一対の
第１導電型トランジスタの各ドレインに接続されたドレ
インと接地に共通接続されたソースとをそれぞれ有する
一対の第２導電型トランジスタと、を含み、そして前記
一対の第１導電型トランジスタは、何れか一方のゲート
が前記一対の第２導電型トランジスタの内の一つのゲー
トと前記第２の出力ノードに共通接続され、他方のゲー
トが前記一対の第２導電型トランジスタの内の他の一つ
のゲートと前記第１の出力ノードに共通接続された構成
とするのが好ましい。
のラッチ手段は、前記第１導電型の第２のトランジスタ
から出力される電源電圧を共通受信するソースをそれぞ
れ有する一対の第１導電型トランジスタと、前記一対の
第１導電型トランジスタの各ドレインに接続されたドレ
インと接地に共通接続されたソースとをそれぞれ有する
一対の第２導電型トランジスタと、を含み、そして前記
一対の第１導電型トランジスタは、何れか一方のゲート
が前記一対の第２導電型トランジスタの内の一つのゲー
トと前記第２の出力ノードに共通接続され、他方のゲー
トが前記一対の第２導電型トランジスタの内の他の一つ
のゲートと前記第１の出力ノードに共通接続された構成
とするのが好ましい。
【００１２】またブロッキング手段は、前記第１導電型
の第２のトランジスタが前記第２のタイム区間で動作で
きるように、前記制御クロックを遅延させて前記第１導
電型の第２のトランジスタのゲートに提供する遅延器を
さらに含む構成とするのが好ましい。
の第２のトランジスタが前記第２のタイム区間で動作で
きるように、前記制御クロックを遅延させて前記第１導
電型の第２のトランジスタのゲートに提供する遅延器を
さらに含む構成とするのが好ましい。
【００１３】さらに上記のようなダイナミックレベルコ
ンバータにおける一対の第１導電型トランジスタはそれ
ぞれＰ型ＭＯＳトランジスタとし、一対の第２導電型ト
ランジスタはそれぞれＮ型ＭＯＳトランジスタとするの
が好ましい。
ンバータにおける一対の第１導電型トランジスタはそれ
ぞれＰ型ＭＯＳトランジスタとし、一対の第２導電型ト
ランジスタはそれぞれＮ型ＭＯＳトランジスタとするの
が好ましい。
【００１４】また、本発明によれば、制御クロックに従
ってオンし電源電圧を供給する第１の電源トランジスタ
と、該第１の電源トランジスタに遅れてオンし電源電圧
を供給する第２の電源トランジスタと、前記第１の電源
トランジスタにより電源供給され、１対の感知電圧をゲ
ートに受けて動作する感知トランジスタ対と、該感知ト
ランジスタ対の接地側に設けられ、前記第１の電源トラ
ンジスタのオン時にオフする接地接続トランジスタと、
前記感知トランジスタ対の一方の出力と他方の出力との
間に設けられ、前記第２の電源トランジスタにより電源
供給されて動作するＭＯＳインバータと、を備えてなる
ことを特徴とする半導体メモリ装置のレベルコンバータ
が提供される。
ってオンし電源電圧を供給する第１の電源トランジスタ
と、該第１の電源トランジスタに遅れてオンし電源電圧
を供給する第２の電源トランジスタと、前記第１の電源
トランジスタにより電源供給され、１対の感知電圧をゲ
ートに受けて動作する感知トランジスタ対と、該感知ト
ランジスタ対の接地側に設けられ、前記第１の電源トラ
ンジスタのオン時にオフする接地接続トランジスタと、
前記感知トランジスタ対の一方の出力と他方の出力との
間に設けられ、前記第２の電源トランジスタにより電源
供給されて動作するＭＯＳインバータと、を備えてなる
ことを特徴とする半導体メモリ装置のレベルコンバータ
が提供される。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付の図面を参照して詳細に説明する。図面の説明にお
いて、同一の構成及び機能を有する要素には同一の参照
符号や同一の参照番号を付する。次に、本発明のより徹
底的な理解を提供するため、構成に対する詳細な項目に
ついて詳しく説明する。しかし、この発明の属する技術
の分野における通常の知識を有する者には、本発明のこ
のような詳細な項目がなくても実施できるということは
明らかである。なお、よく知られている半導体メモリ装
置のセンスアンプや出力バッファに関する素子の特徴及
び構成はその説明を略する。
添付の図面を参照して詳細に説明する。図面の説明にお
いて、同一の構成及び機能を有する要素には同一の参照
符号や同一の参照番号を付する。次に、本発明のより徹
底的な理解を提供するため、構成に対する詳細な項目に
ついて詳しく説明する。しかし、この発明の属する技術
の分野における通常の知識を有する者には、本発明のこ
のような詳細な項目がなくても実施できるということは
明らかである。なお、よく知られている半導体メモリ装
置のセンスアンプや出力バッファに関する素子の特徴及
び構成はその説明を略する。
【００１６】図１は本発明の一実施形態によるレベルコ
ンバータの回路を示す。同図に見られるように、レベル
コンバータは、ソースが共通接続され、感知された第１
及び第２の感知電圧Ｓａｓ、ＳａｓＢをそれぞれのゲー
トに受信する一対の第１導電型トランジスタＭＰ２、Ｍ
Ｐ３（感知トランジスタ対）と、それぞれのソースが接
地に共通接続され、第１導電型トランジスタＭＰ２、Ｍ
Ｐ３の各ドレインにそれぞれ接続されたドレインを有
し、印加された制御クロックＫｐｕｌｂを各ゲートに共
通受信する一対の第２導電型トランジスタＭＮ４、ＭＮ
５（接地接続トランジスタ）と、予め設定された第１の
タイム区間で第１導電型トランジスタＭＰ２、ＭＰ３、
第２導電型トランジスタＭＮ４、ＭＮ５のそれぞれのド
レイン接続点に第１及び第２の感知電圧Ｓａｓ、Ｓａｓ
Ｂに対応してレベル変換された第１及び第２の出力電圧
ＤＬＡＴ、ＤＬＡＴＢを提供する第１及び第２出力ノー
ドとを含む。そしてこれらはレベル変換部を形成してい
る。尚、接地側のＮＭＯＳトランジスタＭＮ４、ＭＮ５
は１つでもよい。
ンバータの回路を示す。同図に見られるように、レベル
コンバータは、ソースが共通接続され、感知された第１
及び第２の感知電圧Ｓａｓ、ＳａｓＢをそれぞれのゲー
トに受信する一対の第１導電型トランジスタＭＰ２、Ｍ
Ｐ３（感知トランジスタ対）と、それぞれのソースが接
地に共通接続され、第１導電型トランジスタＭＰ２、Ｍ
Ｐ３の各ドレインにそれぞれ接続されたドレインを有
し、印加された制御クロックＫｐｕｌｂを各ゲートに共
通受信する一対の第２導電型トランジスタＭＮ４、ＭＮ
５（接地接続トランジスタ）と、予め設定された第１の
タイム区間で第１導電型トランジスタＭＰ２、ＭＰ３、
第２導電型トランジスタＭＮ４、ＭＮ５のそれぞれのド
レイン接続点に第１及び第２の感知電圧Ｓａｓ、Ｓａｓ
Ｂに対応してレベル変換された第１及び第２の出力電圧
ＤＬＡＴ、ＤＬＡＴＢを提供する第１及び第２出力ノー
ドとを含む。そしてこれらはレベル変換部を形成してい
る。尚、接地側のＮＭＯＳトランジスタＭＮ４、ＭＮ５
は１つでもよい。
【００１７】またレベルコンバータは、制御クロックＫ
ｐｕｌｂに応じて電源電圧Ｖｃｃを予め設定された第１
のタイム区間で第１導電型トランジスタＭＰ２、ＭＰ３
のソースに印加する第１導電型の第１のトランジスタＭ
Ｐ１（電源トランジスタ）と、制御クロックＫｐｕｌｂ
に応じて電源電圧Ｖｃｃを予め設定された第２のタイム
区間で第１導電型トランジスタＭＰ７、ＭＰ８に提供す
る第１導電型の第２のトランジスタＭＰ６（電源トラン
ジスタ）を含む。そしてこれらはブロッキング手段乃至
サンプリング手段を形成している。またこのブラッキン
グ手段乃至サンプリング手段は、第１導電型の第２のト
ランジスタＭＰ６が前記第２のタイム区間で動作できる
ように制御クロックＫｐｕｌｂを遅延させて第１導電型
の第２のトランジスタＭＰ６のゲートに提供する遅延器
Ｉ１、Ｉ２を含んでいる。
ｐｕｌｂに応じて電源電圧Ｖｃｃを予め設定された第１
のタイム区間で第１導電型トランジスタＭＰ２、ＭＰ３
のソースに印加する第１導電型の第１のトランジスタＭ
Ｐ１（電源トランジスタ）と、制御クロックＫｐｕｌｂ
に応じて電源電圧Ｖｃｃを予め設定された第２のタイム
区間で第１導電型トランジスタＭＰ７、ＭＰ８に提供す
る第１導電型の第２のトランジスタＭＰ６（電源トラン
ジスタ）を含む。そしてこれらはブロッキング手段乃至
サンプリング手段を形成している。またこのブラッキン
グ手段乃至サンプリング手段は、第１導電型の第２のト
ランジスタＭＰ６が前記第２のタイム区間で動作できる
ように制御クロックＫｐｕｌｂを遅延させて第１導電型
の第２のトランジスタＭＰ６のゲートに提供する遅延器
Ｉ１、Ｉ２を含んでいる。
【００１８】さらにレベルコンバータは、電源電圧Ｖｃ
ｃが流れることで発生する電流消耗を減少させ且つ高速
の動作を得るため、第１導電型の第２のトランジスタＭ
Ｐ６から提供された電源電圧Ｖｃｃに応じて第１及び第
２の各出力ノード間に発生する第１及び第２の出力電圧
間の差を電源電圧のレベルと実際に同じになるように第
２のタイム区間でブースティングするラッチ手段乃至静
電ブースト手段を有する。このラッチ手段乃至静電ブー
スト手段は、第１導電型の第２のトランジスタＭＰ６か
らの電源電圧Ｖｃｃを共通に受けるソースを有した一対
の第１導電型トランジスタＭＰ７、ＭＰ８と、これらト
ランジスタＭＰ７、ＭＰ８の各ドレインに接続されたド
レインと接地に共通接続されたソースとを有する第２導
電型トランジスタＭＮ９、ＭＮ１０とを含む。そして第
１導電型トランジスタＭＰ７のゲートと第２導電型トラ
ンジスタＭＮ９のゲートは共通に第２の出力ノードと接
続され、第１導電型トランジスタＭＰ８のゲートと第２
導電型トランジスタＭＮ１０のゲートは共通に第１の出
力ノードと接続されている。図示から明らかなように、
これらトランジスタＭＰ７、ＭＰ８、ＭＮ９、ＭＮ１０
でラッチ形態のＭＯＳインバータが形成されている。
ｃが流れることで発生する電流消耗を減少させ且つ高速
の動作を得るため、第１導電型の第２のトランジスタＭ
Ｐ６から提供された電源電圧Ｖｃｃに応じて第１及び第
２の各出力ノード間に発生する第１及び第２の出力電圧
間の差を電源電圧のレベルと実際に同じになるように第
２のタイム区間でブースティングするラッチ手段乃至静
電ブースト手段を有する。このラッチ手段乃至静電ブー
スト手段は、第１導電型の第２のトランジスタＭＰ６か
らの電源電圧Ｖｃｃを共通に受けるソースを有した一対
の第１導電型トランジスタＭＰ７、ＭＰ８と、これらト
ランジスタＭＰ７、ＭＰ８の各ドレインに接続されたド
レインと接地に共通接続されたソースとを有する第２導
電型トランジスタＭＮ９、ＭＮ１０とを含む。そして第
１導電型トランジスタＭＰ７のゲートと第２導電型トラ
ンジスタＭＮ９のゲートは共通に第２の出力ノードと接
続され、第１導電型トランジスタＭＰ８のゲートと第２
導電型トランジスタＭＮ１０のゲートは共通に第１の出
力ノードと接続されている。図示から明らかなように、
これらトランジスタＭＰ７、ＭＰ８、ＭＮ９、ＭＮ１０
でラッチ形態のＭＯＳインバータが形成されている。
【００１９】以下、このように構成されたレベルコンバ
ータの動作を説明する。制御クロックＫｐｕｌｂは半導
体メモリ装置の動作クロックに同期して印加されるクロ
ックである。このようなクロックは、同期式で動作する
方式の半導体メモリ装置にあっては容易に得ることがで
きる。それ故、本実施形態では制御クロックＫｐｕｌｂ
が“ロウ”状態になるタイム区間にだけ、第１及び第２
の感知電圧Ｓａｓ、ＳａｓＢのレベル状態を受信して第
１及び第２の出力電圧ＤＬＡＴ、ＤＬＡＴＢを生成する
ことに注目する必要がある。すなわち制御クロックＫｐ
ｕｌｂが“ハイ”状態にあるとき、第１導電型の第１の
トランジスタＭＰ１及び第１導電型の第２のトランジス
タＭＰ６はオフ状態になるので、第１及び第２の出力電
圧ＤＬＡＴ、ＤＬＡＴＢのノードは全て“ロウ”レベル
にプリチャージされる。そして制御クロックＫｐｕｌｂ
が“ロウ”レベルで印加されるタイム区間で、プリチャ
ージトランジスタであるＭＮ４、ＭＮ５はターンオフさ
れて、第１及び第２の出力電圧ＤＬＡＴ、ＤＬＡＴＢの
ノードがフローティング状態になる。この際、第１及び
第２の感知電圧Ｓａｓ、ＳａｓＢがそれぞれ第１導電型
トランジスタＭＰ２、ＭＰ３のうちいずれか一つのトラ
ンジスタのチャンネルをどれだけ多く開かせるかによっ
て出力電圧の“ハイ”状態及び“ロウ”状態が決定され
る。
ータの動作を説明する。制御クロックＫｐｕｌｂは半導
体メモリ装置の動作クロックに同期して印加されるクロ
ックである。このようなクロックは、同期式で動作する
方式の半導体メモリ装置にあっては容易に得ることがで
きる。それ故、本実施形態では制御クロックＫｐｕｌｂ
が“ロウ”状態になるタイム区間にだけ、第１及び第２
の感知電圧Ｓａｓ、ＳａｓＢのレベル状態を受信して第
１及び第２の出力電圧ＤＬＡＴ、ＤＬＡＴＢを生成する
ことに注目する必要がある。すなわち制御クロックＫｐ
ｕｌｂが“ハイ”状態にあるとき、第１導電型の第１の
トランジスタＭＰ１及び第１導電型の第２のトランジス
タＭＰ６はオフ状態になるので、第１及び第２の出力電
圧ＤＬＡＴ、ＤＬＡＴＢのノードは全て“ロウ”レベル
にプリチャージされる。そして制御クロックＫｐｕｌｂ
が“ロウ”レベルで印加されるタイム区間で、プリチャ
ージトランジスタであるＭＮ４、ＭＮ５はターンオフさ
れて、第１及び第２の出力電圧ＤＬＡＴ、ＤＬＡＴＢの
ノードがフローティング状態になる。この際、第１及び
第２の感知電圧Ｓａｓ、ＳａｓＢがそれぞれ第１導電型
トランジスタＭＰ２、ＭＰ３のうちいずれか一つのトラ
ンジスタのチャンネルをどれだけ多く開かせるかによっ
て出力電圧の“ハイ”状態及び“ロウ”状態が決定され
る。
【００２０】また制御クロックＫｐｕｌｂが“ロウ”状
態である間に、遅延器１１、１２を介して印加される
と、第１導電型トランジスタＭＰ７及びＭＰ８、第２導
電型トランジスタＭＮ９及びＭＮ１０からなるラッチ手
段が動作する。ラッチ手段は、電源電圧が流れることに
よって発生する電流消耗を減少させ且つ高速の動作を得
るために、第２のトランジスタＭＰ６から提供された電
源電圧に応じて第１及び第２の各出力ノード間に発生す
る第１及び第２の各出力電圧間の差を電源電圧のレベル
と実際に同じになるようにブースティングする。ここ
で、ラッチ手段が動作するタイム区間は遅延器を経るの
で遅延するが、これを第２のタイム区間という。ラッチ
手段の動作によって第１及び第２の各ノードに発生する
電圧のレベルは電源電圧のレベルと同等であるように
“ハイ”及び“ロウ”状態になる。これは、図２にグラ
フとして示されている。
態である間に、遅延器１１、１２を介して印加される
と、第１導電型トランジスタＭＰ７及びＭＰ８、第２導
電型トランジスタＭＮ９及びＭＮ１０からなるラッチ手
段が動作する。ラッチ手段は、電源電圧が流れることに
よって発生する電流消耗を減少させ且つ高速の動作を得
るために、第２のトランジスタＭＰ６から提供された電
源電圧に応じて第１及び第２の各出力ノード間に発生す
る第１及び第２の各出力電圧間の差を電源電圧のレベル
と実際に同じになるようにブースティングする。ここ
で、ラッチ手段が動作するタイム区間は遅延器を経るの
で遅延するが、これを第２のタイム区間という。ラッチ
手段の動作によって第１及び第２の各ノードに発生する
電圧のレベルは電源電圧のレベルと同等であるように
“ハイ”及び“ロウ”状態になる。これは、図２にグラ
フとして示されている。
【００２１】このようなレベルコンバータの動作を電流
消耗の側面で考察すれば、まず、半導体メモリ装置の内
部セルに対するプリチャージ動作の間には制御クロック
Ｋｐｕｌｂが“ハイ”状態で印加されて、第１導電型の
第１のトランジスタＭＰ１及び第１導電型の第２のトラ
ンジスタＭＰ６はそれぞれオフ状態を保持する。従っ
て、この時、電源電圧から流れる電流は存在しない。デ
ータサンプリング区間で制御クロックＫｐｕｌｂは“ロ
ウ”状態で印加される。したがって、トランジスタＭＮ
４、ＭＮ５はターンオフされ、第１導電型トランジスタ
ＭＰ７及びＭＰ８、第２導電型トランジスタＭＮ９及び
ＭＮ１０からなるラッチ手段における各トランジスタは
ターンオンもしくはターンオフして“ハイ”状態もしく
は“ロウ”状態をセットする。この場合、これらトラン
ジスタがターンオンされる一時的な電流を除いては静電
直流電流は流れない。そして、流れる電流は遅延器及び
ラッチ手段の一時的な電流であるが、これは第１、第２
のノードがプリチャージされている状態に起因して一般
的なラッチに流れる電流より少ない量になる。
消耗の側面で考察すれば、まず、半導体メモリ装置の内
部セルに対するプリチャージ動作の間には制御クロック
Ｋｐｕｌｂが“ハイ”状態で印加されて、第１導電型の
第１のトランジスタＭＰ１及び第１導電型の第２のトラ
ンジスタＭＰ６はそれぞれオフ状態を保持する。従っ
て、この時、電源電圧から流れる電流は存在しない。デ
ータサンプリング区間で制御クロックＫｐｕｌｂは“ロ
ウ”状態で印加される。したがって、トランジスタＭＮ
４、ＭＮ５はターンオフされ、第１導電型トランジスタ
ＭＰ７及びＭＰ８、第２導電型トランジスタＭＮ９及び
ＭＮ１０からなるラッチ手段における各トランジスタは
ターンオンもしくはターンオフして“ハイ”状態もしく
は“ロウ”状態をセットする。この場合、これらトラン
ジスタがターンオンされる一時的な電流を除いては静電
直流電流は流れない。そして、流れる電流は遅延器及び
ラッチ手段の一時的な電流であるが、これは第１、第２
のノードがプリチャージされている状態に起因して一般
的なラッチに流れる電流より少ない量になる。
【００２２】また動作速度に関して、第１及び第２の各
ノードに現れる“ハイ”もしくは“ロウ”レベルについ
て評価すべき速度は、トランジスタＭＮ４、ＭＮ５がタ
ーンオフされた状態で現れる。それ故、第１及び第２の
各出力電圧のレベルは第１及び第２の各感知電圧の影響
を受けて電源電圧のレベルに近接するレベルまで上が
る。即ち、従来の技術では電源電圧と接地に接続された
トランジスタを介して同時に流れる電流の差によって駆
動されたが、本発明では接地側の通路を遮断した状態で
電源電圧側の電流によって駆動されるので、動作速度が
速い。
ノードに現れる“ハイ”もしくは“ロウ”レベルについ
て評価すべき速度は、トランジスタＭＮ４、ＭＮ５がタ
ーンオフされた状態で現れる。それ故、第１及び第２の
各出力電圧のレベルは第１及び第２の各感知電圧の影響
を受けて電源電圧のレベルに近接するレベルまで上が
る。即ち、従来の技術では電源電圧と接地に接続された
トランジスタを介して同時に流れる電流の差によって駆
動されたが、本発明では接地側の通路を遮断した状態で
電源電圧側の電流によって駆動されるので、動作速度が
速い。
【００２３】さらに本発明によるレベルコンバータは、
感知電圧のいずれか一方が“ハイ”レベルである場合に
トランジスタＭＰ２、ＭＰ３の漏れ電流で第１や第２の
ノードが電源電圧のレベルに上昇するのをラッチ手段の
動作によって防止することができる。この結果、回路の
安定な動作が保障される。
感知電圧のいずれか一方が“ハイ”レベルである場合に
トランジスタＭＰ２、ＭＰ３の漏れ電流で第１や第２の
ノードが電源電圧のレベルに上昇するのをラッチ手段の
動作によって防止することができる。この結果、回路の
安定な動作が保障される。
【００２４】
【発明の効果】以上述べてきたように本発明によるレベ
ルコンバータは、電流の消耗を減少させ且つ相対的に動
作速度を改善し得るという効果がある。
ルコンバータは、電流の消耗を減少させ且つ相対的に動
作速度を改善し得るという効果がある。
【図１】本発明の一実施形態によるダイナミックレベル
コンバータの回路図。
コンバータの回路図。
【図２】図１のダイナミックレベルコンバータの特性グ
ラフを示す図。
ラフを示す図。
【図３】従来のレベルコンバータの回路図。
【図４】図３のレベルコンバータの特性グラフを示す
図。
図。
【図５】従来の半導体メモリ装置におけるメモリセルデ
ータの増幅用センスアンプの回路図。
ータの増幅用センスアンプの回路図。
MP2,MP3 一対の第１導電型トランジスタ MN4,MN5 一対の第２導電型トランジスタ ＭＰ１ 第１導電型の第１のトランジス ＭＰ６ 第１導電型の第２のトランジスタ MP7,MP8 一対の第１導電型トランジスタ MN9,MN10 一対の第２導電型トランジスタ I1,I2 遅延器 ＤＬＡＴ 第１の出力電圧 ＤＬＡＴＢ 第２の出力電圧 Ｓａｓ 第１の感知電圧 ＳａｓＢ 第２の感知電圧
Claims (8)
- 【請求項１】 半導体メモリ装置のレベルコンバータに
おいて、 ソースが共通接続され、感知された第１及び第２の各感
知電圧をそれぞれのゲートに受信する一対の第１導電型
トランジスタと、それぞれのソースが接地に共通接続さ
れ、またそれぞれのドレインが前記一対の第１導電型ト
ランジスタの各ドレインに接続され、印加される制御ク
ロックを各ゲートに共通受信する一対の第２導電型トラ
ンジスタと、予め設定された第１のタイム区間で前記各
トランジスタにおけるドレイン接続点で前記第１及び第
２の各感知電圧に対応してレベル変換された第１及び第
２の各出力電圧を提供する第１及び第２の各出力ノード
と、を含むレベル変換部、 前記制御クロックに応じて電源電圧を前記第１のタイム
区間で前記一対の第１導電型トランジスタの各ソースに
印加する第１導電型の第１のトランジスタと、前記制御
クロックに応じて前記電源電圧を予め設定された第２の
タイム区間で提供する第１導電型の第２のトランジスタ
と、を含むブロッキング手段、 前記電源電圧が流れることによって発生する電流消耗を
減少させ且つ高速の動作を得るために、前記ブロッキン
グ手段における第２のトランジスタから提供された電源
電圧に応じて前記第１及び第２の各出力ノード間に発生
する前記第１及び第２の各出力電圧間の差を前記電源電
圧のレベルと実質的に同等であるように前記第２タイム
区間の間にブースティングするラッチ手段、を備えるこ
とを特徴とするレベルコンバータ。 - 【請求項２】 前記ラッチ手段は、前記第１導電型の第
２のトランジスタから出力される電源電圧を共通受信す
るソースをそれぞれ有する一対の第１導電型トランジス
タと、前記一対の第１導電型トランジスタの各ドレイン
に接続されたドレインと接地に共通接続されたソースと
をそれぞれ有する一対の第２導電型トランジスタと、を
含み、前記一対の第１導電型トランジスタは、何れか一
方のゲートが前記一対の第２導電型トランジスタの内の
一つのゲートと前記第２の出力ノードに共通接続され、
他方のゲートが前記一対の第２導電型トランジスタの内
の他の一つのゲートと前記第１の出力ノードに共通接続
されている請求項１記載のレベルコンバータ。 - 【請求項３】 前記ブロッキング手段は、前記第１導電
型の第２のトランジスタが前記第２のタイム区間で動作
できるように、前記制御クロックを遅延させて前記第１
導電型の第２のトランジスタのゲートに提供する遅延器
をさらに含む請求項１記載のレベルコンバータ。 - 【請求項４】 前記一対の第１導電型トランジスタはそ
れぞれＰ型ＭＯＳトランジスタである請求項１記載のレ
ベルコンバータ。 - 【請求項５】 前記一対の第２導電型トランジスタはそ
れぞれＮ型ＭＯＳトランジスタである請求項１記載のレ
ベルコンバータ。 - 【請求項６】 半導体メモリ装置のレベルシフタにおい
て、 ソースが共通接続され、感知された第１及び第２の各感
知電圧をそれぞれのゲートに受信する一対の第１導電型
トランジスタと、それぞれのソースが接地に共通接続さ
れ、またそれぞれのドレインが前記一対の第１導電型ト
ランジスタの各ドレインに接続され、印加される制御ク
ロックを各ゲートに共通受信する一対の第２導電型トラ
ンジスタと、予め設定された第１のタイム区間で前記各
トランジスタにおけるドレイン接続点で前記第１及び第
２の各感知電圧に対応してレベル変換された第１及び第
２の各出力電圧を提供する第１及び第２の各出力ノード
と、を含むレベル変換部、 前記制御クロックに応じて電源電圧を前記第１のタイム
区間で前記一対の第１導電型トランジスタの各ソースに
印加する第１導電型の第１のトランジスタと、前記制御
クロックに応じて前記電源電圧を予め設定された第２の
タイム区間で提供する第１導電型の第２のトランジスタ
と、を含むサンプリング手段、 前記電源電圧が流れることによって発生する電流消耗を
減少させ且つ高速の動作を得るために、前記サンプリン
グ手段における第２のトランジスタから提供された電源
電圧に応じて前記第１及び第２の各出力ノード間に発生
する前記第１及び第２の各出力電圧間の差を前記第２の
タイム区間で増加させる静電ブースト手段、を備えるこ
とを特徴とするレベルシフタ。 - 【請求項７】 半導体メモリ装置のレベルコンバータに
おいて、 感知された第１及び第２の各感知電圧をそれぞれのゲー
トに受信する一対の第１導電型トランジスタと、前記一
対の第１導電型トランジスタに直列接続され、印加され
る制御クロックを各ゲートに共通受信する一対の第２導
電型トランジスタと、を含み、予め設定された第１のタ
イム区間で前記第１及び第２の各感知電圧に対応してレ
ベル変換された第１及び第２の各出力電圧を提供するレ
ベル変換部、 前記制御クロックに応じて前記電源電圧を前記第１のタ
イム区間で前記一対の第１導電型トランジスタのチャネ
ルに印加する第１導電型の第１のトランジスタと、前記
制御クロックに応じて前記電源電圧を予め設定された第
２のタイム区間で提供する第１導電型の第２のトランジ
スタと、を含むサンプリング手段、 前記電源電圧が流れることによって発生する電流消耗を
減少させ且つ高速の動作を得るために、前記サンプリン
グ手段における第２のトランジスタから提供された電源
電圧に応じて前記第１及び第２の各出力電圧間の差を前
記第２のタイム区間で増加させる静電ブースト手段、を
備えることを特徴とするレベルコンバータ。 - 【請求項８】 制御クロックに従ってオンし電源電圧を
供給する第１の電源トランジスタと、該第１の電源トラ
ンジスタに遅れてオンし電源電圧を供給する第２の電源
トランジスタと、前記第１の電源トランジスタにより電
源供給され、１対の感知電圧をゲートに受けて動作する
感知トランジスタ対と、該感知トランジスタ対の接地側
に設けられ、前記第１の電源トランジスタのオン時にオ
フする接地接続トランジスタと、前記感知トランジスタ
対の一方の出力と他方の出力との間に設けられ、前記第
２の電源トランジスタにより電源供給されて動作するＭ
ＯＳインバータと、を備えてなることを特徴とする半導
体メモリ装置のレベルコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013275A KR0146532B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리 장치의 다이나믹 레벨 컨버터 |
| KR1995P13275 | 1995-05-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08339690A true JPH08339690A (ja) | 1996-12-24 |
Family
ID=19415411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8129720A Pending JPH08339690A (ja) | 1995-05-25 | 1996-05-24 | 半導体メモリ装置のレベルコンバータ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5699304A (ja) |
| JP (1) | JPH08339690A (ja) |
| KR (1) | KR0146532B1 (ja) |
| FR (1) | FR2734661B1 (ja) |
| GB (1) | GB2301213B (ja) |
| TW (1) | TW295664B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1296427B1 (it) * | 1997-11-14 | 1999-06-25 | Sgs Thomson Microelectronics | Circuito di ingresso bus-hold in grado di ricevere segnali di ingresso con livelli di tensione superiori alla propria tensione di |
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