TW295664B - - Google Patents

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Description

經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（1 ) 發明背景 1 ·發明領域 本發明係關於一種半導體記憶裝置之位準換流器，尤 指一種可減少電流消耗，並於高速下運作之動態位準換流 器。 本半導體記憶裝置之動態位準換流器申請案係以韓國 申請案號13275/1995之申請案爲基礎’其倂於此以作各種 目的之參考。 2·相關技藝說明 一般而言，半導體記憶裝置中所提供之位準換流器係 用以對感測記憶單元中之儲存資料並將感測到之資料放大 之感測放大器進行位準轉換，且將經位準轉換後之輸出傳 送至一資料輸出緩衝器。於此，一般利用biCMOS方法設 計之感測放大器之輸出係一 ECL(發射偶合邏輯；emitter coupled logic)位準，因此，此種換流器之型式表現出將該 感測放大器之輸出轉換成一全擺幅（full swing)位準之功 能。第1B圖表示具有前述功能之傳統位準換流器之電路 圖。 參閱第1B圖，第1A圖中所示之該感測放大器之第一 與第二輸出分別以訊號“Sas”與“SasB”表示。於此，該感測 放大器具有與一般用於此領域中之感測放大器相同之構 2 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）
Kfl^i flu n^— *—^1· n^i '—i UK — ^ t (請先閱讀背面之注意事項再填ft?本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（2 ) 造，且感測供至該半導體記憶單元之每一位元線之電壓， 藉此提供1.5伏特至2.4伏特之輸出電壓作爲第一與第二輸 出電壓。該第一與第二輸出Sas與SasB分別被供至第1B 圖中之PMOS電晶體Ml與M2。包括一含該PMOS電晶體 與一 NMOS電晶體之電流鏡構造，並包括使用一雙極性元 件之驅動換流器1NV之該位準換流器，接收該第一與第二 輸出Sas與SasB，以藉此輸出一電壓位準之輸出DOUP， 如第1C圖所示。以下，將對當該第一與第二輸出Sas與 SasB分別被轉變成邏輯“高”態（2.5伏特）或邏輯“低” 態（1.5伏特）時所產生之輸出電壓DOUP加以說明》如 第1C圖中所見者，當該第二輸出SasB由2.4伏特轉變成 1.5伏特，且該第一輸出Sas由1.5伏特轉變成2.4伏特時， 第1B圖中之PMOS電晶體Ml逐漸運作以提供一通道電流 至一節點N1。因此，該節點N1之電流感應出一 NMOS電 晶體M3之閛極電壓。同時，該PMOS電晶體M2逐渐關閉 以降低流經一節點N2之電流量。此時，該等NMOS電晶 體M3與M4藉該節點N1之電壓運作，藉此使經由接地而 於節點N1與N2上流動之電流通過，並藉此使節點N2變 爲邏輯“低”態。該換流器1NV將邏輯“低”態轉變成邏 輯“高”態，藉此以CMOS位準之邏輯“高”態輸出該輸 出DOUP »於該如前述運作之位準換流器中，當該第二輸 出SasB爲邏輯“低”態時，一靜態電流連續流經該電晶體 M2。在具有多重輸入/輸出埠之半導體記憶裝置中，所需 之位準換流器（偏移器）與該輸入/輸出埠之數目一樣多， (請先閱讀背面之注意事項再填{V?本頁) 裝- ··-0 A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（3 ) 因此，需要大量之操作電流以使複數個位準換流器運作。 換言之，該傳統位準換流器於一段特定時間內不斷地消耗 電流，而因此使具有多重輸入/輸出埠之半導體記憶裝置 消耗大量的操作電流。 在一運作速度方面，因爲該輸出節點之電流根據一電 流鏡結構中電晶體之通道電流差而充電或放電，致使該位 準換流器具有一本質上之速度延遲，即使在一輸出負載之 量爲可忽略者之情形下亦然。眾所週知，即使經快速處理 步驟所製得之裝置亦具有超過0.5 ns之速度延遲。此延遲 現象必然發生，但較佳經設計使該裝置之延遲變短。 另外，該第一與第二輸出Sas與SasB位準之擺幅隨第 1A圖之該感測放大器中電阻與參考電壓Vref之處理變化 而有所改變。因此，在使用如前述位準換流器之例中，很 難估算所消耗之總電流量。 如前述說明者，傳統位準換流器具有需要大量操作電 流且有速度延遲之缺點。 發明槪述 因此，本發明之一目的係在於提供一種經改良以克服 傳統缺點之半導體記憶裝置之換流器。 本發明之另一目的係在於提供一種可減少電流消耗之 位準換流器。 本發明之又一目的係在於提供一種可於高速下運作之 II ^^^1 In ! I— n Λ. *1 nn (m 一· / -*-*$ ·-云 (請先K讀背面之注意事項再填苟本頁) A7 B7 經濟部中央標準局員工消费合作社印裝 五'發明説明（4) 同步半導體記憶裝置之位準換流器。 爲達根據本發明精神之此等及其他目的，所提供之位 準換流器具有一位準轉換單元、一阻斷裝置及一閂鎖裝 置。該位準轉換單元，包含一對第一導電係數電晶體，其 源極相連，且經其閘極分別接收感測到之第一與第二感測 電壓，一對第二導電係數電晶體，其源極接地，而汲極分 別連接至每一第一導電係數電晶體之汲極，且經其閘極共 同接收一控制時脈，以及一第一與一第二輸出節點，其於 該第一及第二導電係數電晶體之每一汲極連接點處，於一 預定之第一段時間內提供對應於該第一與第二感測電壓之 經位準轉換之第一與第二輸出電壓。該阻斷裝置，包含一 該第一導電係數型之第一電晶體，其於該預定之第一段時 間內因應該控制時脈而提供一供應電壓至該對第一導電係 數電晶體之源極，以及一該第一導電係數型之第二電晶 體，其於一預定之第二段時間內因應該控制時脈而提供該 供應電壓。該閂鎖裝置，於該預定之第二段時間內因應該 第一導電係數型之第二電晶體所提供之供應電壓，升高流 經該第一與第二輸出節點間之該第一與第二輸出電壓之差 値，使其基本上等於該供應電壓之位準，以減少因該供應 電壓之通過所造成之電流消耗，並達到高運作速度》 此外，根據本發明之閂鎖單元包括複數個第一導電係 數電晶體，其源極共同接收該第一導電係數型第二電晶體 之輸出電壓，以及第二導電係數電晶體，其汲極分別連接 至每一該等第一導電係數電晶體之汲極，且源極接地。該 5 本紙張尺度適用中國國家標準(CNS ) /\4規格（2丨0X297公釐） ^ ·裝"1; Λ (诗先>r讀背而之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（5) 等第一導電係數電晶體其中之一之閘極與該等第二導電係 數電晶體其中之一之閘極共同連接至該第二輸出節點’且 該等第一導電係數電晶體中之另一之閘極與該等第二導電 係數電晶體中之另一之閘極共同連接至該第一輸出節點。 另外，該阻斷裝置包括一延遲單元，延遲該控制時脈以藉 此將其供給至該第一導電係數型第二電晶體之閘極，以使 該第一導電係數型第二電晶體於該預定之第二段時間內運 作。該對第一導電係數電晶體較佳以P型MOS電晶體實 施，而該對第二導電係數電晶體較佳以N型MOS電晶體實 施。然而，其均可以他種元件實施。 因此，可根據本發明精神達成可減少電流消耗，並於 高速下運作之位準換流器。 簡單圖式說明 本發明之完整內容及所伴隨之很多優點將藉以下詳細 說明並參閱所附圖式而得更佳之了解，在圖中，同樣的參 考編號代表相同或相似之元件零件，其中： 第1A與1B圖係舉例說明—半導體記憶裝置之傳統位 準換流器之電路圖； 第1C圖顯示該傳統位準換流器之特性圖； 第2A圖係舉例說明根據本發明原理所架構之動態位 準換流器；及 第2B圖顯示根據本發明之動態位準偵測器之特性 6 本紙恨尺乂關T _家標隼（CNS ) M規格（2ι〇χ州公籍 --- \ 分 ,i (請先閱讀背面之注意事項再填ftT本頁) 丁 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（6 ) 圖。 較佳實施例之詳細說明 在整個圖式中，須注意相同的參考文字編號用以指具 有相同功能之相似或相同元件。另外，在以下之說明中， 數字之特別細節係用以提供本發明之通盤了解。然而，熟 習此技藝之人士可不藉這些特定細節而實行之係明顯可知 者。於本發明中將避免不必要而使本發明標的物模糊不淸 之已知功用及架構之詳細說明。 現在請參閱第2A圖，其表示出根據本發明一實施例之 位準換流器，一對第一導電係數電晶體MP2及MP3，其源 極相連，且經其閘極分別接收感測到之第一與第二感測電 壓Sas及SasB » —對第二導電係數電晶體MN4及MN5， 其源極接地，而汲極分別連接至每一第一導電係數電晶體 MP2及MP3之汲極，且經其閘極共同接收一控制時脈 Kpulb。一第一與一第二輸出節點，其於電晶體MP2與 MN4及電晶體MP3與MN5之汲極連接點處，於一預定之 第一段時間內提供對應於該第一與第二感測電壓Sas及 SasB之經位準轉換之第一與第二輸出電壓DLAT與 DLATB。前述之構造係於該位準換流器中作爲位準轉換單 元。一該第一導電係數型之第一電晶體MP1，其於該預定 之第一段時間內因應該控制時脈Kpulb而提供供應電壓 Vcc至該對第一導電係數電晶體MP2與MP3之源極，而一 7 本纸浪尺度適用中國國家標準（CNS ) A4規格（21〇X2()7公釐） {請先間讀背面之注意事項再填寫本頁) •裝 、-° A7 B7 五、發明説明（7 ) 該第一導電係數型之第二電晶體MP6，其於一預定之第二 段時間內因應該控制時脈Kpulb而提供該供應電壓Vcc至 電晶體MP7與MP8之源極。前述之構造係於該位準換流器 中作爲一阻斷裝置。爲了減少因該供應電壓之通過所造成 之電流消耗並達到高運作速度，一閂鎖裝置，於該段預定 時間內因應該電晶體MP6所提供之供應電壓，升高流經該 第一與第二輸出節點間之該第一與第二輸出電壓之差値， 使其基本上等於該供應電壓Vcc之位準。此處，該閂鎖單 元包括第一導電係數電晶體MP7與MP8，經其源極共同接 收該電晶體MP6之輸出電壓，以及電晶體MN9與MN10， 其汲極分別連接至電晶體MP7與MP8之汲極，且源極接 地。該電晶體MP7之閘極與該電晶體MN9之閘極共同連 接至一第二輸出節點，且該電晶體MP8之閘極與該電晶體 MN10之閘極共同連接至一第一輸出節點。另外，該阻斷 裝置包括延遲單元II與12，延遲該控制時脈以藉此將其 供給至該電晶體MP6，以使該電晶體MP6於該預定之第二 段時間內運作。 經濟部中央標準局員工消费合作社印製 (請先閱讀背而之注意事項再填巧本頁) 在該位準換流器之操作方面，該控制時脈Kpulb與其 供應所至之半導體記憶裝置之運作時脈同步。此種時脈於 同步半導體記憶裝置中可輕易得致。因此，在本發明之實 施例中，應注意只有在時脈Kpulb爲邏輯“低”態之期間 內，第一與第二感測電壓Sas及SasB之位準狀態可被接 收’且第一與第二輸出電壓DLAT與DLATB可被產生。首 先，當該控制時脈Kpulb處於邏輯“高”態時，電晶體MP1 8 張尺度適用中國國家標準（CNS ) Λ4現格（210X297公Ϊ7 Α7 Β7 五、發明説明（8 ) 與MP6關閉，因此使第一與第二輸出節點預充電成邏輯 “低”態。其後，在該控制時脈Kpulb以邏輯“低”態提 供之期間，作爲預充電電晶體之電晶體MN4與MN5關閉， 因此使第一與第二輸出節點處於浮接（floating)狀態。此 時，當電晶體MP2與MP3利用每一該等第一與第二感測電 壓Sas及SasB而更完整開啓時，輸出電壓DLAT與DLATB 之邏輯狀態即可決定。另外，若該邏輯“低”態期間內之 控制時脈Kpulb經延遲單元II與12而被提供，則該包含電 晶體MP7、MP8、MN9與MN10之閂鎖單元進行動作》 爲了減少因該供應電壓之通過所造成之電流消耗並達到高 運作速度，該閂鎖單元因應該電晶體MP6所提供之供應電 壓，升高流經該第一與第二輸出節點間之該第一與第二輸 出電壓之差値，使其基本上等於該供應電壓之位準。此處， 該閂鎖單元之運作期間經該延遲單元延遲，且此期間係指 該第二段期間。如第2B圖中所見者，供應至第一與第二輸 出節點之電壓經該閂鎖單元之運作而處於等於該供應電壓 位準之邏輯“高”與“低”位準。 經濟部中央標準局員工消费合作社印裝 (請先閱讀背面之注意事項再填寫本頁 ;vs 同時，於該半導體記憶裝置內部單元之預充電操作期 間，該控制時脈Kpulb以邏輯“高”態被提供，因此使電 晶體MP1與MP6分別維持關閉狀態。因此，從供應電壓而 流之電流路徑並不存在。於資料取樣期間內，該控制時脈 Kpu丨b以邏輯“低”態被提供》因此，電晶體MN4與MN5 被關閉，而包含電晶體MP7、MP8、MN9與MN10之閂 鎖單元被開啓或關閉，因此使其狀態被設爲邏輯“高”或 9
^紙伕尺度適用中國國家標準（CNS ) A4規格（210^ 297公H ^56〇4 A7 B7 五、發明説明（9 ) 經濟部中央標準局員工消費合作社印裝 “低”態。在此例中，藉以開啓電晶體之瞬間電流（transient current)外之靜態DC電流並不流動。此時，該延遲單元與 該閂鎖單元瞬間電流之量小於因預充電第一與第二節點所 造成一般閂鎖之電流量。 另外，該DLAT與DLATB之評估速度（evaluation speed) 於電晶體MN4與MN5關閉之情形下發生，因此該DLAT 與DLATB之位準受第一與第二感測電壓之影響而升至近 於該供應電壓位準之位準。亦即，傳統位準換流器藉同時 流經該供應電壓與該接地電晶體之電流差而驅動，而根據 本發明之位準換流器藉接地電晶體關閉之情形下該供應電 壓測之電流而驅動，藉此以比傳統位準換流器爲高之速度 下運作。另外，若因該閂鎖單元之運作而使該等感測電流 中之其一爲邏輯“高”態，則可避免因電晶體MP2與MP3 之漏電流所造成DLAT與DLATB位準升高至該供應電壓 位準之現象，因此可確保該電路之安全運作。 如前所說明之位準換流器具有減少電流消耗，以及改 善其運作速度之優點。 因此，應了解本發明並不限定於所能思及之可以最佳 模式執行本發明之特定實施例揭露內容，而是本發明並不 限定於說明書中所述之特定實施例，除非爲如附申請專利 範圍中所界定之外者。 10 本紙悵尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填巧本頁) •裝· ΪΤ

Claims (1)

  1. A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 · 一種半導體記憶裝置之位準換流器，包括： 一位準轉換單元，包含一對第一導電係數電晶體，其 源極相連，且經其閘極分別接收感測到之第一與第二感測 電壓，一對第二導電係數電晶體，其源極接地，而汲極分 別連接至每一第一導電係數電晶體之汲極，且經其閘極共 同接收一控制時脈，以及一第一與一第二輸出節點，其於 該第一及第二導電係數電晶體之每一汲極連接點處，於一 預定之第一段時間內提供對應於該第一與第二感測電壓之 經位準轉換之第一與第二輸出電壓； 一阻斷裝置，包含一該第一導電係數型之第一電晶 體，其於該預定之第一段時間內因應該控制時脈而提供一 供應電壓至該對第一導電係數電晶體之源極，以及一該第 一導電係數型之第二電晶體，其於一預定之第二段時間內 因應該控制時脈而提供該供應電壓；以及 一閂鎖裝置，於該預定之第二段時間內因應該第一導 電係數型之第二電晶體所提供之供應電壓，升高流經該第 一與第二輸出節點間之該第一與第二輸出電壓之差値，使 其基本上等於該供應電壓之位準，以減少因該供應電壓之 通過所造成之電流消耗，並達到高運作速度。 2·如申請專利範圍第1項之位準換流器，其中該閂鎖裝 置包括複數個第一導電係數電晶體，經其源極共同接收該 第一導電係數第二電晶體之輸出電壓，以及第二導電係數 電晶體，其汲極分別連接至每一該等第一導電係數電晶體 之汲極，且源極接地，該等第一導電係數電晶體其中之一 本紙張尺度適用中國國家標準（CNS >A4说格（210 x 297公瘦） (請先閱讀背面之注意事項再填寫本頁) -裝· -訂 經濟部中央標準局員工消費合作社印製 Λ8 B8 C8 D8 々、申請專利範圍 之閘極與該等第二導電係數電晶體其中之一之閘極共同連 接至該第二輸出節點，且該等第一導電係數電晶體中之另 一之閘極與該等第二導電係數電晶體中之另一之閘極共同 連接至該第一輸出節點。 3 ·如申請專利範圍第1項之位準換流器，其中該阻斷裝 置更包括一延遲單元，延遲該控制時脈以藉此將其供給至 該第一導電係數型第二電晶體之閘極，以使該第一導電係 數型第二電晶體於該預定之第二段時間內運作。 4 ·如申請專利範圍第1項之位準換流器，其中該對第一 導電係數電晶體係P型MOS電晶體。 5 ·如申請專利範圍第1項之位準換流器，其中該對第二 導電係數電晶體係N型MOS電晶體。 6 · —種半導體記憶裝置之位準換流器，包括： 一位準轉換單元，包含一對第一導電係數電晶體，其 源極相連，且經其閘極分別接收感測到之第一與第二感測 電壓，一對第二導電係數電晶體，其源極接地，而汲極分 別連接至每一第一導電係數電晶體之汲極，且經其閘極接 收提供之控制時脈，以及一第一與一第二輸出節點，其於 一預定之第一段時間內，於該對第一導電係數電晶體及該 對第二導電係數電晶體之每一汲極連接點處，提供對應於 該第一與第二感測電壓之經位準轉換之第一與第二輸出電 壓至一資料輸出緩衝器； 一取樣裝置，包含一該第一導電係數型之第一電晶 體，其於該預定之第一段時間內因應該控制時脈而提供一 12 本紙张尺度適用中國國家標準（CNS〉A4纟見格（210X 297公釐） --------{ 裝------Γ 訂一V-----^ (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 _ 六、申請專利範圍 供應電壓至該對第一導電係數電晶體之源極，以及一該第 一導電係數型之第二電晶體，其於一預定之第二段時間內 因應該控制時脈而提供該供應電壓；以及 一靜態提升裝置，於該預定之第二段時間內因應該第 一導電係數型之第二電晶體所提供之供應電壓’升高流經 該第一與第二輸出節點間之該第一與第二輸出電壓之電壓 差値，以減少因該供應電壓之通過所造成之電流消耗，並 達到高運作速度。 (請先閱讀背面之注意事項再填寫本頁) 裝 I,訂 經濟部中央標隼局員工消費合作社印袋 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1296427B1 (it) * 1997-11-14 1999-06-25 Sgs Thomson Microelectronics Circuito di ingresso bus-hold in grado di ricevere segnali di ingresso con livelli di tensione superiori alla propria tensione di
US6456121B2 (en) * 1999-07-12 2002-09-24 Intel Corporation Sense amplifier for integrated circuits using PMOS transistors
US6816554B1 (en) 1999-07-12 2004-11-09 Intel Corporation Communication bus for low voltage swing data signals
US7369450B2 (en) * 2006-05-26 2008-05-06 Freescale Semiconductor, Inc. Nonvolatile memory having latching sense amplifier and method of operation
US10395700B1 (en) * 2018-03-20 2019-08-27 Globalfoundries Inc. Integrated level translator

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62205597A (ja) * 1986-03-05 1987-09-10 Toshiba Corp 半導体感知増幅回路
US4716320A (en) * 1986-06-20 1987-12-29 Texas Instruments Incorporated CMOS sense amplifier with isolated sensing nodes
NL8602295A (nl) * 1986-09-11 1988-04-05 Philips Nv Halfgeleidergeheugenschakeling met snelle uitleesversterker tristatebusdrijver.
US4831287A (en) * 1988-04-11 1989-05-16 Motorola, Inc. Latching sense amplifier
US5041746A (en) * 1989-12-20 1991-08-20 Texas Instruments Incorporated Sense amplifier providing a rapid output transition
US5526314A (en) * 1994-12-09 1996-06-11 International Business Machines Corporation Two mode sense amplifier with latch
JPH08190799A (ja) * 1995-01-09 1996-07-23 Mitsubishi Denki Semiconductor Software Kk センスアンプ回路

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Publication number Publication date
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