KR19980081498A

KR19980081498A - Ｍｏｓ 논리회로 및 그 ｍｏｓ 논리회로를 포함하는 반도체장치

Info

Publication number: KR19980081498A
Application number: KR1019980013737A
Authority: KR
Inventors: 사토유이치
Original assignee: 쯔지하루오; 샤프가부시끼가이샤
Priority date: 1997-04-18
Filing date: 1998-04-17
Publication date: 1998-11-25
Also published as: KR100324940B1; US6144227A; EP1191695A3; DE69809623T2; EP0872958A3; TW451554B; EP0872958A2; EP1191695B1; JP3178799B2; DE69833231D1; EP1191695A2; EP0872958B1; DE69833231T2; DE69809623D1; JPH10294663A; US6320423B1

Abstract

적어도 하나의 제 1 MOS 트랜지스터를 포함하며, 출력을 제공하도록 소정 논리 동작을 실행하는 패스-트랜지스터 논리회로; 및 적어도 하나의 제 2 MOS 트랜지스터를 포함하며, 상기 패스-트랜지스터 논리회로의 출력의 구동능력을 향상시키는 증폭회로를 포함하는 MOS논리회로가 개시된다. 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는 각각 채널이 형성되어 있는 연관된 웰에 접속된 게이트를 갖는 DTMOS 트랜지스터이다.

Description

ＭＯＳ 논리회로 및 그 ＭＯＳ 논리회로를 포함하는 반도체장치

본 발명은 금속 산화물 반도체(이하, 간단하게 M0S라 함) 논리회로에 관한 것이다. 더 구체적으로, 본 발명은 소자수가 적고 회로 면적이 작으며, 저소비전력으로 동작가능하게 된 M0S 논리회로 및 이 MOS 논리회로를 구비한 반도체장치에 관한 것이다.

논리회로로서, 최근에는, 패스-트랜지스터 논리회로가 주목받고 있다. 패스-트랜지스터 논리회로는, 상보형 MOS(이하, 간단하게 CM0S라 함) 스테틱회로에 비해서, 트랜지스터의 수, 즉 소자수가 적고, 동작속도가 빠르다는 장점을 갖는다.

도 8은 패스-트랜지스터 논리회로 및 CMOS 래치 회로(14)를 포함하는 2입력 AND (NAND)회로의 종래 예를 나타낸 회로도이다. 상기 패스-트랜지스터 논리회로는 4개의 NMOS(N채널 전계 효과형 MOS) 트랜지스터(11-1∼11-4)를 포함한다.

2입력 AND (NAND)회로는, 일반적으로 2개의 입력신호(예컨대, 신호 A, B)를 수신한다. 그러나, 도 8에 도시된 패스-트랜지스터 논리회로는 입력신호로서, A, B의 2개의 신호와, 그들 각각의 반전신호인 AX, BX를 합쳐서 4개의 신호가 필요하다. NMOS 패스-트랜지스터(11-1∼11-4)는 논리 0의 GND레벨, 즉 Low레벨(이하, 간단하게 L레벨이라 함)의 신호는 신호의 전압레벨을 변화시키지 않고 통과시키지만, 논리 1의 VDD레벨(전원전압레벨), 즉 High레벨(이하, 간단하게 H레벨이라 함)의 신호를 통과시키면, 신호의 전압레벨이 각 NMOS 트랜지스터(11-1∼11-4)의 임계 전압만큼 내려 간다. 따라서, 원래의 H레벨로 제자리로 되돌려서 부하 구동능력을 증가시키기 위해 CMOS 래치회로(14)가 설치된다.

H레벨을 VDD 레벨까지 풀업하기 위해, PMOS(P채널 전계 효과형 M0S) 트랜지스터)를 풀업 소자로서 이용하는 예도 알려져 있다. 도 9는 2개의 NMOS 트랜지스터(11-1,11-2)와, 2개의 PMOS 트랜지스터(12-1,12-2)로 된 패스-트랜지스터 논리회로를 포함하는 종래의 MOS 논리회로의 예를 나타낸 회로도이다.

도 9에 도시된 종래의 MOS 논리회로에서는, 입력신호가 H레벨일때 유효한 논리동작을 실행하도록 NMOS 트랜지스터(11-1)를 채용하고, 입력신호가 L레벨일때 유효한 논리 동직을 실행하도록 PMOS 트랜지스터(12-1)를 채용하고 있다. 따라서, 반전 신호는 불필요하다.

NMOS 패스-트랜지스터, 즉 NMOS 트랜지스터(11-1)는 그의 전압 레벨을 변화시키지 않고 L레벨의 신호를 통과시키지만, H레벨의 신호에 대해서는, 그의 전압 레벨을 NMOS 트랜지스터(11-1)의 임계 전압만큼 감소시킨다. 한편, PMOS 패스-트랜지스터, 즉 PMOS트랜지스터(12-1)는 H레벨의 신호는 그대로 통과시키지만, L레벨의 신호의 통과시에는, 그의 전압 레벨이 PM0S 트랜지스터(12-1)의 임계 전압만큼 증가되도록 한다.

따라서, 도 9에 도시된 MOS 논리회로에서는, 패스-트랜지스터 논리회로의 출력을 VDD레벨로 풀업하기 위한 PMOS 트랜지스터(12-2)가 제공된다. 유사하게, 패스-트랜지스터 논리회로의 출력을 GND레벨로 풀다운하기 위한 NMOS 트랜지스터(11-2)가 설치된다. 도 9를 참조하면, 회로는 인버터(13)를 더 포함한다.

도 10b는 반전 입력 신호를 이용하는 종래의 논리회로를 나타낸 회로도이다. 도 10a는 도 10b에 나타낸 논리회로를 개량하여 반전입력신호를 사용하지 않는 종래의 CMOS 회로를 나타낸 회로도이다.

도 10a 및 10b를 비교하여 보면 명백하듯이, 도 10a에 도시된 CM0S 회로는 도 10b에 나타낸 논리회로에서 필요한 인버터(13-1,13-2)가 불필요하고, 또한 도 10a에 도시된 CMOS 회로에서 반전입력신호(AX,BX)가 불필요하다. 그 결과, 도 10a에 도시된 CMOS 회로의 배선면적도 감소된다. 그러나, 상기한 바와같이, H레벨 출력은 NMOS 트랜지스터(11-1∼11-4)의 임계 전압만큼 감소되고, L레벨 출력은 PMOS 트랜지스터(12-1∼12-4)의 임계 전압만큼 증가된다.

도 8에 나타낸 종래의 패스-트랜지스터 논리회로는 상기한 바와같이 CM0S 스테틱회로에 비해서 트랜지스터의 수가 적다는 장점은 있지만, 이하에 나타낸 문제점이 있다.

(1) 도 8에 나타낸 종래의 패스-트랜지스터 논리회로는 반전신호를 필요로 하기 때문에, 신호수가 CMOS 스테틱회로에 비해 2배 필요하게 되어, 신호선의 개수가 증가된다. 이 때문에, 배선면적이 확대된다.

(2) 신호선수가 2배로 증가되므로 신호의 H레벨 및 L레벨 사이의 천이 회수가 2배로 되기 때문에, 배선용량을 충방전하는데 필요한 전류량이 증가되어, 소비전력량이 증가한다.

(3) 정신호와 부신호의 레벨이 변하는 과도기에, 정신호와 부신호가 모두 H레벨로 되는 순간이 있다. 이 상태에서, NMOS 트랜지스터가 ON되어, 패스-트랜지스터 논리회로에 VDD와 GND 레벨 사이의 직류 경로가 발생되며, 그 경로를 통해 관통전류가 흐른다.

(4) 패스-트랜지스터 논리회로에서 출력되는 H레벨은 VDD 레벨보다 NMOS 트랜지스터의 임계 전압(Vthn)만큼 감소된다. 상기 전압 VDD-Vthn이, PM0S 트랜지스터의 임계 전압(Vthp)이 VthnlVthpl 인 경우에, CMOS 래치회로(14)의 PMOS 트랜지스터의 게이트에 인가될때, PMOS 트랜지스터가 ON되어 전압 VDD-Vthn이 NMOS 트랜지스터의 게이트에 인가된다. 그 결과, CMOS 래치회로(14)가 반전될때까지, ON상태의 NMOS 트랜지스터를 통해 VDD 및 GND 레벨 사이에 관통전류가 흐른다.

또한, 도 9에 나타낸 논리회로에서는, 출력 레벨이 변화하는 때마다 회로를 통해 관통전류가 흐르는 문제점이 있다. 이하, 그 이유에 관해서 설명한다.

상기한 바와같이, 출력(Y1)의 전위를, H레벨의 경우는 VDD 레벨까지 증가시키고, L레벨의 경우는 GND 레벨까지 감소시키기 위해 CMOS 래치(12), 즉 PMOS 트랜지스터(12-2) 및 NMOS 트랜지스터(11-2)가 설치된다. 이 상태에서, NMOS 트랜지스터(11-1)가 ON되어, 신호(B)의 H레벨을 출력 Y1으로서 공급하는 경우에, NMOS 트랜지스터(11-1)의 임계 전압레벨만큼 H레벨이 감소된다. 이때, 출력 Y1의 전위는, NMOS 트랜지스터(11-1)를 통해 신호(B)에서 도출된 H레벨과, ON되어 있는 NMOS 트랜지스터(11-2)를 통해 GND 레벨에서 도출된 L레벨의 비에 의해 결정된다. 따라서, NMOS 트랜지스터(11-1)가 ON되어 신호(B)의 H레벨을 출력(Y1)으로 공급할때, 출력 Y1의 전위가 CMOS 래치(12)의 인버터(13)의 반전전압보다 높게 되도록 NMOS 트랜지스터(11-2)의 임피던스를 고레벨로 설정한다.

따라서, 출력 Y1의 H레벨에서의 전위가 인버터(13)의 반전전압을 초과하면, 인버터(13)의 출력(Y2)은 L레벨이 된다. 출력(Y2)이 L레벨이 되면, NMOS 트랜지스터(11-2)는 OFF되므로, PMOS 트랜지스터(12-2)는 ON된다. NMOS 트랜지스터(11-2)가 OFF되고, 신호(B)가 입력되는 지점에서 NMOS 트랜지스터(11-1,11-2)를 통해 GND 레벨로 연장하는 직류 경로가 차단되어, 관통전류는 흐르지 않게 된다. 한편, PMOS 트랜지스터(12-2)가 ON되므로, 출력 Y1의 H레벨은 VDD 레벨까지 증가된다.

PMOS 트랜지스터(12-1)가 ON되고 L레벨의 신호(A)가 출력(Y1)으로서 제공될 때, L레벨이 GND 레벨보다 PMOS 트랜지스터(12-1)의 임계 전압만큼 증가한다. 출력(Y1)의 전위는, PMOS 트랜지스터(12-1)를 통해 GND 레벨에서 도출된 L레벨과, PMOS 트랜지스터(12-2)를 통해 VDD 레벨에서 도출된 H레벨의 비에 의해 결정된다. 따라서, PMOS 트랜지스터(12-1)가 ON되어 신호(A)의 L레벨을 출력(Y1)으로 공급할때, 출력(Y1)의 전위가 CMOS 래치(12)의 인버터(13)의 반전전압보다 낮게 되도록 PMOS 트랜지스터(12-2)의 임피던스를 고레벨로 설정한다. 따라서, 출력(Y1)이 H레벨에서 L레벨로 변화하고, 출력 Y1의 전위가 인버터(13)의 반전전압보다 낮으면, 인버터(13)에서의 출력(Y2)은H레벨이 된다. 출력(Y2)이 H레벨로 되면, PMOS 트랜지스터(12-2)는 OFF되고, NMOS 트랜지스터(11-2)는 ON된다. PMOS 트랜지스터(12-2)가 OFF되므로, GND 레벨에서 PMOS 트랜지스터(12-1,12-2)를 통해 VDD 레벨로 연장하는 직류 경로가 차단되어, 관통전류는 흐르지 않게 된다. NMOS 트랜지스터(11-2)가 ON 되므로, 출력(Y2)의 L레벨은 GND 레벨로 풀다운된다. 그러나, 인버터(13)가 반전될때까지, 인버터(13)의 NMOS 및 PMOS 트랜지스터 모두가 ON상태로 유지되어, VDD레벨과 GND레벨 사이에 인버터(13)를 통해 관통 전류가 흐른다.

따라서, 도 9에 도시된 논리회로는 상기한 바와같은 관통 전류 흐름의 문제점을 가진다.

최근, LSI(대규모 집적회로)의 저소비전력화기술이 주목을 받고있다. 저소비전력화를 달성하기 위해서는, 저전압으로 회로를 동작시키는 것이 효과적이다. 패스-트랜지스터 논리회로를 저전압으로 동작시키기 위해서는, 트랜지스터의 임계 전압을 작게 해야 한다.

도 11은 예시적인 논리회로의 회로도이다.

여기에서, NMOS 트랜지스터의 임계 전압을 Vthn, PMOS 트랜지스터의 임계 전압을 Vthp로 하면, 도 11에 나타낸 논리회로에서, 입력(A, B, C, AX, BX, CX)이 (1, 0, 0, 0, 1, 1)에서 (1, 1, 0, 0, 0, 1)로 변하였을 때, 출력(Y1)의 전위는 0V에서 VDD-Vthn으로 변화한다. 상기 전압 VDD-Vthn은 CMOS 래치(12)의 NMOS 트랜지스터의 임계 전압(Vthn)을 초과할 필요가 있다. 이를 실현하기 위하여는, 하기(1)식의 관계를 만족해야 한다:

VDD-Vthn Vthn … (1)

상기(1)식을 변형하면, 하기(2)식과 같이 간단하게 될 수 있다.

VDD 2 Vthn …(2)

따라서, 상기 (2)식에서, 예컨대 Vthn을 0.6V로 하면, 이 회로는 VDD=1.2V 이하에서는 동작하지 않게 된다.

도 9에 나타낸 논리회로에서는, PMOS 트랜지스터의 임계전압(Vthp)만큼 L레벨이 감소된다. 따라서, 하기 (3)식의 조건을 동시에 만족해야 한다.

VDD 2Vthn, VDD2 lVthpl …(3)

적층된 패스-트랜지스터의 단수가 증가하면, 백게이트효과에 의해 외견상의 임계 전압은 커지기 때문에, VDD 레벨을 더욱 높게해야 한다. 이와 다르게, VDD레벨을 높게하지 않도록, 패스-트랜지스터의 적층 단수를 2단정도로 감소시키지 않으면 안되어, 증폭회로가 개수가 증가되는 단점도 있다.

소비전력을 작게 하기 위해서, VDD=1V에서 논리회로를 동작시키고자 하면, 임계전압(Vthn)의 변경을 고려하여, Vthn 및 lVthpl를 대략 0.3V 이하로 할 필요가 있다. 그러나, 임계 전압을 약 0.3V로 작게 하면, 트랜지스터가 OFF될 때 발생되는 누설전류량이 커져, 관통전류량이 증가하는 문제가 있다.

이러한 이유들에 의해, 소자수가 적고 점유면적이 작으며, 또한 저소비전력으로 동작가능한 논리회로의 실현이 요청되고 있는 실정이다.

본 발명의 MOS 논리회로는: 적어도 하나의 제 1 MOS 트랜지스터를 포함하며, 출력을 제공하도록 소정 논리 동작을 실행하는 패스-트랜지스터 논리회로; 및 적어도 하나의 제 2 MOS 트랜지스터를 포함하며, 상기 패스-트랜지스터 논리회로의 출력의 구동능력을 향상시키는 증폭회로를 포함한다. 상기 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는 각각 채널이 형성되어 있는 연관된 웰에 접속된 게이트를 갖는 DTMOS 트랜지스터이다.

상기 제 1 MOS 트랜지스터는 N형 DTMOS 트랜지스터, 또는 P형 DTMOS 트랜지스터이다.

이와 다르게, 제 1 MOS 트랜지스터는 제 1 N형 DTMOS 트랜지스터 및 제 1 P형 DTMOS 트랜지스터를 포함하고, 제 2 MOS 트랜지스터는 제 2 N형 DTMOS 트랜지스터 및 제 2 P형 DTMOS 트래지스터를 포함할 수 있다. 이 경우에, 제 1 N형 DTMOS 트랜지스터는 고레벨의 신호에 대해 유효한 패스-트랜지스터 논리회로의 논리 동작시에 사용되며, 제 1 P형 DTMOS 트랜지스터는 저레벨의 신호에 대해 유효한 패스-트랜지스터 논리회로의 논리 동작시에 사용된다.

본 발명의 다른 양태에 따라 제공되는 MOS 논리회로는: 적어도 하나의 제 1 MOS 트랜지스터를 포함하며, 출력을 제공하도록 소정 논리 동작을 실행하는 패스-트랜지스터 논리회로; 및 적어도 하나의 제 2 MOS 트랜지스터를 포함하며, 패스-트랜지스터 논리회로의 출력의 구동능력을 향상시키는 증폭회로를 포함한다. 상기 적어도 하나의 제 2 MOS 트랜지스터의 임계 전압의 절대치는 상기 적어도 하나의 제 1 MOS 트랜지스터의 임계 전압의 절대치보다 크게 설정된다.

상기 제 1 MOS 트랜지스터는 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하고, 상기 제 2 MOS 트랜지스터는 제 2 NMOS 트랜지스터 및 제 2 PMOS 트래지스터를 포함한다. 이 경우에, 상기 제 1 NMOS 트랜지스터는 고레벨의 신호에 대해 유효한 상기 패스-트랜지스터 논리회로의 논리 동작시에 사용되며, 상기 제 1 PMOS 트랜지스터는 저레벨의 신호에 대해 유효한 상기 패스-트랜지스터 논리회로의 논리 동작시에 사용된다.

본 발명의 또 다른 양태에 따라 제공된 MOS 논리회로는: 프리챠지 동작을 위한 제 1 MOS 트랜지스터; 제 2 MOS 트랜지스터를 포함하며, 제 1 MOS 트랜지스터에 의해 프리챠지된 전하를 디스챠지 또는 홀드함에 의해 입력 신호에 따라 논리를 결정하는 평가 회로; 및 제 3 MOS 트랜지스터를 포함하며, 상기 평가 회로의 출력을 증폭시키는 증폭 회로를 포함한다. 상기 제 1, 제 2 및 제 3 MOS 트랜지스터는 채널이 형성되어 있는 연관된 웰에 접속된 게이트를 갖는 DTMOS 트랜지스터이다.

본 발명의 또 다른 양태에 따라 제공되는 MOS 논리회로는 채널이 형성되어 있는 연관된 웰에 접속된 게이트를 갖는 N형 DTMOS 트랜지스터 및 P형 DTMOS 트랜지스터를 포함하며, 상기 N형 DTMOS 트랜지스터 및 P형 DTMOS트랜지스터 각각의 게이트에 반전 신호가 인가된다.

본 발명의 또 다른 양태에 따르면, 상기한 바와같은 MOS 논리회로를 포함하는 반도체장치가 제공된다.

따라서, 본 발명에서는 (1) 저소비전력으로 동작될 수 있는 새로운 MOS 논리회로, 및 그 MOS 논리회로를 포함하는 반도체장치를 제공하고; (2) 정상(定常)적인 관통 전류가 흐르지 않는 새로운 MOS 논리 회로, 및 그 MOS 논리회로를 포함하는 반도체장치를 제공할 수 있게된다.

본 발명의 장점들은 첨부 도면들을 참조한 이하의 상세한 설명을 이해하면 당업자들에게 더욱 명확해질 것이다.

도 1은 본 발명의 실시예 1에 따른 MOS 논리회로를 나타낸 회로도;

도 2는 본 발명의 실시예 2에 따른 MOS 논리회로를 나타낸 회로도;

도 3은 본 발명의 실시예 3에 따른 MOS 논리회로를 나타낸 회로도;

도 4는 본 발명의 실시예 4에 따른 MOS 논리회로를 나타낸 회로도;

도 5는 인스트럭션 디코더로서 주로 사용되는 회로의 구성을 개량한 본 발명의 실시예 5에 따른 MOS 논리회로를 나타낸 회로도;

도 6은 도 10a 및 10b에 도시된 종래의 회로의 구성을 개량한 본 발명의 실시예 6에 따른 MOS 논리회로를 나타낸 회로도;

도 7은 도 11에 도시된 종래의 회로의 구성을 개량한 본 발명의 실시예 7에 따른 MOS 논리회로를 나타낸 회로도;

도 8은 종래의 2입력 AND(NAND) 회로의 예를 나타낸 회로도;

도 9는 NMOS 및 PMOS 트랜지스터로 된 패스-트랜지스터 논리회로를 포함하는 종래의 논리회로를 나타낸 회로도;

도 10a는 도 10b에 도시된 종래의 CMOS 회로의 구성을 개량한 종래의 CMOS 회로를 나타낸 회로도;

도 10b는 반전 입력 신호를 이용한 종래의 논리회로를 나타낸 회로도;

도 11은 종래의 논리회로를 나타낸 회로도; 및

도 12는 종래의 인스트럭션 디코더로서 주로 사용되는 회로를 나타낸 회로도이다.

이하, 첨부 도면들을 참조하여 본 발명의 실시예들에 대해 설명한다.

본 명세서에서, 게이트가 웰에 접속되어 있고, 채널이 제공되어 있는 MOS 트랜지스터를 DTMOS(다이나믹 스레솔드 MOS) 트랜지스터라 한다. 특히, 게이트가 웰에 접속되어 있는 NMOS 트랜지스터를 NDTMOS 트랜지스터라 한다. 유사하게, 게이트가 웰에 접속되어 있는 PMOS 트랜지스터를 PDTMOS 트랜지스터라 한다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 M0S 논리회로의 회로도이다.

본 발명의 실시예 1의 M0S 논리회로는 NDTMOS 트랜지스터(1), PDTMOS 트랜지스터(2) 및 인버터(3)를 포함하는 2입력 NAND 회로이다. NDTMOS 트랜지스터(1)와 PDTM0S 트랜지스터(2)는 패스-트랜지스터 논리회로를 구성하고 있다. 또한, 인버터(3)는 DTMOS 트랜지스터로 구성되어 있다.

상기 2입력 NAND 회로의 입력은 A 신호와 B 신호의 2개이다. 2입력 NAND의 논리 동작은, 2입력신호(A,B)가 모두 H레벨일때 출력(Y2)은 L레벨로 되고, 신호들(A,B)의 다른 조합에 대해서 출력(Y2)은 H레벨로 동작한다.

더 구체적으로, 도 1을 참조하면, 신호(A,B)가 모두 H레벨의 상태에서는, 신호(A)가 H레벨이기 때문에, NDTMOS 트랜지스터(1)가 ON되고, PDTMOS 트랜지스터(2)는 OFF됨으로써, 출력(Y1)으로서 신호(B)의 H레벨이 제공된다. 또한, 신호(A)가 H레벨이고, 신호(B)가 L레벨의 상태에서는, NDTMOS 트랜지스터(1)가 ON되고, PDTMOS 트랜지스터(2)는 OPF되기 때문에, 출력(Y1)으로서 신호(B)의 L레벨이 제공된다. 한편, 신호(A)가 L레벨의 상태에서는, NDTMOS 트랜지스터(1)가 OFF되고, PDTMOS 트랜지스터(2)가 ON되기 때문에, 신호(B)의 레벨에 관계 없이 출력(Y1)으로서 L레벨이 제공된다. 출력(Y2)으로는 인버터(3)에서 출력(Y1)의 반전신호(즉, /Y1)가 제공된다.

여기서, 본 발명의 실시예 1에서 사용되는 MOS트랜지스터, 즉 NDTMOS 트랜지스터(1) 및 PDTMOS 트랜지스터(2)는, ON상태에서는, 그의 임계 전압이 작아지고, OFF 상태에서는 임계 전압이 높게되는 임계전압 특성을 갖는 DTMOS 트랜지스터이다.

또한, DTMOS 트랜지스터는 게이트 및 채널부가 형성되는 웰(또는, 연관된 웰 이라고도 함)을 단락함에 의해 실현된다. 일례로서, 임계 전압이 약 0.4V가 되 도록 M0S 트랜지스터를 형성하여, 그의 게이트와 연관된 웰을 단락함에 의해, M0S 트랜지스터가 ON시에는 임계 전압이 0.2V 정도로 내려가고, MOS 트랜지스터가 OFF시에는 임계 전압이 0.4V로 되게한다. 이 경우에, VDD=약 0.6V의 저전압으로 회로를 동작시킬 수 있다.

DTMOS 트랜지스터는 NMOS 및 PMOS 트랜지스터 양쪽에 적용가능하다. DTMOS 트랜지스터를 채용함에 의해, ON상태의 임계 전압이 낮아지기 때문에, 백게이트효과(back gate effect)를 야기할 수 있는 현격한 임계전압의 증가를 발생시키지 않는다. 따라서, 적층된 패스-트랜지스터의 단수가 작게 제한됨으로써, 증폭회로의 수를 감소시킬 수 있다.

패스-트랜지스터 논리회로의 NDTMOS 트랜지스터(1)에서의 출력이 H레벨인 경우는, NDTMOS 트랜지스터(1)가 ON상태일때의 임계전압을 Vthnon이라 하면, 출력(Y1)은 VDD-Vthnon으로 된다. 본 발명의 실시예 1에 따르면, 증폭회로를 구성하는 인버터(3)도 DTMOS 트랜지스터로 구성되어 있기 때문에, PDTMOS 트랜지스터(2)의 OFF상태에서의 임계전압을 Vthpoff로 하면, lVthpofflVthnon으로 하는 것이 가능하다. 이 결과, 정상적인 관통전류는 인버터(3)로 흐르지 않기 때문에, H레벨을 풀업하기 위한 PM0S 트랜지스터가 불필요해진다.

한편, 패스-트랜지스터 논리회로의 NDTMOS 트랜지스터(1)에서의 출력이 L레벨인 경우에, PDTMOS 트랜지스터(2)의 ON상태에서의 임계전압을 Vthpon이라 하면, 출력(Y1)은 GND-Vthpon으로 된다. 본 발명의 실시예 1에 따르면, 증폭회로를 구성하는 인버터(3)도 DTMOS 트랜지스터로 구성되어 있기때문에, NDTMOS 트랜지스터(1)의 OFF상태에서의 임계전압을 Vthnoff라 하면, VthnofflVthponl으로 하는 것이 가능하다. 이 결과, 정상적인 관통전류는 인버터(3)로 흐르지 않기 때문에, L레벨을 풀다운하기 위한 NMOS 트랜지스터도 불필요해진다.

또한, OFF상태의 DTMOS 트랜지스터의 임계 전압은 ON상태보다 크게되므로, OFF 누설 전류량이 적다. 이 때문에, 패스-트랜지스터 논리회로에서 발생된 관통전류량은 매우 작다.

따라서, 본 발명의 실시예 1에 따른 M0S 논리회로에 의하면, 소자수 및 신호라인수가 모두 감소하고, 따라서, 회로면적 및 배선면적을 작게 할 수 있다. 또한, 본 발명의 실시예 1에 따른 M0S 논리회로는 저소비전력화를 실현할 수 있다.

실시예 2

도 2는 본 발명의 실시예 2에 따른 MOS 논리회로의 회로도이다.

본 발명의 실시예 2의 패스-트랜지스터 논리회로는 NDTMOS 트랜지스터만으로 구성되어 있다. 더 구체적으로, 본 발명의 실시예 2의 MOS 논리회로는 패스-트랜지스터 논리회로를 구성하는 NDTMOS 트랜지스터(1-1,1-2) 및 인버터(3)를 포함한다. 인버터(3)는 NDTMOS 트랜지스터로 구성되어 있고 패스-트랜지스터 논리회로의 출력을 증폭하여 그의 구동능력을 향상시킨다.

본 발명의 실시예 2의 패스-트랜지스터 논리회로는 상기 실시예 1의 패스-트랜지스터 논리회로와 같은 방식으로 출력을 제공하도록 논리 동작을 실행한다. 단지, 본 실시예 2에서, 입력신호는 A, /A 및 B의 3가지가 사용된다.

본 실시예 2의 MOS 논리회로도, 실시예 1에서와 같이, 종래 필요했던 H레벨을 풀업하기 위한 PMOS 트랜지스터 또는 L레벨을 풀다운하기 위한 NMOS 트랜지스터가 불필요하다. 이 결과, 본 발명의 실시예 2에 따르면, 소자수가 적고 회로면적이 작으며, 또한 저소비전력화를 실현할 수 있는 M0S 논리회로가 실현된다.

실시예 3

도 3은 본 발명의 실시예 3에 따른 MOS 논리회로의 회로도이다.

본 발명의 실시예 3의 패스-트랜지스터 논리회로는 PDTMOS 트랜지스터만으로 구성되어 있다. 구체적으로, 본 실시예 3의 MOS 논리회로는 패스-트랜지스터 논리회로를 구성하는 PDTMOS 트랜지스터(2-1,2-2) 및 인버터(3)를 포함한다. 상기 인버터(3)는 PDTMOS 트랜지스터로 구성되어 패스-트랜지스터 논리회로의 출력을 증폭하여 그의 구동능력을 향상시킨다.

본 발명의 실시예3의 패스-트랜지스터 논리회로는 상기 실시예 1의 패스-트랜지스터 논리회로와 같은 방식으로 출력을 제공하도록 논리 동작을 실행한다. 단지, 본 실시예 3에서, 입력신호는 /A, A 및 B의 3가지가 사용된다.

본 발명의 실시예 3의 MOS 논리회로도, 실시예 1과 같이, 종래 필요했던 H레벨을 풀업하기 위한 PMOS 트랜지스터 또는 L레벨을 풀다운하기 위한 NMOS 트랜지스터가 불필요하다. 이 결과, 본 발명의 실시예 3에 따른 MOS 논리회로도 소자수가 작게 필요하고 회로 면적도 작게 필요하며, 또한 저소비전력으로 동작할 수 있다.

실시예 4

도 4는 본 발명의 실시예 4에 따른 MOS 논리회로의 회로도이다.

본 발명의 실시예 4의 MOS 논리회로는 패스-트랜지스터 논리회로를 구성하는 NMOS 트랜지스터(1'), PMOS 트랜지스터(2') 및 인버터(3')를 포함한다. 상기 인버터(3')는 NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어 패스-트랜지스터 논리회로의 출력을 증폭하여 그의 구동 능력을 향상시킨다. 또한, 상기 패스-트랜지스터 논리회로의 입력신호는, 실시예 1과 같은 신호(A) 및 신호(B)의 2개이고, 본 발명의 실시예 1과 같은 방식으로 실행되는 논리 동작에 따라 출력(Y1)이 얻어진다.

본 발명의 실시예 4에 따르면, NMOS 트랜지스터(1') 및 PMOS 트랜지스터(2')의 임계 전압보다, 증폭회로를 구성하는 인버터(3')의 NMOS 및 PMOS 트랜지스터의 임계 전압을 높게 설정하고 있다.

이하, 본 발명의 실시예 4에 따른 MOS 논리회로의 동작에 대해 설명한다.

도 4를 참조하면, 출력(Y1)으로서 VDD레벨보다 NMOS 트랜지스터(1')의 임계 전압(Vthnl')만큼 낮아 진 H레벨이 제공될때, 출력(Y1)의 전위는 VDD-Vthnl'로 된다. 인버터(3')의 PMOS 트랜지스터의 임계 전압(Vthp3')와 NM0S 트랜지스터(1')의 임계 전압(Vthn1') 사이의 관계는 lVthp3'lVthn1'이기 때문에, 출력(Y1)의 전위 VDD-Vthn1'에 의해 인버터(3')의 PMOS 트랜지스터는 ON되지 않고, 인버터(3')의 NMOS 트랜지스터만이 ON된다. 이 결과, 본 발명의 실시예 4의 M0S 논리회로에서는, 풀업용 PMOS 트랜지스터가 없더라도, 인버터(3')를 통해 정상적인 관통전류가 흐르지 않는다.

또한, 출력(Y1)으로서 PMOS 트랜지스터(2')의 임계 전압(Vthp2')만큼 GND 레벨보다 높은 L레벨이 제공되는 경우에, 인버터(3')의 NMOS 트랜지스터의 임계 전압(Vthn3')과 PMOS 트랜지스터(2')의 임계 전압(Vthp2') 사이의 관계는 lVthn3'l Vthp2'이기 때문에, 출력(Y1)의 전위 0-Vthn2'에 의해 인버터(3')의 NMOS 트랜지스터는 ON되지 않고, 인버터(3')의 PMOS 트랜지스터만이 ON된다. 이 결과, 풀다운용 NMOS 트랜지스터가 없더라도, 인버터(3')를 통해 정상적인 관통전류가 흐르지 않는다.

따라서, 본 발명의 실시예 4에 있어서도 소자수가 적고 회로면적이 작으며, 또한 저소비전력화를 실현할 수 있는 M0S 논리회로가 실현된다.

실시예 5

도 5는 인스트럭션디코더로서 주로 사용되는 회로에 적용한, 본 발명의 실시예 5에 따른 MOS 논리회로의 회로도이다.

본 발명의 실시예 5의 M0S 논리회로는 NDTMOS 트랜지스터(1-1∼1-6), PDTMOS 트랜지스터(2-1∼2-6), NDTMOS 트랜지스터(1) 및 인버터(3)로 구성되어 있다. 다음에, 도 5에 도시된 본 발명의 실시예 5의 MOS 논리회로의 이점을 도 12에 나타낸 종래의 인스트럭션디코더에 잘 쓰이는 회로와 대비하여 설명한다. 도 12는 인스트럭션 디코더로서 주로 사용되는 종래의 회로를 나타내며, NMOS 트랜지스터(11-1∼11-12), PMOS 트랜지스터(12-1) 및 인버터(13-1∼13-5)로 구성되어 있다. 인버터(13-2∼13-5)에 의해, 반전입력신호 AX, BX, CX 및 DX를 생성하고 있다.

이에 대하여, 본 발명의 실시예5의 MOS 논리회로는, 도 5로부터 알 수 있는 바와 같이, 반전신호를 사용하지 않는다. 즉, 도 5에 도시된 본 발명의 실시예 5의 MOS 논리회로에서는, 정신호만을 이용하여 논리 동작을 실행하는 구성으로 되어 있다. 따라서, 도 12의 종래 예에 비해 필요한 배선개수가 적다. 또한, 본 발명의 실시예 5에 따른 MOS 논리회로는 부신호 생성회로를 필요로 하지 않는다.

또한, 본 발명의 실시예 5에 따른 MOS 논리회로에서, 프리챠지되는 전압은 NDTMOS 트랜지스터(1)의 ON상태의 임계전압을 Vthnon이라 하면, VDD-Vthnon으로 된다. 논리 동작에 의해서 프리챠지된 전하가 디스챠지되는 경우라도, PDTMOS 트랜지스터(2-1∼2-6)의 ON상태의 임계전압을 Vthpon이라 하면, 프리챠지 전하는 O-Vthpon에 대응하는 레벨까지만 디스챠지된다. 따라서, 소비되는 전하량이 작게된다.

또한, 본 발명의 실시예 5에 따르면, 본 발명의 실시예 1과 관련하여 전술한 바와같이 인버터(3)의 임계전압을 다른 임계전압들과 관계를 가지도록 설정함에 의해, 증폭회로인 인버터(3)를 통해 정상적인 관통전류는 흐르지 않는다.

실시예 6

도 6은 본 발명의 실시예 6에 따른 MOS 논리회로의 회로도이다.

본 실시예 6의 M0S 논리회로는 도 10a 및 10b에 나타낸 종래의 논리회로를 개량한 것으로, 전체적으로 동일한 논리 동작을 실행한다. 구체적으로, 본 발명의 실시예 6에 따른 MOS 논리회로는 NDTMOS 트랜지스터(1-1∼1-4) 및 PDTMOS 트랜지스터(2-1∼2-4)로 구성되어 있다.

이하, 본 발명의 실시예 6의 MOS 논리회로와 도 10a 및 10b에 나타낸 종래의 논리회로를 비교하여 설명한다.

상기한 바와같이, 도 10a에 나타낸 종래의 회로에서 출력 레벨이 감소하는 경우에, 예컨대 증폭회로를 통해 정상적에 관통전류가 흐르는 단점이 있었지만, 본 발명의 실시예 6의 MOS 논리회로에 의하면, DTMOS 트랜지스터, 즉 NDTMOS 트랜지스터(1-1∼1-4) 및 PDTMOS 트랜지스터(2-1∼2-4)의 임계전압을 상기 본 발명의 실시예 1과 같은 방식으로 설정함에 의해, 상기한 정상적인 관통전류는 흐르지 않는다.

또한, 도 10b에 나타낸 종래의 MOS 논리회로와 본 발명의 실시예 6의 MOS논리회로를 비교하면, 반전신호가 불필요하기 때문에, 신호라인수가 적고, 따라서, 본 발명의 실시예 6의 MOS 논리회로에서는, 배선면적이 작고 저소비전력화를 실현할 수 있다.

이와 같이, 본 발명의 실시예 6에 따르면, 종래 곤란하였던, 여러 가지 장점들(즉, 정상적인 관통전류의 발생방지, 배선면적의 축소 및 저소비전력화)이 동시에 실현되는 이점이 있다.

실시예 7

도 7은 본 발명의 실시예 7에 따른 MOS 논리회로의 회로도이다.

본 실시예 7의 MOS 논리회로는 전체적으로 동일한 논리 동작을 실행하는, 도 11에 나타낸 종래의 MOS 논리회로를 개량한 것이다. 구체적으로, 본 실시예 7의 MOS 논리회로는 NDTMOS 트랜지스터(1-1∼1-3), PDTMOS 트랜지스터(2-1∼2-3) 및 인버터(3)로 구성되어 있다.

이하, 본 실시예 7의 M0S 논리회로와 도 11에 나타낸 종래의 회로를 비교하여 설명한다.

상기한 바와같이, 도 11에 나타낸 종래의 회로에서는, 예컨대 입력신호(A,B)가 모두 H레벨의 경우, NMOS 패스-트랜지스터가 ON되어 출력(Y1)으로서 VDD레벨의 출력이 제공되지만, NMOS 패스-트랜지스터의 임계 전압을 Vthn이라 하면, NMOS 패스-트랜지스터에 의해 출력(Y1)은 VDD-Vthn에 대응하는 레벨로 감소된다. 한편, 출력(Y2)으로서 GND 레벨의 출력이 제공되는 경우, 게이트가 출력(Y2)에 접속되어 있는, CMOS 래치(12)의 PMOS 트랜지스터가 ON되고, 게이트가 출력(Y2)에 접속되어 있는 CMOS 래치(12)의 NMOS 트랜지스터가 OFF된다. 이 결과, 출력(Y1)은 VDD 레벨까지 풀업된다. 그러나, CMOS 래치(12)의 PMOS 트랜지스터들 각각의 임계 전압을 Vthp라 하면, VthnlVthpl인 경우, 출력(Y1)이 VDD-lVthpl까지 풀업되는 기간동안에, 게이트가 출력(Y1)에 접속되어 있는, CMOS 래치(12)의 NMOS 트랜지스터 및 PMOS 트랜지스터가 모두 ON된다. 이 결과, VDD레벨과 GND레벨 사이에 관통전류가 흐르게 된다.

또한, 도 11에 나타낸 MOS 논리회로에서는, 신호 A, B, C 및 Y2의 반전신호 AX, BX, CX 및 Y1가 필요하다. 따라서, 배선면적이 크고, 또한, 그들의 신호변화 횟수가 커져 소비전력도 커지는 문제도 있다. 또한, 트랜지스터수가 많아져서 회로구성이 복잡하게 되어, 비용 상승을 초래하게 된다.

이에 대하여, 본 발명의 실시예 7의 MOS 논리회로에 의하면, NDTMOS 트랜지스터(1-1∼1-3) 및 PDTMOS 트랜지스터(2-1∼2-3)의 임계전압을 본 발명의 실시예 1과 관련하여 설명한 바와 같은 방식으로 설정하면, 상기 회로를 통해 관통전류는 흐르지 않는다.

또한, 본 발명의 실시예 7에 따르면, 신호 A, B, Y에 대한 반전신호가 불필요하므로, 트랜지스터수가 작아지게 된다. 따라서, 본 발명의 실시예 7의 MOS 논리회로에 의하면, 회로면적이 작고, 저소비전력화가 실현될 수 있다.

또한, 본 발명에서는, 본 발명에 따른 상기한 MOS 논리회로들중 하나를 포함하여 전술한 장점들을 나타내는 여러 가지 반도체 장치를 제공할 수 있다.

상기한 바와같이, 본 발명의 M0S 논리회로는 NDTMOS 트랜지스터 및/또는 PDTMOS 트랜지스터로 된 패스-트랜지스터 논리회로, 및 패스-트랜지스터 논리회로의 출력을 증폭하여 그의 구동 능력을 향상시키는 증폭회로를 포함한다. 상기 NDTMOS트랜지스터는 신호가 H레벨일 때 유효한 논리 동작을 실행하도록 사용되는 한편 PDTMOS 트랜지스터는 신호가 L레벨일 때 유효한 논리 동작을 실행하도록 사용된다. 따라서, 종래의 논리회로와 다르게, 본 발명의 논리회로는 반전신호를 필요로 하지 않는다. 그 결과, 신호선의 수가 감소됨으로써, 배선면적이 감소된다. 또한, 반전신호를 필요로 하지 않으므로, 신호 변경횟수도 감소한다. 이 결과, 배선 용량을 챠지 및 디스챠지하는 데 필요한 전류량이 감소되어, 저소비전력화를 실현한다.

본 발명에 따른 논리회로에서, 정 및 부 신호가 H일 때 흐르는 관통 전류량이 매우 작다. 이는 상기한 논리회로가 정 신호만으로 실현되기 때문인데, 이 경우에 전원전압레벨(VDD레벨)과 GND 레벨 사이의 직류 경로가 CMOS 스테틱회로와 동일한 방식으로 차단된다. 따라서, 풀업 및 풀다운 소자들이 필요하지 않게되므로, 소자수가 감소하고 회로면적이 감소되는 장점을 제공한다.

본 발명의 구성을 가진 패스-트랜지스터 논리회로에서는, 패스-트랜지스터 논리회로로서 NDTMOS 및 PDTMOS 트랜지스터가 모두 사용될 수 있다. 이와다르게, 본 발명에 따른 패스-트랜지스터 논리회로는 NDTMOS트랜지스터들중 반전신호(/A)가 입력되는 NDTMOS 트랜지스터만을 포함하거나, 또는 PDTMOS트랜지스터들중 반전신호(/A)가 입력되는 PDTMOS 트랜지스터만을 포함할 수 있다. 상기한 패스-트랜지스터 논리 회로들은 둘다 NDTMOS 및 PDTMOS 트랜지스터 모두를 포함하는 패스-트랜지스터 논리회로로서 동일한 논리적 기능을 가지며, 소자 개수를 줄이고 따라서 회로 면적을 감소시키며, 저소비전력으로 동작할 수 있게 된다.

또한, 본 발명의 다른 양태에 의하면, MOS 논리회로는 하나 이상의 MOS트랜지스터로 된 패스-트랜지스터 논리회로 및 하나 이상의 MOS 트랜지스터로 된 증폭 회로를 포함하며, 상기 증폭 회로에 포함된 MOS 트랜지스터의 임계전압의 절대치는 패스-트랜지스터 논리회로에 포함된 MOS 트랜지스터의 임계전압의 절대치보다 크다. 이러한 구성에 의해, 어떠한 풀업 또는 풀다운 소자를 제공하지 않더라도 회로를 통해 정상적인 관통전류가 흐르지 않게 된다. 따라서, 소자수가 작고 회로면적이 작으며, 저소비전력으로 동작될 수 있는 MOS 논리회로가 실현된다.

상기 MOS 트랜지스터로는 NMOS 트랜지스터, PMOS 트랜지스터, 또는 NMOS 및 PMOS 트랜지스터를 포함하는 상보형 MOS 트랜지스터가 사용될 수 있다.

또한, 본 발명에 따른 MOS 논리회로는 프리챠징 동작용 DTMOS 트랜지스터, 입력신호에 따라 프리챠지된 전하가 디스챠지 또는 홀드되었는가에 따라 논리를 결정하도록 DTMOS 트랜지스터로 된 평가 회로, 및 상기 평가회로의 출력을 증폭하는 DTMOS 트랜지스터로 된 증폭회로를 포함한다. 이 구성에 따르면, 논리에 따라 디스챠지될 프리챠지 전하량은 작으며, 따라서 소비전하량도 낮다. 그 결과, 저소비전력으로 동작되는 MOS 논리회로가 제공된다.

또한, 본 발명에 따르면, 웰에 접속된 게이트를 가진 PMOS 트랜지스터는, 비반전신호가 PMOS 트랜지스터의 게이트로 입력되는 상태에서, 그의 게이트로 반전신호가 입력될 필요가 있는 MOS 논리회로의 NMOS 트랜지스터 대신으로 사용될 수 있고, 웰에 접속된 게이트를 가진 NMOS 트랜지스터는, 비반전신호가 NMOS 트랜지스터의 게이트로 입력되는 상태에서, 그의 게이트로 반전신호가 입력될 필요가 있는 MOS 논리회로의 PMOS 트랜지스터 대신으로 사용될 수 있다. 상기 구성에 의해, 종래에 필요했던 부의 신호 생성기가 제거될 수 있다. 또한, 종래의 CMOS 회로에 필요했던 부의 신호가 필요하지 않으므로, 배선면적이 감소될 수 있다. 또한, 신호 변경에 따른 챠지 및 디스챠지 용량에 대해 필요한 전류량이 감소될 수 있어서, 저소비전력화를 실현할 수 있다.

또한, 본 발명에 따르면, 전술한 MOS 논리회로를 내장함에 의해 상기한 장점을 나타내는 여러 가지 반도체 장치들이 실현될 수 있다.

본 발명의 정신과 범위를 벗어나지 않고 당업자들에 의해 여러 가지 개조가 용이하게 실시될 수 있다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims

적어도 하나의 제 1 MOS 트랜지스터를 포함하며, 출력을 제공하도록 소정 논리 동작을 실행하는 패스-트랜지스터 논리회로; 및

적어도 하나의 제 2 MOS 트랜지스터를 포함하며, 상기 패스-트랜지스터 논리회로의 출력의 구동능력을 향상시키는 증폭회로를 포함하며,

상기 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는 각각 채널이 형성되어 있는 연관된 웰에 접속된 게이트를 갖는 DTMOS 트랜지스터인 MOS 논리회로.
제 1 항에 있어서, 상기 MOS 트랜지스터는 N형 DTMOS 트랜지스터인 MOS 논리회로.
제 1 항에 있어서, 상기 제 1 MOS 트랜지스터는 P형 DTMOS 트랜지스터인 MOS 논리회로.
제 1 항에 있어서, 상기 제 1 MOS 트랜지스터는 제 1 N형 DTMOS 트랜지스터 및 제 1 P형 DTMOS 트랜지스터를 포함하고, 상기 제 2 MOS 트랜지스터는 제 2 N형 DTMOS 트랜지스터 및 제 2 P형 DTMOS 트래지스터를 포함하며,

상기 제 1 N형 DTMOS 트랜지스터는 고레벨의 신호에 대해 유효한 상기 패스-트랜지스터 논리회로의 논리 동작시에 사용되며, 상기 제 1 P형 DTMOS 트랜지스터는 저레벨의 신호에 대해 유효한 상기 패스-트랜지스터 논리회로의 논리 동작시에 사용되는 MOS 논리회로.
적어도 하나의 제 1 MOS 트랜지스터를 포함하며, 출력을 제공하도록 소정 논리 동작을 실행하는 패스-트랜지스터 논리회로; 및

적어도 하나의 제 2 MOS 트랜지스터를 포함하며, 상기 패스-트랜지스터 논리회로의 출력의 구동능력을 향상시키는 증폭회로를 포함하며,

상기 적어도 하나의 제 2 MOS 트랜지스터의 임계 전압의 절대치가 상기 적어도 하나의 제 1 MOS 트랜지스터의 임계 전압의 절대치보다 크게 설정되는 MOS 논리회로.
제 5 항에 있어서, 상기 제 1 MOS 트랜지스터는 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하고, 상기 제 2 MOS 트랜지스터는 제 2 NMOS 트랜지스터 및 제 2 PMOS 트래지스터를 포함하며,

상기 제 1 NMOS 트랜지스터는 고레벨의 신호에 대해 유효한 상기 패스-트랜지스터 논리회로의 논리 동작시에 사용되며, 상기 제 1 PMOS 트랜지스터는 저레벨의 신호에 대해 유효한 상기 패스-트랜지스터 논리회로의 논리 동작시에 사용되는 MOS 논리회로.
프리챠지 동작을 위한 제 1 MOS 트랜지스터;

제 2 MOS 트랜지스터를 포함하며, 제 1 MOS 트랜지스터에 의해 프리챠지된 전하를 디스챠지 또는 홀드함에 의해 입력 신호에 따라 논리를 결정하는 평가 회로; 및

제 3 MOS 트랜지스터를 포함하며, 상기 평가 회로의 출력을 증폭시키는 증폭 회로를 포함하며,

상기 제 1, 제 2 및 제 3 MOS 트랜지스터는 채널이 형성되어 있는 연관된 웰에 접속된 게이트를 갖는 DTMOS 트랜지스터인 MOS 논리회로.
채널이 형성되어 있는 연관된 웰에 접속된 게이트를 갖는 N형 DTMOS 트랜지스터 및 P형 DTMOS트랜지스터를 포함하며, 상기 N형 DTMOS 트랜지스터 및 P형 DTMOS 트랜지스터 각각의 게이트에 반전 신호가 인가되는 MOS논리회로.
청구항 1에 따른 MOS논리회로를 포함하는 반도체장치.
청구항 5에 따른 MOS논리회로를 포함하는 반도체장치.
청구항 7에 따른 MOS논리회로를 포함하는 반도체장치.
청구항 8에 따른 MOS논리회로를 포함하는 반도체장치.