JP3246816B2

JP3246816B2 - 論理回路の構成方法

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Publication number: JP3246816B2
Application number: JP31626393A
Authority: JP
Inventors: 靖彦佐々木; 和男矢野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-16
Filing date: 1993-12-16
Publication date: 2002-01-15
Anticipated expiration: 2017-01-15
Also published as: JPH07168874A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路の構成方法に関
し、特に、パストランジスタ回路で構成された論理回路
の構成方法に関するものである。

【０００２】

【従来の技術】従来、パストランジスタ回路は高速で低
消費電力な回路であることが知られていたが、演算器の
一部など特定の機能として限られた部分で用いられてい
るだけであり、大規模な任意の論理機能に対してパスト
ランジスタを効率的に用いた回路を構成することは困難
であった。このため、大規模な任意の論理機能に対して
回路を自動で構成しようとすると、従来から存在するＣ
ＭＯＳ方式に代表されるＮＡＮＤ／ＮＯＲ等を組み合わ
せたゲート回路を基本として、論理回路を構成せざるを
得なかった。従って、大規模な任意の論理に対してパス
トランジスタ回路を自動生成するシステムも従来は存在
しなかった。例えば、IEEE 1989 Custom Integrated Ci
rcuits Conference pp10.4.1-10.4.4(以下、技術文献１
とする)ではパストランジスタを用いて乗算器中の全加
算器等を高速化した例が見られるが、ここでは全加算器
等の限定された論理機能を有する回路に対して改良を行
い高性能化、低消費電力化を図っている。またIEEE INT
ERNTIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS PROCEE
DINGS 1983 VOL 2 pp509-512 にはパストランジスタ回
路を構成する方法として、論理機能をパストランジスタ
の２分木で表現したあと、これを縮約する方法が述べて
ある(以下、技術文献２とする)。一方、IEEE TRANSACTI
ONS ON COMPUTERS, VOL. c-27, NO. 6, JUNE 1978 pp50
9-516(以下、技術文献３とする)にはBinary-Decision-D
iagramと呼ばれる論理の表現方法が紹介されている。Bi
nary-Decision-Diagramは論理式や真理値表などの論理
表現方法と比較して、大きな論理をよりコンパクトに表
現できる方法として広く知られている。これは冗長な論
理を取り除き、等価な論理を共通化しているためであ
る。この技術文献においては、論理機能を表すBinary-D
ecision-Diagramを作る方法として、真理値表から２分
木を作った後それを縮約、共有化してBinary-Decision-
Diagramを作る方法と、論理式からシャノン展開を用い
てトップダウンにBinary-Decision-Diagramを作る方法
とが述べられている。またIEEE TRANSACTIONS ON COMPU
TERS. VOL. C-35,NO.8. AUGUST 1986 pp677-691(以下、
技術文献４とする)においては、Binary-Decision-Diagr
amの構成方法として、論理式からグラフ操作を用いて構
成する方法が示されている。

【０００３】

【発明が解決しようとする課題】従来のパストランジス
タ回路の構成方法としては、特定の論理機能に限定して
人間がその度にトランジスタ接続を考慮して回路を構成
する方法(技術文献１)、もしくは小規模の回路について
パストランジスタを２分木状に展開してこれを縮約し回
路を構成する方法(技術文献２)等が存在していた。

【０００４】しかし前者の場合には、大規模な回路に対
し、人手では設計が困難であり、また設計中に誤りが混
入する可能性が高いという問題があった。また後者の場
合には、入力変数の数が多い大規模な論理機能の場合、
パストランジスタの２分木が入力変数の数が増加するに
従い指数関数的に大きくなるため(２の入力変数乗に比
例する)、これを記憶資源の限りのあるコンピュータ等
で実行するのは困難であった。またこの方法では、パス
トランジスタが電源電圧のフルスウィングで信号を伝達
できない上に基板バイアス効果のためにさらに電圧が降
下するため、パストランジスタを直列に多段に接続した
回路では十分に動作させることができないといった問題
があった。以上のような理由により、大規模な任意の論
理機能に対し効率的にパストランジスタを用いた回路を
自動で構成することはこれまで困難であった。一方、Bi
nary-Decision-Diagramは、複雑な論理をブール式や真
理値表などの論理表現方法と比較して非常にコンパクト
に表現できる方法として知られている(技術文献３、
４)。技術文献３においては、Binary-Decision-Diagram
を作る方法として、真理値表から２分木を作った後それ
を縮約、共有化してBinary-Decision-Diagramを作る方
法と、論理式からシャノン展開を用いてトップダウンに
Binary-Decision-Diagramを作る方法とが述べられてい
る。また、この技術文献には、Binary-Decision-Diagra
mをコンピュータ上で記憶するための効率的な方法につ
いても述べてある(文献中においては「triple」という
表現を用いている)。さらに技術文献４においても、Bin
ary-Decision-Diagramを構成する方法として、論理式か
らグラフ操作により構成する方法が示されている。しか
し、Binary-Decision-Diagramはこれまで単に論理の表
現方法、CMOS回路の論理合成、論理検証等に用いられて
いるだけであり、パストランジスタ回路の構成方法に利
用した例はこれまで見られない。

【０００５】本発明は、Binary-Decision-Diagramの大
規模な論理機能をコンパクトに表現できる性質、および
コンピュタ上で効率的に記憶が行なえる性質をパストラ
ンジスタ回路に適用し、さらにそこで生じる回路的な問
題点を解決するためになされたものである。さらに、過
去に論理表現や論理合成、論理検証で用いたBinary-Dec
ision-Diagramが既に存在すれば、これらの設計資産を
利用して、新たにパストランジスタ回路を構成すること
を可能とするものである。従って本発明の一つの目的
は、ある特定の論理機能を満足する回路に限定して、そ
の度にパストランジスタをどのように接続するかを考慮
する必要をなくして、大規模な任意の論理機能に対し効
率的にＮチャネルのパストランジスタを用いた回路を、
入力の肯定信号と否定信号とを用いて論理機能から直接
に生成可能とすることである。さらに本発明の一つの目
的は、ある特定の論理機能を満足する回路に限定して、
その度にパストランジスタをどのように接続するかを考
慮する必要をなくし、大規模な任意の論理機能に対し効
率的にＰチャネルのパストランジスタを用いた回路を、
入力の肯定信号と否定信号とを用いて論理機能から直接
に生成可能とすることである。さらに本発明の一つの目
的は、ある特定の論理機能を満足する回路に限定して、
その度にパストランジスタをどのように接続するかを考
慮する必要をなくし、大規模な任意の論理機能に対し効
率的にＮ、Ｐ両チャネルのパストランジスタを用いた回
路を、トランジスタのゲートへの入力信号として入力の
肯定信号のみを用いて論理機能から直接に生成可能とす
ることである。さらに本発明の一つの目的は、ある特定
の論理機能を満足する回路に限定して、その度にパスト
ランジスタをどのように接続するかを考慮する必要をな
くし、大規模な任意の論理機能に対し効率的にＮ、Ｐ両
チャネルのパストランジスタを用いた回路を、トランジ
スタのゲートへの入力信号として入力の否定信号のみを
用いて論理機能から直接に生成可能とすることである。
さらに本発明の一つの目的は、ある特定の論理機能を満
足する回路に限定して、その度にパストランジスタをど
のように接続するかを考慮する必要をなくし、大規模な
任意の論理機能に対し効率的にＮ、Ｐ両チャネルのパス
トランジスタを用いた回路を、パストランジスタの信号
伝達の際に電位レベルを劣化させることなく、入力の肯
定、否定の両信号を用いて論理機能から直接に生成可能
とすることである。また本発明の別の目的は、パストラ
ンジスタの直列接続段数が増加することにより、電圧ま
たは電流が劣化するといった問題を解決することにあ
る。また本発明の別の目的は、電源電圧、電界効果型ト
ランジスタのしきい値、電界効果型トランジスタの基板
バイアス効果等の条件を考慮してパストランジスタ回路
の生成を行なう方法を示すことにある。また本発明の別
の目的は、構成された回路の一部を共有化したことによ
り、電流が分流し、電流供給能力が不足するといった問
題を解決することにある。また本発明の別の目的は、回
路を共有する度合いに応じて必要となる電流供給能力が
変化するといった問題を解決することにある。また本発
明の別の目的は、電圧または電流の増幅器と論理的に同
等な回路の構成を示すことにある。また本発明の別の目
的は、定常電流が流れないようにし、消費電力を小さく
することが可能な電圧または電流の増幅器と論理的に同
等な回路の構成を示すことにある。また本発明の別の目
的は、大規模な任意の論理機能に対し、パストランジス
タ回路を自動で生成するシステムを提供することにあ
る。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第一実施形態による電界効果型トランジス
タを備える論理回路の構成方法（図１(ａ)、(ｂ)参照）
は、複数の出力間（図１(ａ)の13、14）で共有可能な部
分が存在する時、それらのうち少なくとも一部（図１
(ａ)の18）を共有させた既約なBinary-Decision-Diagra
m（図１(ａ))を構成し、上記Diagramの入力の値１で選
択される枝（図１(ａ)のＥ２、Ｅ４、Ｅ６）を、Ｎチャ
ネル電界効果型トランジスタによるパストランジスタ
（図１(ｂ)のＱ１２、Ｑ１４、Ｑ１６）のソース・ドレ
イン経路で置き換え、該パストランジスタのゲート端子
には上記Diagramの入力の肯定信号(Ａ、Ｂ)を与え、上
記Diagramの入力の値０で選択される枝（図１(ａ)のＥ
１、Ｅ３、Ｅ５）を、Ｎチャネル電界効果型トランジス
タによるパストランジスタ（図１(ｂ)のＱ１１、Ｑ１
３、Ｑ１５）のソース・ドレイン経路で置き換え、該パ
ストランジスタのゲート端子には上記Diagramの入力の
否定信号(ＡＮ、ＢＮ)を与えることによりパストランジ
スタ回路を構成することを特徴とするものである。

【０００７】さらに本発明の他の一実施形態による電界
効果型トランジスタを備える論理回路の構成方法（図１
(ａ)、図２参照）は、複数の出力間（図１(ａ)の13、1
4）で共有可能な部分が存在する時、それらのうち少な
くとも一部（図１(ａ)の18）を共有させた既約なBinary
-Decision-Diagram（図１(ａ))を構成し、上記Diagram
の入力の値１で選択される枝（図１(ａ)のＥ２、Ｅ４、
Ｅ６）を、Ｐチャネル電界効果型トランジスタによるパ
ストランジスタ（図２のＱ２２、Ｑ２４、Ｑ２６）のソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の否定信号(ＡＮ、Ｂ
Ｎ)を与え、上記Diagramの入力の値０で選択される枝
（図１(ａ)のＥ１、Ｅ３、Ｅ５）を、Ｐチャネル電界効
果型トランジスタによるパストランジスタ（図２のＱ２
１、Ｑ２３、Ｑ２５）のソース・ドレイン経路で置き換
え、該パストランジスタのゲート端子には上記Diagram
の入力の肯定信号(Ａ、Ｂ)を与えることによりパストラ
ンジスタ回路を構成することを特徴とするものである。

【０００８】さらに本発明の他の一実施形態による電界
効果型トランジスタを備える論理回路の構成方法（図１
(ａ)、図３参照）は、複数の出力間（図１(ａ)の13、1
4）で共有可能な部分が存在する時、それらのうち少な
くとも一部（図１(ａ)の18）を共有させた既約なBinary
-Decision-Diagram（図１(ａ))を構成し、上記Diagram
の入力の値１で選択される枝（図１(ａ)のＥ２、Ｅ４、
Ｅ６）を、Ｎチャネル電界効果型トランジスタによるパ
ストランジスタ（図３のＱ３２、Ｑ３４、Ｑ３６）のソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の肯定信号(Ａ、Ｂ)
を与え、上記Diagramの入力の値０で選択される枝（図
１(ａ)のＥ１、Ｅ３、Ｅ５）を、Ｐチャネル電界効果型
トランジスタによるパストランジスタ（図３のＱ３１、
Ｑ３３、Ｑ３５）のソース・ドレイン経路で置き換え、
該パストランジスタのゲート端子には上記Diagramの入
力の肯定信号(Ａ、Ｂ)を与えることによりパストランジ
スタ回路を構成するこを特徴とするものである。

【０００９】さらに本発明の他の一実施形態による電界
効果型トランジスタを備える論理回路の構成方法（図１
(ａ)、図４参照）は、複数の出力間（図１(ａ)の13、1
4）で共有可能な部分が存在する時、それらのうち少な
くとも一部（図１(ａ)の18）を共有させた既約なBinary
-Decision-Diagram（図１(ａ))を構成し、上記Diagram
の入力の値１で選択される枝（図１(ａ)のＥ２、Ｅ４、
Ｅ６）を、Ｐチャネル電界効果型トランジスタによるパ
ストランジスタ（図４のＱ４２、Ｑ４４、Ｑ４６）のソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の否定信号(ＡＮ、Ｂ
Ｎ)を与え、上記Diagramの入力の値０で選択される枝
（図１(ａ)のＥ１、Ｅ３、Ｅ５）を、Ｎチャネル電界効
果型トランジスタによるパストランジスタ（図４のＱ４
１、Ｑ４３、Ｑ４５）のソース・ドレイン経路で置き換
え、該パストランジスタのゲート端子には上記Diagram
の入力の否定信号(ＡＮ、ＢＮ)を与えることによりパス
トランジスタ回路を構成することを特徴とするものであ
る。

【００１０】さらに本発明の他の一実施形態による電界
効果型トランジスタを備える論理回路の構成方法（図１
(ａ)、図５参照）は、複数の出力間（図１(ａ)の13、1
4）で共有可能な部分が存在する時、それらのうち少な
くとも一部（図１(ａ)の18）を共有させた既約なBinary
-Decision-Diagram（図１(ａ))を構成し、上記Diagram
の入力の値１で選択される枝（図１(ａ)のＥ２、Ｅ４、
Ｅ６）を、Ｎチャネル電界効果型トランジスタによるパ
ストランジスタ（図５のＱ５２０、Ｑ５４０、Ｑ５６
０）のソース・ドレイン経路およびＰチャネル電界効果
型トランジスタによるパストランジスタ（図５のＱ５２
１、Ｑ５４１、Ｑ５６１）のソース・ドレイン経路で置
き換え、これら二つのパストランジスタのゲート端子に
は、それぞれ上記Diagramの入力の肯定信号(Ａ、Ｂ)、
否定信号(ＡＮ、ＢＮ)を与え、上記Diagramの入力の値
０で選択される枝（図１(ａ)のＥ１、Ｅ３、Ｅ５）を、
Ｎチャネル電界効果型トランジスタによるパストランジ
スタ（図５のＱ５１０、Ｑ５３０、Ｑ５５０）のソース
・ドレイン経路およびＰチャネル電界効果型トランジス
タによるパストランジスタ（図５のQ５１１、Ｑ５３
１、Ｑ５５１）のソース・ドレイン経路で置き換え、こ
れら二つのパストランジスタのゲート端子には、それぞ
れ上記Diagramの入力の否定信号(ＡＮ、ＢＮ)、肯定信
号(Ａ、Ｂ)を与えることによりパストランジスタ回路を
構成することを特徴とするものである。

【００１１】さらに本発明の好適な実施形態（図６
(ａ)、(ｂ)参照）によれば、上記いずれかの論理回路の
構成方法において、出力（図６(ａ)の OUT）から入力
（N60、N64等）、もしくは入力（N60、N64等）から出力
（OUT）に向かって、パストランジスタの直列接続段数
（図６(ａ)の経路１では段数は４、経路２では段数は
３）がある一定の段数を越えないように、電圧または電
流の少なくとも一方の増幅器（図６(ｂ)の61、62、63）
を上記直列接続の回路の内部に挿入することを特徴とす
るものである。

【００１２】さらに本発明のより好適な実施形態（図７
(ａ)、(ｂ)、(ｃ)参照）によれば、上記増幅器（71、7
2、73、74、75）を挿入するパストランジスタの最大直
列接続段数を電源電圧、電界効果型トランジスタのしき
い値、電界効果型トランジスタの基板バイアス効果等の
条件に応じて可変とすることを特徴とするものである。

【００１３】さらに本発明の好適な実施形態（図８参
照）によれば、上記いずれかの論理回路の構成方法にお
いて、一部の回路が共有され、その出力が複数に分岐す
る時（図８(ａ)のN81）、この回路の出力に、電流増幅
器（図８(ｂ)の82）を接続することを特徴とするもので
ある。

【００１４】さらに本発明の好適な実施形態（図９参
照）によれば、上記電流増幅器（図９(ａ)の92、図９
(ｂ)の94、図９(ｃ)の96）の増幅率（α）を出力の分岐
する数（図９(ａ)のN91、図９(ｂ)のN93、図９(ｃ)のN9
5での分岐数）に応じて設定したことを特徴とする論理
回路の構成方法。

【００１５】さらに本発明の好適な実施形態（図１０参
照）によれば、上記電圧および電流の増幅器（図１０
(ａ)の101）を、電界効果型トランジスタを用いて構成
されるインバータ（図１０(ｃ)の103）を用いて構成
し、その時その増幅器の入力につながる部分回路の末端
となる全てのソースまたはドレインへの入力信号の極性
を反転させること（図１０(ｃ)の104、105、106）を特
徴とするものである。

【００１６】さらに本発明の好適な実施形態（図１０参
照）によれば、上記電圧および電流の増幅器（図１０
(ａ)の101）を、電界効果型トランジスタを用いて構成
されるインバータ（図１０(ｄ)の107）と、ゲート端
子、ドレイン端子、ソース端子がそれぞれこのインバー
タ（図１０(ｄ)の107）の出力、入力、第一動作電位点
に接続されるＰチャネル電界効果型トランジスタ（図１
０(ｄ)の108）とを用いて構成し、その時その増幅器の
入力につながる部分回路の末端となる全てのソースまた
はドレインへの入力信号の極性を反転させること（図１
０(ｄ)の109、1010、1011）を特徴とするものである。

【００１７】

【作用】本発明がパストランジスタを効率的に用いて大
規模な論理回路を構成できる理由は、(1)Binary-Decisi
on-Diagramのコンパクトに論理を表現できる性質を継承
できること、(2)このDiagramの枝の置換がわずか一個の
パストランジスタで行なえること、(3)トップダウンに
回路を構成できるために大規模な論理機能に対して限ら
れた記憶資源のコンピュータ上での適用が可能であるこ
と、(4)および、電圧、電流といった回路的な問題点を
解決したことにある。本発明では、回路構成をコンパク
トにしたことにより、トランジスタ数が減少し消費電力
の低減と面積の削減が可能となり、全体的に入力容量も
減少するため高速とすることができる。

【００１８】まず、例として二つ論理機能ＯＵＴ１＝Ａ
・Ｂ・ＣとＯＵＴ２＝Ａ＋Ｂ・Ｃが与えられた時、この
機能を与えるパストタンジスタ回路を構成することを考
える。

【００１９】まず、技術文献３に示されているように、
シャノン展開ｆ(Ａ，Ｂ，Ｃ，…)＝Ａｆ(１，Ｂ，
Ｃ，…)+ＡＮｆ(０，Ｂ，Ｃ，…)を用いて、トップダウ
ンにBinary-Decision-Diagramを構成する(ＡＮはＡの否
定を意味する。図１４参照)。トップダウンにBinary-De
cision-Diagramを構成する理由は、もし真理値表を２分
木状に展開した後、縮約、共有化を行なうと、２分木の
大きさは２の入力変数乗に比例するため入力の数が増加
した際にコンピュータなどの限られた記憶資源の中での
処理が困難となるためである。ここで、図１４の説明を
行なうと、丸で囲まれたＡ、Ｂは入力を意味し(15)、四
角で囲まれた０と１(10と11)はそれぞれ２値のレベル０
と１を意味する。また四角で囲まれたＣは入力信号Ｃを
意味する。図１４において丸で囲まれた入力Ａ、Ｂの下
にある二つの線(点線と実線、16と17等)を枝と呼ぶこと
にする。二つの枝のうち、点線で示される枝は丸の中の
入力が０の時選ばれ、実線で示される枝は入力が１の時
選ばれるものである。

【００２０】次に、この二つの論理機能を表すBinary-D
ecision-Diagram(図１４(ａ)と(ｂ)の一部(等価な部分)
を共有化すると図１(ａ)のようになる(図１(ａ)の18が
共有化されている)。ここで、図１(ａ)で示されるBinar
y-Decision-Diagramについて、これが所望の論理機能を
表現していることを確認する。まずＯＵＴ１について考
える。上から下に見ていくと、入力Ａが０の時Ｂ、Ｃの
値にかかわらず、入力Ａの下の枝のうち、Ｅ１が選ばれ
ＯＵＴ１は０となる。また入力Ａが１で入力Ｂが０の時
Ｃの値にかかわらず、上から順にＥ２、Ｅ５と選ばれ、
ＯＵＴ１はやはり０となる。同様にして、入力Ａが１で
入力Ｂが１で入力Ｃが０の時には、上から順にＥ２、Ｅ
６と選ばれ、さらにＣが０であるからＯＵＴ１はやはり
０となる。同様に入力Ａが１で入力Ｂが１で入力Ｃが１
の時順にＥ２、Ｅ６と選ばれ、さらにＣが１であるから
ＯＵＴ１は１となる。これは論理機能として３入力のＡ
ＮＤであるＡ・Ｂ・Ｃを満たしていることがわかる。全
く同様にすれば、ＯＵＴ２も論理機能Ａ＋Ｂ・Ｃを満た
していることが容易に確認できる。次に、このDiagram
の０で選択される枝(点線)を、ゲートに入力の否定信号
を与えるNチャネルパストランジスタのソース・ドレイ
ン経路で置き換え、１で選択される枝(実線)を、ゲート
に入力の肯定信号を与えるNチャネルパストランジスタ
のソース・ドレイン経路で置き換えると図１(ｂ)のよう
になる。図(ｂ)においてＡＮ、ＢＮ、ＣＮはそれぞれ入
力Ａ、Ｂ、Ｃの否定信号を意味する。ここでこの図１
(ｂ)で示される回路の動作を考える。例えば、入力組
(Ａ、Ｂ、Ｃ)が(０、０、０)の時ＡＮ、ＢＮ、ＣＮが全
て１であるから、パストランジスタQ11、Q13、Q15がＯ
Ｎする。従って出力ＯＵＴ１、出力ＯＵＴ２は両方とも
接地されることになる。また、例えば入力組(Ａ、Ｂ、
Ｃ)が(０、１、１)である時ＡＮ、Ｂ、Ｃが１となり、
パストランジスタQ11、Q13、Q16がＯＮする。従って、
ＯＵＴ１は接地され、ＯＵＴ２は入力信号Ｃとなり１に
なる。ここで、いかなる入力組(Ａ、Ｂ、Ｃ)の時であっ
ても、出力ＯＵＴ１、ＯＵＴ２は電源(レベル１)と接地
(レベル０)との両方に接続されて、短絡することは決し
てない。その理由を以下に示す。図１(ｂ)の回路で出力
ＯＵＴ１とＯＵＴ２を出発点として、そこから下に見て
いく時、各節点で入力の肯定信号と否定信号とをゲート
に与えるパストランジスタが二つ接続されている(例え
ば、Ｎ１１の節点では入力Ａの否定信号ＡＮをゲートに
与えるパストランジスタQ11と入力Ａの肯定信号をゲー
トに与えるパストランジスタQ12が接続されている。Ｎ
１２ではQ15とQ16とが接続されている。)。ここで各入
力の値が０であるかまたは１であるかによって、各節点
で二つのパストランジスタのどちらか一方のみがＯＮす
る。従って、全ての入力組が与えられると出力に導通す
る経路は必ず一つとなり、各節点が電源(レベル１)と接
地(レベル０)との両方に接続されて、短絡するというこ
とは決してない。このようにして、所望の論理機能を実
現する回路となる。

【００２１】一方、上述した方法で論理回路を構成した
場合、その回路は、もしパストランジスタのしきい値が
電源電圧に対して十分に低く(理想的には０Ｖ)、また基
板バイアス効果も全くないような条件の下ではこの回路
で十分に動作させることができる。しかし、例えばしき
い値が電源電圧に対して比較的大きく、また基板バイア
ス効果が大きい条件においては、回路動作として見た時
必ずしも十分な性能を達成できない。以下、図６(ａ)、
(ｂ)を用いてこの問題を説明する。まず、図６(ａ)にお
いて経路１に沿ったパストランジスタの４つ(Q61、Q6
2、Q63、Q64)のゲート全て(G61、G62、G63、G64)に電源
電圧(Ｖ_DD)を与え、節点N60にＶ_DDに等しいレベルの入
力を与えたた場合について考える。この時はN61におい
てはパストランジスタを１段通過したことにより、信号
の電位がおよそトランジスタのしきい値だけ落ちる。さ
らに基板バイアス効果があるとN62、N63、N64、N67と信
号が伝達する段数が増加するに従い電位レベルが落ちて
しまう。また経路２に沿ったパストランジスタ３つ(Q6
5、Q66、Q67)のゲート全て(G65、G66、G67)に電源電圧
(Ｖ_DD)を与え、節点N64にＶ_DDに等しいレベルの入力を
与えた場合も同様で、やはり、N65、N66、N67と伝達す
る段数が増加するに従い電位レベルが落ちてしまう。ま
た、基板バイアス効果により入力から遠ざかるに従い、
パストランジスタのゲート・ソース間電圧が下がるため
に、基板バイアス効果がない場合に比較して電流が減少
する。図６(ｂ)はこのような電位レベルの劣化と電流供
給能力の不足に対する解決方法を示している。すなわ
ち、ある段数だけ信号を伝達させた後、一旦電圧、電流
を増幅してやることによって、この問題を解決できる。
例えばある条件の下で、電圧、電流の劣化を回復するた
めには少なくとも２段に一回増幅を行なうとすれば、図
６(ａ)の回路で経路１ではパストランジスタの直列接続
段数が４であり、経路２では直列接続段数が３であるか
ら、電圧、電流の増幅器(61、62、63)を、図６(ｂ)では
経路１に対しては経路３と経路４の間に、また経路２に
対しては、経路５と経路６の間に挿入してやることによ
り、この問題を解決できる。

【００２２】電源電圧がトランジスタのしきい値に対し
て高い場合、また基板バイアス効果が小さい場合には、
この増幅器の挿入を行なう直列接続段数は比較的大きく
することができる。一方、電源電圧がトランジスタのし
きい値に対してあまり高くない場合、もしくは基板バイ
アス効果が大きい場合には、増幅器の挿入を行なう直列
接続段数は大きくすることができない。このように、回
路動作を考えた場合、各種の条件によりパストランジス
タの直列接続段数は変化させた方が好ましく、こうする
ことにより増幅器の挿入によるオーバーヘッドを最小限
に留められる。論理回路を自動生成するようなシステム
においては、このような直列接続段数を可変として、こ
の値を外部より指定、もしくは各種条件によりシステム
内部で計算することができる機能を入れることにより、
より最適な回路を構成させることが可能となる(図７
(ａ)、(ｂ)参照)。

【００２３】電流供給能力が不足する問題は、上記の直
列接続段数が増加した時以外にも存在する(図８(ａ)、
(ｂ)参照)。図８(ａ)は、ある回路部分の出力(N81)が複
数の出力(ＯＵＴ１からＯＵＴｎ)として分岐する場合に
も、電流が分流し(i1〜in)、供給能力が不足することを
示している。図８(ｂ)は、この問題に対する解決方法を
示している。すなわち出力が分岐する以前に増幅器(82)
を挿入し、ここで電流供給能力を高めることでこの問題
に対処できる。

【００２４】ここで増幅器により電流増幅を行なう時、
どのような場合でも一定の電流増幅率を持った増幅器を
挿入すると、回路内部で分岐する量が様々であった時必
ずしも最適な回路構成と成りえない。図９(ａ)、(ｂ)、
(ｃ)はこのような場合に増幅器の電流増幅率を出力が分
岐する数に応じて変化させた(図９(ａ)、(ｂ)、(ｃ)で
は分岐数がそれぞれ１、２、ｎに変化させた)場合の１
例を示している。図９(ａ)、(ｂ)、(ｃ)においては出力
の分岐数に比例して、電流増幅器の増幅率(α)を変化さ
せた場合を示しているが、必ずしも分岐数に比例させる
必要はない。論理回路を自動生成するシステム内部に、
これらの分岐数と増幅率の関係を与えておけば、もしく
は各種条件からこれらの関係をシステム内部で計算可能
にすれば、様々な条件に対処できる。

【００２５】図１０(ａ)、(ｂ)、(ｃ)、(ｄ)は、本発明
で用いる電圧、電流の増幅器101、102、103、108につい
て示したものである。最も容易にはインバータを２段接
続した回路(図１０(ｂ)の102)を用いることができる
が、電圧、電流の増幅器としてはインバータ１段分の増
幅で十分であり、必ずしもインバータ２段分の増幅を行
う必要はないことが多い。しかしインバータを１段接続
した回路は出力の極性が反転して、所望の論理機能が得
られなくなってしまう。図１０(ｃ)はこのような問題を
解決する方法を示している。インバータ103は１段だけ
用い、その替わりに、このインバータ102の入力につな
がる全てのパストランジスタのソース・ドレインからの
入力信号104、105、106の極性をＣ、Ｄ、ＥからＣＮ、
ＤＮ、ＥＮへ反転させる。このようにすれば、出力に接
続される一つの経路が選択された時、その経路の末端
(パストランジスタのソースもしくはドレイン)からの入
力の極性反転と、インバータによる極性反転とが相殺す
るため、所望の論理機能を得ることができる。図１０
(ｄ)は図１０(ｃ)の回路で消費電力が問題となるような
場合に、これを解決する手段を示している。Ｎチャネル
パストランジスタだけを用いた場合、インバータ107へ
の入力点での電位は、少なくともトランジスタのしきい
値だけ電源電圧より下降している。したがってインバー
タ107を構成するＰチャネルトランジスタのゲートに電
源電圧からしきい値程度低いレベルの電圧がかかるた
め、わずかながら電流が流れ、これは例えば携帯用機器
応用のような低消費電力性が必要とされる場合問題とな
る。これに対する解決方法を図１０(ｄ)に示す。すなわ
ち、Ｐチャネルトランジスタ(図１０(ｄ)の108)のゲー
トにはインバータ107の出力ＯＵＴからのフィードバッ
ク信号を与え、出力ＯＵＴが低いレベルに落ちた時、こ
のＰチャネルトランジスタ108のソース・ドレイン経由
で電流を供給し増幅器入力部の電位を電源電圧まで引き
上げる。この時もインバータの入力につながる全てのパ
ストランジスタのソース・ドレイン入力の極性を反転さ
せるのは、図１０(ｃ)と同じである。

【００２６】以上の様に、本発明によるパストランジス
タ回路の構成方法を用いれば、大規模な任意の論理機能
に対し、パストランジスタを効率的に用い、しかも回路
的にも望ましい動作をする論理回路が構成できるため、
もはや論理機能ごとに新たにパストランジスタの接続を
考慮する必要がなくなる。さらに、過去にBinary-Decis
ion-Diagramを論理機能の表現、ＣＭＯＳ回路の論理合
成、論理検証等に用いたことがある場合、これらの設計
資産を利用してパストランジスタ回路を新たに構成する
ことが可能となる。

【００２７】

【実施例】図１(ａ)、(ｂ)は本発明の方法により論理回
路を構成した一実施例である。三つの異なる入力Ａ、
Ｂ、Ｃに対して、論理機能として出力１をＯＵＴ１＝Ａ
・Ｂ・Ｃとして与え、出力２をＯＵＴ２＝Ａ＋Ｂ・Ｃと
して与える場合のBinary-Decision-Diagramとパストラ
ンジスタ回路とを表している。これら二つの論理Ａ・Ｂ
・Ｃ、Ａ＋Ｂ・Ｃに対するBinary-Decision-Diagramを
図１(ａ)に示すが、これは、シャノン展開を用いて、ト
ップダウンに構成される。すなわち、図１４(ａ)、(ｂ)
に示すようにシャノン展開を行なった後、等価な論理を
共有化して構成される。図１(ａ)の回路では、図１(ｂ)
のDiagramのＥ１からＥ６で示される枝のうち、入力信
号が０のときに選ばれる枝(図中の点線)は入力の否定信
号をゲートに与えるＮチャネルのパストランジスタのソ
ース・ドレイン経路で置き換えており、入力信号が１の
ときに選ばれる枝(図中の実線)は入力の肯定信号をゲー
トに与えるＮチャネルのパストランジスタのソース・ド
レイン経路で置き換えている。

【００２８】以下、図１２に示した真理値表に従い、図
１(ａ)に示した回路が各入力組のときに所望の出力を生
成することを確認する。まず、入力組(Ａ、Ｂ、Ｃ)が
(０、０、０)のとき、パストランジスタQ11、Q13、Q15
がＯＮし、他のパストランジスタはＯＦＦする。従って
ＯＵＴ１、ＯＵＴ２とも接地レベルに落とされる。よっ
て(ＯＵＴ１、ＯＵＴ２)は(０、０)。次に、入力組
(Ａ、Ｂ、Ｃ)が(０、０、１)のとき、パストランジスタ
Q11、Q13、Q15がＯＮし、他のパストランジスタはＯＦ
Ｆする。従ってＯＵＴ１、ＯＵＴ２とも接地レベルに落
とされる。よって(ＯＵＴ１、ＯＵＴ２)は(０、０)。次
に、入力組(Ａ、Ｂ、Ｃ)が(０、１、０)のとき、パスト
ランジスタQ11、Q13、Q16がＯＮし、他のパストランジ
スタはＯＦＦする。従ってＯＵＴ１は接地レベルに落と
され、ＯＵＴ２は入力信号Ｃに接続される。よって(Ｏ
ＵＴ１、ＯＵＴ２)は(０、０)。次に、入力組(Ａ、Ｂ、
Ｃ)が(０、１、１)のとき、パストランジスタQ11、Q1
3、Q16がＯＮし、他のパストランジスタはＯＦＦする。
従ってＯＵＴ１は接地レベルに落とされ、ＯＵＴ２は入
力信号Ｃに接続される。よって(ＯＵＴ１、ＯＵＴ２)は
(０、１)。次に、入力組(Ａ、Ｂ、Ｃ)が(１、０、０)の
とき、パストランジスタQ12、Q14、Q15がＯＮし、他の
パストランジスタはＯＦＦする。従ってＯＵＴ１は接地
レベルに落とされ、ＯＵＴ２は電源に接続される。よっ
て(ＯＵＴ１、ＯＵＴ２)は(０、１)。次に、入力組
(Ａ、Ｂ、Ｃ)が(１、０、１)のとき、パストランジスタ
Q12、Q14、Q15がＯＮし、他のパストランジスタはＯＦ
Ｆする。従ってＯＵＴ１は接地レベルに落とされ、ＯＵ
Ｔ２は電源に接続される。よって(ＯＵＴ１、ＯＵＴ２)
は(０、１)。次に、入力組(Ａ、Ｂ、Ｃ)が(１、１、０)
のとき、パストランジスタQ12、Q14、Q16がＯＮし、他
のパストランジスタはＯＦＦする。従ってＯＵＴ１は入
力信号Ｃに接続され、ＯＵＴ２は電源に接続される。よ
って(ＯＵＴ１、ＯＵＴ２)は(０、１)。次に、入力組
(Ａ、Ｂ、Ｃ)が(１、１、１)のとき、パストランジスタ
Q12、Q14、Q16がＯＮし、他のパストランジスタはＯＦ
Ｆする。従ってＯＵＴ１は入力信号Cに接続され、ＯＵ
Ｔ２は電源に接続される。よって(ＯＵＴ１、ＯＵＴ２)
は(１、１)。以上の様に、真理値表に示した通りの動作
をすることが確認された。図２はやはり本発明を用いて
論理回路を構成した例である。図１(ｂ)で示した回路が
Ｎチャネルのパストランジスタのみを用いた構成である
のに対し、図２のこの回路はＰチャネルのパストランジ
スタのみを用いた構成となっている。パストランジスタ
のゲートに与える入力の極性が図１のときと反転してい
るが、基本的な動作原理は同様である。

【００２９】図３はこれに対し論理回路を、Ｎチャネル
パストランジスタとＰチャネルパストランジスタの両方
を用いるがトランジスタのゲートに与える信号として入
力の肯定信号だけを用いて構成した例である。

【００３０】また図４は、Ｎチャネルパストランジスタ
とＰチャネルパストランジスタの両方を用いるが、トラ
ンジスタのゲートに与える信号として入力の否定信号だ
けを用いて構成した例である。図３及び図４で示される
構成は入力の信号の極性がどちらか一方に決められてい
る時に有効である。

【００３１】図５はＮチャネルパストランジスタとＰチ
ャネルパストランジスタの両方を用い、入力信号の極性
も肯定信号と否定信号との両方を用いる構成である。一
般に電流の流れる経路が、Ｎチャネルパストランジスタ
のソース・ドレイン経路だけ、もしくはＰチャネルパス
トランジスタのソース・ドレイン経路だけでは、信号を
伝達するときの電位がおよそトランジスタのしきい値分
だけ降下するという問題がある。この回路はＮチャネル
パストランジスタとＰチャネルパストランジスタが必ず
対で用いられるため、信号伝達に際し電位の劣化がな
い。

【００３２】さらに、図６(ａ)、(ｂ)では、出力(OUT)
から入力(N60、N64等)、もしくは入力(N60、N64等)から
出力(OUT)に向かって、パストランジスタの直列接続段
数(経路１では段数は４、経路２では段数は３)がある一
定の段数を越えないように、電圧または電流の少なくと
も一方の増幅器(図６(ｂ)の61、62、63)を直列接続の回
路の内部に挿入されている。

【００３３】さらに、図７(ａ)、(ｂ)、(ｃ)では、増幅
器(71、72、73、74、75)を挿入するパストランジスタの
最大直列接続段数を電源電圧、電界効果型トランジスタ
のしきい値、電界効果型トランジスタの基板バイアス効
果等の条件に応じて可変設定されている。

【００３４】さらに、図８では、一部の回路が共有さ
れ、その出力が複数に分岐する時(図８(ａ)のN81)、こ
の回路の出力に、電流増幅器(82)が接続されている。

【００３５】さらに、図９では、電流増幅器(図９(ａ)
の92、図９(ｂ)の94、図９(ｃ)の96)の増幅率(α)を出
力の分岐する数(図９(ａ)のN91、図９(ｂ)のN93、図９
(ｃ)のN95での分岐数)に応じて設定されている。

【００３６】さらに、図１０では電圧および電流の増幅
器(図１０(ａ)の101)を、電界効果型トランジスタを用
いて構成されるインバータ(図１０(ｃ)の103)を用いて
構成し、その時その増幅器の入力につながる部分回路の
末端となる全てのソースまたはドレインへの入力信号の
極性を反転させている(図１０(ｃ)の104、105、106)。

【００３７】さらに図１０では、電圧および電流の増幅
器(図１０(ａ)の101)を、電界効果型トランジスタを用
いて構成されるインバータ(図１０(ｄ)の107)と、ゲー
ト端子、ドレイン端子、ソース端子がそれぞれこのイン
バータ(図１０(ｄ)の107)の出力、入力、第一動作電位
点に接続されるＰチャネル電界効果型トランジスタ(図
１０(ｄ)の108)とを用いて構成し、その時その増幅器の
入力につながる部分回路の末端となる全てのソースまた
はドレインへの入力信号の極性を反転させている(図１
０(ｄ)の109、1010、1011)。

【００３８】図１１は、論理機能として２ビット加算器
が与えられた場合に、本発明で示した方法を用いて、パ
ストランジスタ回路を構成した例である。この回路は二
つの２ビット入力((A1、A0)と(B1、B0))と下の桁からの
桁上げ信号Cを加算し、桁上げ出力(Cout)と２ビットの
和出力(Sum1、Sum0)を生成するための回路である。ここ
ではＮチャネルパストランジスタを用い、増幅器を挿入
する最大直列接続段数は２段とし、さらに出力が分岐す
るところにも増幅器の挿入を行うものとして、本発明に
より回路を構成した場合の実施例を示す。まず、図１の
実施例同様に、２ビット加算器の各出力を論理式で表し
た後、シャノン展開を用いてBinary-Decision-Diagram
を構成し、さらに等価な論理の共有化を行なうと、図１
１(ａ)のようになる。次に、これに対し本発明の方法を
用いてパストタンジスタ回路を構成すると、図１１(ｂ)
のようになる。この回路は、電源電圧やトランジスタの
しきい値や基板バイアス効果としてある条件を仮定し
て、回路内部に直列接続段数が２を越えないように非反
転増幅器(112、113、114、115、116)が挿入されてい
る。またこれらの非反転増幅器のうち、増幅器114と115
は同時に、節点(N112、N113)からの出力が分岐すること
による電流供給能力の不足も補っている。

【００３９】以下、図１３に示した真理値表に従い、図
１１(ｂ)に示した回路が幾つかの入力組のときに所望の
出力を生成することを確認する。入力組を(A1、B1、A
0、B0、C)として表し、出力組を(Cout、Sum1、Sum0)と
して表すものとする。まず初めに、入力組(A1、B1、A
0、B0、C)が(０、０、０、０、０)のときには、パスト
ランジスタQ111、Q113、Q115、Q117、Q119、Q1111、Q11
13、Q1115、Q1117、Q1119、Q1121、Q1123、Q1125、Q112
7、Q1129がＯＮし、他のパストランジスタはＯＦＦす
る。このとき、Cout、Sum1は接地され、Sum0はＣに接続
される。従って、出力組は(０、０、０)となる。次に、
入力組(A1、B1、A0、B0、C)が(０、０、１、０、１)の
ときには、パストランジスタQ111、Q113、Q115、Q117、
Q119、Q1111、Q1114、Q1116、Q1118、Q1119、Q1121、Q1
123、Q1125、Q1127、Q1129がＯＮし、他のパストランジ
スタはＯＦＦする。このとき、Coutは接地され、Sum1は
Ｃに接続され、Sum0はＣＮに接続される。従って出力組
は(０、１、０)となる。次に、入力組(A1、B1、A0、B
0、C)が(０、１、０、１、０)のときには、パストラン
ジスタQ111、Q113、Q116、Q118、Q1110、Q1112、Q111
3、Q1115、Q1117、Q1120、Q1122、Q1124、Q1126、Q112
8、Q1130がＯＮし、他のパストランジスタはＯＦＦす
る。このとき、CoutはＣに接続され、Sum1、Sum0はＣＮ
に接続される。従って出力組は(０、１、１)となる。次
に、入力組(A1、B1、A0、B0、C)が(０、１、１、１、
１)のときには、パストランジスタQ111、Q113、Q116、Q
118、Q1110、Q1112、Q1114、Q1116、Q1118、Q1120、Q11
22、Q1124、Q1126、Q1128、Q1130がＯＮし、他のパスト
ランジスタはＯＦＦする。このとき、Coutは電源に接続
され、Sum1は接地され、Sum0はＣに接続される。従って
出力組は(１、０、１)となる。次に、入力組(A1、B1、A
0、B0、C)が(１、０、１、０、０)のときには、パスト
ランジスタQ112、Q114、Q115、Q117、Q119、Q1111、Q11
14、Q1116、Q1118、Q1119、Q1121、Q1123、Q1125、Q112
7、Q1129がＯＮし、他のパストランジスタはＯＦＦす
る。このとき、CoutはＣに接続され、Sum1、Sum0はＣＮ
に接続される。従って出力組は(０、１、１)となる。次
に、入力組(A1、B1、A0、B0、C)が(１、１、０、０、
１)のときには、パストランジスタQ112、Q114、Q116、Q
118、Q1110、Q1112、Q1113、Q1115、Q1117、Q1119、Q11
21、Q1123、Q1125、Q1127、Q1129がＯＮし、他のパスト
ランジスタはＯＦＦする。このとき、Coutは電源に接続
され、Sum1は接地され、Sum0はＣに接続される。従って
出力組は(１、０、１)となる。次に、入力組(A1、B1、A
0、B0、C)が(１、１、１、１、０)のときには、パスト
ランジスタQ112、Q114、Q116、Q118、Q1110、Q1112、Q1
114、Q1116、Q1118、Q1120、Q1122、Q1124、Q1126、Q11
28、Q11230がＯＮし、他のパストランジスタはＯＦＦす
る。このとき、Cout、Sum1は電源に接続され、Sum0はＣ
に接続される。従って出力組は(１、１、０)となる。そ
の他の入力組の場合も、全く同様にして真理値表１３で
示した出力組を得られることが容易に確認できる。この
ようにして、図１１(ｂ)の回路は２ビット加算器の機能
を有することが確認される。

【００４０】

【発明の効果】大規模な任意の論理機能に対し、パスト
ランジスタをどのように接続するかを考慮する必要をな
くし、効率的にパストランジスタを用いた回路を論理機
能から自動に生成可能とする。また、パストランジスタ
の直列接続段数が増加することにより、電圧または電流
が劣化するといった問題を解決する。また、電源電圧、
電界効果型トランジスタのしきい値、電界効果型トラン
ジスタの基板バイアス効果等の条件を考慮したパストラ
ンジスタ回路の生成を可能にする。また、構成された回
路の一部を共有化したことにより、電流が分流し、電流
供給能力が不足するといった問題を解決する。また、回
路を共有する度合いに応じて必要となる電流供給能力が
変化するといった問題を解決する。また、電圧または電
流の増幅器と論理的に同等な回路を構成できるようにな
る。また、定常電流が流れないようにし、消費電力を小
さくすることが可能な電圧または電流の増幅器と論理的
に同等な回路を構成できるようになる。またコンパクト
な回路構成によって、高速、低消費電力、小面積を実現
できる。また過去にBinary-Decision-Diagramを利用し
たことがある場合に、これらの設計資産を用いてパスト
ランジスタ回路を容易に構成できる。

【図面の簡単な説明】

【図１】本発明により論理回路を構成した実施例１を示
す図である。

【図２】本発明により論理回路を構成した実施例２を示
す図である。

【図３】本発明により論理回路を構成した実施例３を示
す図である。

【図４】本発明により論理回路を構成した実施例４を示
す図である。

【図５】本発明により論理回路を構成した実施例５を示
す図である。

【図６】本発明で用いる増幅器の挿入箇所の説明図１を
示す図である。

【図７】本発明で用いる増幅器の挿入箇所の説明図２を
示す図である。

【図８】本発明で用いる増幅器の挿入箇所の説明図３を
示す図である。

【図９】本発明で用いる増幅器の増幅率の説明図を示す
図である。

【図１０】本発明で用いる増幅器の構成図を示す図であ
る。

【図１１】本発明により論理回路を構成した実施例６を
示す図である。

【図１２】本発明の実施例１、実施例２、実施例３、実
施例４、実施例５の機能を表す真理値表を示す図であ
る。

【図１３】本発明の実施例６の機能を表す真理値表を示
す図である。

【図１４】本発明の実施例によるシャノン展開を用いた
Binary-Decision-Diagramの構成方法を示す図である。

【符号の説明】

Q11、Q12、Q13、Q14、Q15、Q16、Q32、Q34、Q36、Q41、
Q43、Q45、Q510、Q520、Q530、Q540、Q550、Q560、Q6
1、Q62、Q63、Q65、Q66、Q67、Q64、Q111、Q112、Q11
3、Q114、Q115、Q116、Q117、Q118、Q119、Q1110、Q111
1、Q1112、Q1113、Q1114、Q1115、Q1116、Q1117、Q111
8、Q1119、Q1120、Q1121、Q1122、Q1123、Q1124、Q112
5、Q1126、Q1127、Q1128、Q1129、Q1130…Nチャネル電
界効果型トランジスタ、 Q21、Q22、Q23、Q24、Q25、Q26、Q31、Q33、Q35、Q42、
Q44、Q46、Q511、Q521、Q531、Q541、Q551、Q561、108
…Pチャネル電界効果型トランジスタ、 10、11…２値のレベル、 12…入力信号、 13、14…出力、 15、104、105、106、109、1010、1011…入力、 16、17…入力の信号の値０および１で選ばれる枝、 18、19…共有化された部分Binary-Decision-Diagramお
よび部分回路、 110、111…接地および電源、 N11、N12、N60、N61、N62、N63、N64、N65、N66、N67、
N71、N72、N73、N74、N75、N81、N91、N93、N95、N11
2、N113…回路内節点、 G61、G62、G63、G64、G65、G66、G67…トランジスタの
ゲート端子、 61、62、64、71、72、73、74、75、101、112、113、11
4、115、116…電圧、電流の増幅器、 82、92、94、96…電流の増幅器、 102…インバータ２段接続、 103、107…インバータ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】電界効果型トランジスタを備える論理回路
の構成方法であって、複数の出力間で共有可能な部分が存在する時、それらの
うち少なくとも一部を共有させた既約なBinary-Decisio
n-Diagramを構成し、上記Diagramの入力の値１で選択される枝を、Ｎチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の肯定信号を与え、上記Diagramの入力の値０で選択される枝を、Ｎチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の否定信号を与える
ことを特徴とする論理回路の構成方法。
【請求項２】電界効果型トランジスタを備える論理回路
の構成方法であって、複数の出力間で共有可能な部分が存在する時、それらの
うち少なくとも一部を共有させた既約なBinary-Decisio
n-Diagramを構成し、上記Diagramの入力の値１で選択される枝を、Ｐチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の否定信号を与え、上記Diagramの入力の値０で選択される枝を、Ｐチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の肯定信号を与える
ことを特徴とする論理回路の構成方法。
【請求項３】電界効果型トランジスタを備える論理回路
の構成方法であって、複数の出力間で共有可能な部分が存在する時、それらの
うち少なくとも一部を共有させた既約なBinary-Decisio
n-Diagramを構成し、上記Diagramの入力の値１で選択される枝を、Ｎチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の肯定信号を与え、上記Diagramの入力の値０で選択される枝を、Ｐチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の肯定信号を与える
ことを特徴とする論理回路の構成方法。
【請求項４】電界効果型トランジスタを備える論理回路
の構成方法であって、複数の出力間で共有可能な部分が存在する時、それらの
うち少なくとも一部を共有させた既約なBinary-Decisio
n-Diagramを構成し、上記Diagramの入力の値１で選択される枝を、Ｐチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の否定信号を与え、上記Diagramの入力の値０で選択される枝を、Ｎチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路で置き換え、該パストランジスタの
ゲート端子には上記Diagramの入力の否定信号を与える
ことを特徴とする論理回路の構成方法。
【請求項５】電界効果型トランジスタを備える論理回路
の構成方法であって、複数の出力間で共有可能な部分が存在する時、それらの
うち少なくとも一部を共有させた既約なBinary-Decisio
n-Diagramを構成し、上記Diagramの入力の値１で選択される枝を、Ｎチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路およびＰチャネル電界効果型トラン
ジスタによるパストランジスタのソース・ドレイン経路
で置き換え、これら二つのパストランジスタのゲート端
子には、それぞれ上記Diagramの入力の肯定信号、否定
信号を与え、上記Diagramの入力の値０で選択される枝を、Ｎチャネ
ル電界効果型トランジスタによるパストランジスタのソ
ース・ドレイン経路およびＰチャネル電界効果型トラン
ジスタによるパストランジスタのソース・ドレイン経路
で置き換え、該二つのパストランジスタのゲート端子に
は、それぞれ上記Diagramの入力の否定信号、肯定信号
を与えることを特徴とする論理回路の構成方法。
【請求項６】上記論理回路に対し、出力から入力、もし
くは入力から出力に向かって、パストランジスタの直列
接続段数がある一定の段数を越えないように、電圧また
は電流の少なくとも一方の増幅器を上記直列接続の回路
の内部に挿入することを特徴とする請求項１から請求項
５までのいずれかに記載の論理回路の構成方法。
【請求項７】上記増幅器を挿入するパストランジスタの
最大直列接続段数を電源電圧、電界効果型トランジスタ
のしきい値、電界効果型トランジスタの基板バイアス効
果等の条件に応じて可変とすることを特徴とする請求項
６に記載の論理回路の構成方法。
【請求項８】上記論理回路に対し、その一部の回路が共有され、その出力が複数に分岐する
時、この回路の出力に、電流増幅器を接続することを特
徴とする請求項１から請求項５までのいずれかに記載の
論理回路の構成方法。
【請求項９】上記電流増幅器の増幅率を出力の分岐する
数に応じて設定したことを特徴とする請求項８に記載の
論理回路の構成方法。
【請求項１０】上記電圧および電流の増幅器を、電界効
果型トランジスタを用いて構成されるインバータを用い
て構成し、その時その増幅器の入力につながる部分回路
の末端となる全てのソースまたはドレインへの入力信号
の極性を反転させることを特徴とする請求項６から請求
項９までのいずれかに記載の論理回路の構成方法。
【請求項１１】上記電圧および電流の増幅器を、電界効
果型トランジスタを用いて構成されるインバータとゲー
ト端子、ドレイン端子、ソース端子がそれぞれこのイン
バータの出力、入力、電源に接続されるＰチャネル電界
効果型トランジスタを用いて構成し、その時その増幅器
の入力につながる部分回路の末端となる全てのソースま
たはドレインへの入力信号の極性を反転させることを特
徴とする請求項６から請求項９までのいずれかに記載の
論理回路の構成方法。