CN115033203A - 全加器电路、芯片及计算装置 - Google Patents

Abstract

本公开实施例公开了一种全加器电路、芯片、计算装置，其中，该全加器电路包括：控制模块、和值运算模块和进位值运算模块；控制模块用于接收待进行全加运算的第一数值和第二数值，并生成控制信号；和值运算模块用于接收待进行全加运算的输入进位值，并根据控制信号，对输入进位值进行逻辑运算，得到第一数值和第二数值的和值的数位值；进位值运算模块用于接收输入进位值和输入数值，并根据控制信号，对输入进位值和输入数值进行逻辑运算，得到第一数值和第二数值的和值的进位值。本公开实施例实现了使全加器的电路结构模块化，可以使用较少的器件实现各模块的功能，有助于降低全加器电路的功耗、占用面积和信号传输延迟，提高全加器电路的性能。

Description

全加器电路、芯片及计算装置

技术领域

本公开涉及计算机技术领域，尤其是一种全加器电路、芯片及计算装置。

背景技术

全加器(full-adder)，是用门电路实现两个二进制数相加并求出和的组合电路，又称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

芯片设计中，尤其是数据处理芯片、计算类芯片等，通常使用全加器、半加器等传统加法器逻辑电路对二进制数进行运算。当计算两个多比特数相加时，通常可以使用多个加法器级联完成，组成加法器阵列或加法树。由于加法器在数字芯片设计中的广泛且大量的使用，加法器的性能，包括速度、功耗以及面积，对于数字芯片性能显得尤为重要。

发明内容

本公开的实施例提供了一种全加器电路、芯片及计算装置。

根据本公开实施例的一个方面，提供了一种全加器电路，该电路包括：控制模块、和值运算模块和进位值运算模块；控制模块用于接收待进行全加运算的第一数值和第二数值，并基于第一数值和第二数值，生成控制信号；和值运算模块用于接收待进行全加运算的输入进位值，并根据控制信号，对输入进位值进行逻辑运算，得到第一数值和第二数值的和值的数位值；进位值运算模块用于接收输入进位值和输入数值，并根据控制信号，对输入进位值和输入数值进行逻辑运算，得到第一数值和第二数值的和值的进位值，其中，输入数值包括第一数值和/或第二数值。

在一些实施例中，控制模块包括异或门和同或门；异或门用于对第一数值和第二数值进行异或运算，得到第一控制信号；同或门用于对第一数值和第二数值位进行同或运算，得到第二控制信号。

在一些实施例中，控制模块还包括第一摆幅扩展子单元和第二摆幅扩展子单元；第一摆幅扩展子单元与异或门的输出端连接，用于扩展第一控制信号的电平摆幅；第二摆幅扩展子单元与同或门的输出端连接，用于扩展第二控制信号的电平摆幅。

在一些实施例中，和值运算模块包括反相单元和第一选择单元，进位值运算模块包括第二选择单元，反相单元用于对输入进位值进行反相运算；第一选择单元用于根据控制信号，从输入进位值、反相单元输出的反相值中，选择数值作为和值的数位值；第二选择单元用于根据控制信号，从输入数值和输入进位值中，选择数值作为和值的进位值。

在一些实施例中，第一选择单元包括第一开关和第二开关，第二选择单元包括第三开关和第四开关，第一开关、第二开关、第三开关和第四开关的控制端用于接收控制信号；第一开关的输入端用于接收输入进位值，第一开关的输出端用于输出和值的数位值；第二开关与反相单元串联，用于控制输入进位值的反相值作为和值的数位值输出；第三开关的输入端用于接收输入进位值，第三开关的输出端用于输出和值的进位值；第四开关的输入端用于接收输入数值，第四开关的输出端用于输出和值的进位值。

在一些实施例中，第一开关、第二开关、第三开关和第四开关分别为传输门结构的开关。

在一些实施例中，反相单元包括第一反相器和第二反相器，第一反相器和第二反相器串联，且第一反相器和第二反相器的公共输出端与第二开关的输入端连接。

根据本公开实施例的另一个方面，提供了一种计算装置，该计算装置包括上述芯片。

本公开上述实施例提供的全加器电路、芯片及计算装置，通过设置控制模块、和值运算模块和进位值运算模块，由控制模块根据待进行全加运算的第一数值和第二数值，生成控制信号，由和值运算模块根据控制信号，对输入进位值进行逻辑运算，得到第一数值和第二数值的和值的数位值，由进位值运算模块根据控制信号，对输入进位值、第一数值和/或第二数值进行逻辑运算，得到第一数值和第二数值的和值的进位值，从而实现了使全加器的电路结构模块化，可以使用较少的器件实现各模块的功能，有助于降低全加器电路的功耗、占用面积和信号传输延迟，提高全加器电路的性能。

下面通过附图和实施例，对本公开的技术方案做进一步的详细描述。

附图说明

通过结合附图对本公开实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。在附图中，相同的参考标号通常代表相同部件或步骤。

图1是现有的28T全加器的示例性示意图。

图2是本公开一示例性实施例提供的全加器电路的结构示意图。

图3是本公开另一示例性实施例提供的全加器电路的结构示意图。

图4是本公开一示例性实施例提供的第一选择单元和第二选择单元的结构示意图。

图5是本公开另一示例性实施例提供的20T全加器电路的结构示意图。

具体实施方式

下面，将参考附图详细地描述根据本公开的示例实施例。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是本公开的全部实施例，应理解，本公开不受这里描述的示例实施例的限制。

应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

本领域技术人员可以理解，本公开实施例中的“第一”、“第二”等术语仅用于区别不同步骤、设备或模块等，既不代表任何特定技术含义，也不表示它们之间的必然逻辑顺序。

还应理解，在本公开实施例中，“多个”可以指两个或两个以上，“至少一个”可以指一个、两个或两个以上。

还应理解，对于本公开实施例中提及的任一部件、数据或结构，在没有明确限定或者在前后文给出相反启示的情况下，一般可以理解为一个或多个。

另外，本公开中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本公开中字符“/”，一般表示前后关联对象是一种“或”的关系。

还应理解，本公开对各个实施例的描述着重强调各个实施例之间的不同之处，其相同或相似之处可以相互参考，为了简洁，不再一一赘述。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

申请概述

芯片设计中，通常使用传统的逻辑全加器、半加器等加法器电路对二进制数进行计算。当计算两个多比特数相加时，通常使用多个传统加法器完成。如下表1所示，其为一位加法器电路的真值表，Ci-1代表前一位的进位输入，Ai和Bi代表需要相加的两个一位二进制数，Si代表输出的和，Ci代表计算后输出的进位，Ci可以作为下一个加法器电路的进位输入。

表1

图1为现有技术方案常用的典型全加器，一共28个MOS管，a和b为输入的两个一位二进制数，c为前级的输入进位值，Si为输出的求和结果，Ci为输出的进位值。逻辑功能同上述表1对应输入输出的逻辑功能。

图1所示的传统典型加法器，一共28个MOS管，其中14个PMOS管和14个NMOS管，结构比较复杂。传统典型加法器得到输出Si，最长路径受输入a、b、c共同影响，经过N1、N2、N3、N4、N5，共计5级MOS管延迟；若要得到Ci进位输出，最长路径受输入a、b、c共同影响，经过P1、P2、P3，共计3级MOS管延迟。所以现有技术方案的电路结构和逻辑复杂，Si和Ci的延时较长，性能不高。同时，由于MOS管比较多，动态翻转的MOS管也比较多，所以现有技术方案的动态功耗和面积都比较大。

示例性结构

图2是本公开一示例性实施例提供的全加器电路的结构示意图。该电路包含的各个组成部分通常集成在一个芯片中，但也可以设置到分立元件中，这些分立元件之间建立数据通信的链路。

基于上述表1所示的逻辑真值表，可以得到本实施例提供的全加器电路，该全加器电路通常包含于对多比特数据进行全加运算的多比特数据全加电路中，即多比特数据全加电路包括N个全加器电路，每个全加器电路分别用于计算相对应的两个单比特数值的和值。

如图2所示，该全加器电路包括：控制模块201、和值运算模块202和进位值运算模块203；

控制模块201用于接收待进行全加运算的第一数值和第二数值，并基于第一数值和第二数值，生成控制信号。

其中，上述第一数值和第二数值均为单比特二进制数。如上述表1所示，第一数值即Ai，第二数值即Bi。控制信号可以是由控制模块对第一数值Ai、第二数值Bi按照预设的运算方式进行运算后得到的信号。例如，控制模块201可以包括异或门，控制信号即异或门输出的信号。

和值运算模块202用于接收待进行全加运算的输入进位值，并根据控制信号，对输入进位值进行逻辑运算，得到第一数值和第二数值的和值的数位值。如上述表1所示，Ci-1为输入进位值，即多比特数据进行全加运算时，从第i-1位数值向第i位数值进位的进位数值。Si为第一数值Ai和第二数值Bi的和值的数位值。

进位值运算模块203用于接收输入进位值和输入数值，并根据控制信号，对输入进位值和输入数值进行逻辑运算，得到第一数值和第二数值的和值的进位值。其中，如上述表1所示，输入数值包括第一数值Ai和/或第二数值Bi。

作为示例，控制模块可以包括异或门，控制信号即异或门输出的信号，即Ai＝0，Bi＝0，或Ai＝1，Bi＝1时，控制信号H＝0；Ai＝0，Bi＝1，或Ai＝1，Bi＝0时，H＝1。

结合上述表1所示的真值表，得到如下逻辑规则：

当Ai＝Bi时，H＝0，Si＝Ci-1，Ci＝Ai或Bi；

当Ai≠Bi时，H＝1，Si＝Ci-1B(即Ci-1的反相值)，Ci＝Ci-1。

因此，可以在和值运算模块202中设置开关电路，当H＝0时，使Si与Ci-1导通；还可以在和值运算模块202中设置反相器，当H＝1时，使Ci-1反相，得到Ci-1B，并使Ci-1B与Si导通。

可以在进位值运算模块203中设置开关电路，当H＝0时，使Ci与Ai和/或Bi导通，当H＝1时，使Ci与Ci-1导通。

本公开的上述实施例提供的电路，通过设置控制模块、和值运算模块和进位值运算模块，由控制模块根据待进行全加运算的第一数值和第二数值，生成控制信号，由和值运算模块根据控制信号，对输入进位值进行逻辑运算，得到第一数值和第二数值的和值的数位值，由进位值运算模块根据控制信号，对输入进位值、第一数值和/或第二数值进行逻辑运算，得到第一数值和第二数值的和值的进位值，从而实现了使全加器的电路结构模块化，可以使用较少的器件实现各模块的功能，有助于降低全加器电路的功耗、占用面积和信号传输延迟，提高全加器电路的性能。

在一些可选的实现方式中，控制模块201包括异或门2011和同或门2012。异或门2011用于对第一数值和第二数值进行异或运算，得到第一控制信号。同或门2012用于对第一数值和第二数值进行同或运算，得到第二控制信号。

第一控制信号和第二控制信号可以同时作为和值运算模块202和进位值运算模块203的控制信号。

如图3所示，控制模块201包括的异或门2011和同或门2012分别输出HB(即H的反相值)和H，HB和H即第一控制信号和第二控制信号，同时作为和值运算模块202和进位值运算模块203的控制信号。

如图5所示，其示出了一个基于MOS管组合逻辑电路实现的全加器电路，其包括20个MOS管，因此，又可以称为20T加法器电路。图中的P1、P2、N1、N2组成异或门，P3、P4、N3、N4组成同或门，输出的第一控制信号和第二控制信号分别表示为HB和H。

本实施例通过在控制模块中设置异或门和同或门，实现了由互为反相值的第一控制信号和第二控制信号控制和值运算模块和进位值运算模块，提高了电路逻辑运算过程的稳定性，有助于提高加法运算的准确性。

在一些可选的实现方式中，控制模块还包括第一摆幅扩展子单元和第二摆幅扩展子单元。

第一摆幅扩展子单元与异或门的输出端连接，用于扩展第一控制信号的电平摆幅。第二摆幅扩展子单元与同或门的输出端连接，用于扩展第二控制信号的电平摆幅。

全摆幅电路是指输入信号和输出信号的最高电压可以达到满幅的电源电压，最低电压可以达到满幅的地电压。本实施例设置第一摆幅扩展子单元和第二摆幅扩展子单元的目的是降低第一控制信号和第二控制信号分别对应的电平的阈值损失，从而达到全摆幅电路的效果。通常，第一摆幅扩展子单元和第二摆幅扩展子单元可以通过各种方式实现，例如由MOS管、三极管等元件实现降低阈值损失的目的。

如图5所示，其包括的N5和P5分别为第一摆幅扩展子单元和第二摆幅扩展子单元。N5和P5分别为NMOS管和PMOS管，两者的输入端各自接对方的输出端，即实现了互补的效果。

从图5中可以看出，当Ai≠Bi时，HB＝1，H＝0，N5和P5均截止，HB信号通过P1或P2置为高电平(接近VDD)，H信号通过N3或N4置为低电平(接近VSS)，H和HB的阈值损失很小；

当Ai和Bi相同时，HB＝0，H＝1，N5导通，HB接VSS，输出低电平，同时P5也导通，H接VDD，输出高电平。因此，H和HB的电平分别接近VDD和VSS，降低了H和HB的阈值损失。

本实施例通过在控制模块中设置第一摆幅扩展子单元和第二摆幅扩展子单元，可以有效提高第一控制信号和第二控制信号对应的电平摆幅，降低阈值损失，使第一控制信号和第二控制信号的电平更稳定，为控制和值运算模块和进位值运算模块提供稳定的控制信号，从而进一步提高全加器电路的稳定性，也即进一步提高加法运算的准确性。

在一些可选的实现方式中，如图3所示，和值运算模块202包括反相单元2021和第一选择单元2022，进位值运算模块203包括第二选择单元2031，反相单元2021用于对输入进位值进行反相运算。可选的，反相单元可以由非门电路构成。

第一选择单元2022用于根据控制信号，从输入进位值、反相单元2021输出的反相值中，选择数值作为和值的数位值。第二选择单元2031用于根据控制信号，从输入数值和输入进位值中，选择数值作为和值的进位值。

如图3所示，反相单元2021接收输入进位值Ci-1，输出Ci-1B(即Ci-1的反相值)，第一选择单元2022和第二选择单元2031可以由模拟单刀双掷开关的电路构成，第一选择单元2022接收输入的Ci-1、Ci-1B，第二选择单元2031接收输入的Ai/Bi(即输入数值，Ai、Bi均可)、Ci-1。控制模块输出201第一控制信号HB和第二控制信号H，第一选择单元2022和第二选择单元2031根据H、HB选择输出Ci-1或Ci-1B作为Si，以及选择输出Ai/Bi或Ci-1作为Ci。

具体的逻辑运算流程为：

当Ai＝0，Bi＝0，或Ai＝1，Bi＝1时，H＝1，HB＝0，Si＝Ci-1，Ci＝Ai/Bi；

当Ai＝0，Bi＝1，或Ai＝1，Bi＝0时，H＝0，HB＝1，Si＝Ci-1B，Ci＝Ci-1。

结合上述表1可知，该逻辑运算流程符合表1所示的逻辑真值表。

本实施例通过在和值运算模块中设置反相单元和第一选择单元，在进位值运算模块中设置第二选择单元，实现了基于较简单的电路实现全加运算的和值的数位值和进位值的输出，以更简单的电路实现全加器，提高了全加器电路的制造效率以及二进制数的计算效率。

在一些可选的实现方式中，如图4所示，第一选择单元2022包括第一开关20221和第二开关20222，第二选择单元2031包括第三开关20311和第四开关20312，第一开关20221、第二开关20222、第三开关20311和第四开关20312的控制端用于接收控制信号；

第一开关20221的输入端用于接收输入进位值Ci-1，第一开关20221的输出端用于输出和值的数位值Si；第二开关20222与反相单元2021串联，用于控制输入进位值的反相值Ci-1B作为和值的数位值Si输出。

第三开关20311的输入端用于接收输入进位值Ci-1，第三开关20311的输出端用于输出和值的进位值Ci；第四开关20312的输入端用于接收输入数值Ai/Bi，第四开关20312的输出端用于输出和值的进位值Ci。

可选的，第一开关、第二开关、第三开关、第四开关均可以为单输入单输出开关，由控制模块输出的控制信号控制断开或闭合。

如图4所示，若输入模块包括异或门和同或门，控制信号H和HB控制各个开关的状态，则具体的逻辑运算流程为：

当Ai＝0，Bi＝0，或Ai＝1，Bi＝1时，H＝1，HB＝0，此时，第一开关20221和第四开关20312导通，第二开关20222和第三开关20311截止，Si＝Ci-1，Ci＝Ai/Bi；

当An＝0，Bn＝1，或An＝1，Bn＝0时，H＝0，HB＝1，此时，第一开关20221和第四开关20312截止，第二开关20222和第三开关20311导通，Si＝Ci-1B，Ci＝Ci-1。

该逻辑运算流程符合表1所示的逻辑真值表。

本实施例通过在第一选择单元中设置第一开关和第二开关，在第二选择单元中设置第三开关和第四开关，由控制信号控制各个开关的状态，从而实现了通过简单的开关电路即可精确地输出第一数值和第二数值的和值的数位值和进位值，从而有助于降低电路的制造难度，提高了全加器电路的制造效率和设计灵活性。

在一些可选的实现方式中，第一开关、第二开关、第三开关和第四开关分别为传输门结构的开关。如图5所示，其包括的P6和N6组成传输门结构的第一开关，P9和N10组成传输门结构的第二开关，P7和N7组成传输门结构的第三开关，P8和N8组成传输门结构的第四开关。由于传输门结构的开关包含两个控制端，因此，本实施例可以结合上述可选实施例中的第一控制信号和第二控制信号，由第一控制信号和第二控制信号控制各开关的状态。

如图5所示，当Ai＝Bi时，H＝1，HB＝0，第一开关和第四开关均导通，此时Si＝Ci-1，Ci＝An/Bn；当Ai≠Bi时，H＝0，HB＝1，第一开关和第四开关均截止，此时Si和Ci需要由第二开关和第三开关传输。

需要说明的是，图5所示的由MOS管传输门结构仅仅是一个示例，实际应用中，还可以由其他方式构成的传输门构建第一开关、第二开关、第三开关和第四开关。

本实施例通过将第一开关、第二开关、第三开关和第四开关设置为传输门结构，可以有效地利用传输门具有很低的导通电阻和很高的截止电阻，以及输出数据的电平接近全摆幅的特点，从而提高了全加器电路的稳定性，也即进一步提高加法运算的准确性。

在一些可选的实现方式中，反相单元包括第一反相器和第二反相器，第一反相器和第二反相器串联，且第一反相器和第二反相器的公共输出端与第二开关的输入端连接。

其中，第一反相器、第二反相器可以由各种元件构成，例如MOS管、三极管等。

如图5所示，其中的P10和N9分别为第一反相器和第二反相器，P10和N9串联，P9和N10组成第二开关。本实施例可以结合上述可选实施例中的第一控制信号和第二控制信号，由第一控制信号和第二控制信号控制各开关的状态。

当Ai≠Bi时，H＝0，HB＝1，P9和N10(第二开关)均导通，N7和P7(第三开关)均导通此时Si＝Ci-1B，Ci＝Ci-1；

当Ai＝Bi时，H＝1，HB＝0，P9和N10均截止，此时Si和Ci由上述第一开关(P6和N6)和第四开关(P8和N8)传输。

图5所示的20T全加器电路，相比于目前常用的28T加法器，在对单比特数据进行全加运算时只需要20个MOS管，而现有技术在对单比特数据进行全加运算时需要28个MOS管，因此，图5所示的电路在功耗、面积方面相比现有技术大大减小了。图5所示的20T全加器电路的数位值Si传输最长路径受输入Ai、Bi、Ci-1共同影响，经过P1、N9、N10或N3、P9、P10共计3级MOS管延迟，比如图1所示的传统典型加法器少2级延迟；输出进位值Ci的传输最长路径受输入A、B、Ci-1共同影响，经过P1、N7或N3、P7共计2级MOS管延迟，比现有传统典型加法器少1级延迟，因此，图5所示的20T全加器的信号传输延迟大大减小，计算速度大大提高。

本实施例通过设置串联的第一反相器和第二反相器，可以实现通过器件间更简单的连接和更紧凑的排布，得到稳定的输入进位值的反相值的输出，有助于简化电路的走线复杂度，从而进一步减小全加器电路的占用面积，并提高全加器电路的稳定性。

本公开的实施例还提供了一种芯片，芯片上集成了全加器电路，全加器电路的技术细节如图2-图5和相关描述所示，此处不再展开描述。

本公开的实施例还提供了一种计算装置，该计算装置包括上述实施例描述的芯片。此外，该计算装置还可以包括输入装置、输出装置以及必要的存储器等。其中，输入装置可以包括诸如鼠标、键盘、触控屏、通信网络连接器等，用于输入待进行全加运算的第一数值和第二数值。输出装置可以包括诸如显示器、打印机、以及通信网络及其所连接的远程输出设备等等，用于输出第一数值和第二数值的和值。存储器用于存储上述输入装置输入的数据，以及全加器电路运行过程中产生的数据。存储器可以包括易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。

以上结合具体实施例描述了本公开的基本原理，但是，需要指出的是，在本公开中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本公开的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本公开为必须采用上述具体的细节来实现。

本说明书中各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似的部分相互参见即可。

本公开中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。这里所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。这里所使用的词汇“诸如”指词组“诸如但不限于”，且可与其互换使用。

可能以许多方式来实现本公开的电路。例如，可通过软件、硬件、固件或者软件、硬件、固件的任何组合来实现本公开的电路。用于电路中的方法的步骤的上述顺序仅是为了进行说明，本公开的方法的步骤不限于以上具体描述的顺序，除非以其它方式特别说明。此外，在一些实施例中，还可将本公开实施为记录在记录介质中的程序，这些程序包括用于实现根据本公开的电路的功能的机器可读指令。因而，本公开还覆盖存储用于执行根据本公开的电路的功能的程序的记录介质。

还需要指出的是，在本公开的电路中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本公开的等效方案。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本公开。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本公开的范围。因此，本公开不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本公开的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims (9)

1.一种全加器电路，包括：控制模块、和值运算模块和进位值运算模块；

所述控制模块用于接收待进行全加运算的第一数值和第二数值，并基于所述第一数值和所述第二数值，生成控制信号；

所述和值运算模块用于接收待进行全加运算的输入进位值，并根据所述控制信号，对所述输入进位值进行逻辑运算，得到所述第一数值和所述第二数值的和值的数位值；

所述进位值运算模块用于接收所述输入进位值和输入数值，并根据所述控制信号，对所述输入进位值和所述输入数值进行逻辑运算，得到所述第一数值和所述第二数值的和值的进位值，其中，所述输入数值包括所述第一数值和/或所述第二数值。

2.根据权利要求1所述的电路，其中，所述控制模块包括异或门和同或门；

所述异或门用于对所述第一数值和所述第二数值进行异或运算，得到第一控制信号；

所述同或门用于对所述第一数值和所述第二数值进行同或运算，得到第二控制信号。

3.根据权利要求2所述的电路，其中，所述控制模块还包括第一摆幅扩展子单元和第二摆幅扩展子单元；

所述第一摆幅扩展子单元与所述异或门的输出端连接，用于扩展所述第一控制信号的电平摆幅；

所述第二摆幅扩展子单元与所述同或门的输出端连接，用于扩展所述第二控制信号的电平摆幅。

4.根据权利要求1-3任一项所述的电路，其中，所述和值运算模块包括反相单元和第一选择单元，所述进位值运算模块包括第二选择单元，所述反相单元用于对所述输入进位值进行反相运算；

所述第一选择单元用于根据所述控制信号，从所述输入进位值、所述反相单元输出的反相值中，选择数值作为所述和值的数位值；

所述第二选择单元用于根据所述控制信号，从所述输入数值和所述输入进位值中，选择数值作为所述和值的进位值。

5.根据权利要求4所述的电路，其中，所述第一选择单元包括第一开关和第二开关，所述第二选择单元包括第三开关和第四开关，所述第一开关、第二开关、第三开关和第四开关的控制端用于接收所述控制信号；

所述第一开关的输入端用于接收所述输入进位值，所述第一开关的输出端用于输出所述和值的数位值；所述第二开关与所述反相单元串联，用于控制所述输入进位值的反相值作为所述和值的数位值输出；

所述第三开关的输入端用于接收所述输入进位值，所述第三开关的输出端用于输出所述和值的进位值；所述第四开关的输入端用于接收所述输入数值，所述第四开关的输出端用于输出所述和值的进位值。

6.根据权利要求5所述的电路，其中，所述第一开关、所述第二开关、所述第三开关和所述第四开关分别为传输门结构的开关。

7.根据权利要求5所述的电路，其中，所述反相单元包括第一反相器和第二反相器，所述第一反相器和所述第二反相器串联，且所述第一反相器和第二反相器的公共输出端与所述第二开关的输入端连接。

8.一种芯片，其特征在于，包括根据权利要求1-7任一项所述的全加器电路。

9.一种计算装置，其特征在于，包括根据权利要求8所述的芯片。

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