CN116243885A - 一种全加器电路及多位全加器 - Google Patents

Abstract

本说明书公开了一种全加器电路及多位全加器，可以通过将各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。

Description

一种全加器电路及多位全加器

技术领域

本说明书涉及集成电路技术领域，尤其涉及一种全加器电路及多位全加器。

背景技术

随着集成电路技术的飞速发展，后摩尔时代半导体器件的物理尺寸微缩已经达到极限，从而导致数字集成电路的发展受到了极大的限制，所以，如何优化电路结构，提升数字集成电路的集成度就显得尤为重要。

而全加器是数字逻辑运算的基本单元之一，在数字集成电路系统中有着广泛的应用，目前，全加器内部的晶体管电路设计所使用的晶体管的数量较多，例如：40管互补全加器、28管资源复用全加器和24管镜像复用全加器，这些晶体管在导致集成电路的集成度较低的同时，还会导致全加器存在功耗大、数据处理延时长等缺点。

因此，如何对全加器的电路进行优化，则是一个亟待解决的问题。

发明内容

本说明书提供一种全加器电路及多位全加器，以部分的解决现有技术存在的上述问题。

本说明书采用下述技术方案：

本说明书提供了一种全加器电路，所述全加器电路包括：异或电路、同或电路、求和电路、进位电路，所述异或电路和所述同或电路均由至少三个场效应晶体管以及至少一个电阻组成，所述求和电路由至少两个场效应晶体管组成，所述进位电路由至少两个场效应晶体管和至少一个反相器组成，所述异或电路的输出端口与所述求和电路的第一输入端口以及所述进位电路的第一输入端口相连，所述同或电路的输出端口与所述求和电路的第二输入端口以及所述进位电路的第二输入端口相连。

可选地，组成所述异或电路或所述同或电路的各场效应晶体管的类型包括：PMOS晶体管、NMOS晶体管。

可选地，所述异或电路用于接收第一输入信号和第二输入信号，根据第一输入信号生成第一输出信号，并将所述第一输出信号传输给所述求和电路以及所述进位电路，其中，所述第一输入信号用于表征加数、所述第二输入信号用于表征被加数、所述第一输出信号用于表征所述加数和所述被加数的异或运算结果；

所述同或电路用于接收所述第一输入信号和所述第二输入信号，根据第一输入信号生成第二输出信号，并将所述第二输出信号传输给所述求和电路以及所述进位电路，其中，所述第二输出信号用于表征所述加数和所述被加数的同或运算结果；

所述求和电路用于接收所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，根据所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，生成第三输出信号，其中，所述第一前级进位信号为前级全加器输出的用于表征存在进位的信号，所述第二前级进位信号为前级全加器输出的用于表征存在进位的逻辑非的信号，所述第三输出信号用于表征所述加数和所述被加数的本位和；

所述进位电路用于接收所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，根据所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，生成第四输出信号，并将所述第四输出信号传输给后级全加器，其中，所述第四输出信号用于表征所述加数和所述被加数的进位。

可选地，所述异或电路包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及下拉电阻组成；

所述第一PMOS晶体管的栅极用于接收所述第一输入信号，所述第一PMOS晶体管的源极用于接收第二输入信号，所述第一PMOS晶体管的漏极用于与所述异或电路的输出端口连接，以输出第一输出信号；

所述第二PMOS晶体管的栅极用于接收所述第二输入信号，所述第二PMOS晶体管的源极用于连接电源，所述第二PMOS晶体管的漏极用于与所述第一NMOS晶体管的漏极相连；

所述第一NMOS晶体管的栅极用于接收第一输入信号，所述第一NMOS晶体管的源极用于与所述异或电路的输出端口连接，以输出第一输出信号；

所述异或电路的输出端口和所述第一PMOS晶体管的漏极之间，以及，所述异或电路的输出端口通过所述下拉电阻接地。

可选地，所述同或电路包括：第二NMOS晶体管、第三NMOS晶体管、第三PMOS晶体管以及上拉电阻组成；

所述第二NMOS晶体管的栅极用于接收所述第一输入信号，所述第二NMOS晶体管的源极用于接收第二输入信号，所述第二NMOS晶体管的漏极用于与所述同或电路的输出端口连接，以输出第二输出信号；

所述第三NMOS晶体管的栅极用于接收所述第二输入信号，所述第三NMOS晶体管的源极用于接地，所述第三NMOS晶体管的漏极用于与所述第三PMOS晶体管的漏极相连；

所述第三PMOS晶体管的栅极用于接收第一输入信号，所述第三PMOS晶体管的源极用于与所述同或电路的输出端口连接，以输出第二输出信号；

所述同或电路的输出端口和所述第二NMOS晶体管的漏极之间，以及，所述异或电路的输出端口通过所述上拉电阻与电源连接。

可选地，所述求和电路包括：第四PMOS晶体管、第五PMOS晶体管组成；

所述第四PMOS晶体管的栅极用于接收所述第一输出信号，所述第四PMOS晶体管的源极用于接收第一前级进位信号，所述第四PMOS晶体管的漏极用于与所述求和电路的输出端口相连，以输出第三输出信号；

所述第五PMOS晶体管的栅极用于接收所述第二输出信号，所述第五PMOS晶体管的源极用于接收第二前级进位信号，所述第五PMOS晶体管的漏极用于与所述求和电路的输出端口相连，以输出第三输出信号。

可选地，所述进位电路包括：第六PMOS晶体管、第七PMOS晶体管、反相器组成；

所述第六PMOS晶体管的栅极用于接收所述第一输出信号，所述第六PMOS晶体管的源极用于接收第二输入信号，所述第六PMOS晶体管的漏极用于与所述进位电路的输出端口相连，以输出第四输出信号；

所述第七PMOS晶体管的栅极用于接收所述第二输出信号，所述第七PMOS晶体管的源极用于接收第一前级进位信号，所述第七PMOS晶体管的漏极用于与所述进位电路的输出端口相连，以输出第四输出信号；

所述反相器用于获取所述第四输出信号，并对所述第四输出信号的相位进行调整，得到第五输出信号，所述第五输出信号用于表征所述第四输出信号所表征的进位的逻辑非。

可选地，所述反相器包括：第八PMOS晶体管、第四NMOS晶体管组成；

所述第八PMOS晶体管的栅极用于接收所述第四输出信号，所述第八PMOS晶体管的源极用于连接电源，所述第八PMOS晶体管的漏极用于与所述反相器的输出端口相连，以输出第五输出信号；

所述第四NMOS晶体管的栅极用于接收所述第四输出信号，所述第四NMOS晶体管的源极用于接地，所述第四NMOS晶体管的漏极用于与所述反相器的输出端口相连，以输出第五输出信号。

可选地，所述第八PMOS晶体管的宽长比为所述第四NMOS晶体管的宽长比的1.8~2.4倍。

可选地，所述反相器为强驱动CMOS反相器。

本说明书提供了一种多位全加器，所述多位全加器由若干个上述全加器电路级联组成，针对所述多位全加器中包含的每个全加器电路，该全加器电路中包含的进位电路的输出端口与该全加器的后级全加器电路中包含的求和电路的第三输入端口和第四输入端口连接，该全加器电路中包含的进位电路输出的第四输出信号和第五输出信号，作为该全加器的后级全加器电路中包含的求和电路的输入。

可选地，针对所述多位全加器中包含的第一个全加器电路，该全加器电路中包含的进位电路中的用于接收第一前级进位信号的第三输入端口，以及，求和电路中的用于接收第一前级进位信号的第三输入端口和用于接收第二前级进位信号的第四输入端口均接地。

本说明书采用的上述至少一个技术方案能够达到以下有益效果：

在本说明书提供的全加器电路包括：异或电路、同或电路、求和电路、进位电路，其中，异或电路和同或电路均由至少三个场效应晶体管以及至少一个电阻组成，求和电路由至少两个场效应晶体管组成，进位电路由至少两个场效应晶体管和至少一个反相器组成，异或电路的输出端口与求和电路的第一输入端口以及进位电路的第一输入端口相连，同或电路的输出端口与求和电路的第二输入端口以及进位电路的第二输入端口相连。

从上述方法中可以看出，可以通过将各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。

附图说明

此处所说明的附图用来提供对本说明书的进一步理解，构成本说明书的一部分，本说明书的示意性实施例及其说明用于解释本说明书，并不构成对本说明书的不当限定。在附图中：

图1为本说明书中提供的一种全加器电路的示意图；

图2为本说明书中提供的异或电路的示意图；

图3为本说明书中提供的异或电路的真值表的示意图；

图4为本说明书中提供的同或电路的示意图；

图5为本说明书中提供的同或电路的真值表的示意图；

图6为本说明书中提供的求和电路的示意图；

图7为本说明书中提供的求和电路的真值表的示意图；

图8为本说明书中提供的进位电路的示意图；

图9为本说明书中提供的进位电路的真值表的示意图；

图10为本说明书中提供的反相器的示意图；

图11为本说明书还提供的全加器电路中包含的各电路的示意图；

图12为本说明书中提供的多位全加器的示意图。

具体实施方式

为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。

目前，由于全加器内部的晶体管电路设计所使用的晶体管的数量较多，例如：40管互补全加器、28管资源复用全加器和24管镜像复用全加器，导致全加器电路的集成度较低的同时，还会导致全加器电路存在功耗大、数据处理延时长等问题。

基于此，本说明书提供了一种全加器电路，该全加器电路包括：异或电路、同或电路、求和电路、进位电路。

以下结合附图，详细说明本说明书各实施例提供的技术方案。

图1为本说明书中提供的一种全加器电路的示意图。

结合图1可以看出，异或电路和同或电路均可以由至少三个场效应晶体管以及至少一个电阻组成，求和电路可以由至少两个场效应晶体管组成，进位电路可以由至少两个场效应晶体管和至少一个反相器组成，异或电路的输出端口与求和电路的第一输入端口以及进位电路的第一输入端口相连，同或电路的输出端口与求和电路的第二输入端口以及进位电路的第二输入端口相连。

其中，异或电路用于接收第一输入信号和第二输入信号，根据第一输入信号生成第一输出信号，并将第一输出信号传输给求和电路以及进位电路，其中，第一输入信号用于表征加数、第二输入信号用于表征被加数、第一输出信号用于表征加数和被加数的异或运算结果。

同或电路用于接收第一输入信号和第二输入信号，根据第一输入信号生成第二输出信号，并将第二输出信号传输给求和电路以及进位电路，其中，第二输出信号用于表征加数和被加数的同或运算结果。

求和电路用于接收第一输出信号、第二输出信号、第一前级进位信号以及第二前级进位信号，根据第一输出信号、第二输出信号、第一前级进位信号以及第二前级进位信号，生成第三输出信号，其中，第一前级进位信号为前级全加器输出的用于表征存在进位的信号，第二前级进位信号为前级全加器输出的用于表征存在进位的逻辑非的信号，第三输出信号用于表征加数和被加数的本位和。

进位电路用于接收第二输入信号、第一输出信号、第二输出信号以及第一前级进位信号，根据第二输入信号、第一输出信号、第二输出信号以及第一前级进位信号，生成第四输出信号，并将第四输出信号传输给后级全加器，其中，第四输出信号用于表征加数和被加数的进位。

具体地，异或电路包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第一电阻组成，如图2所示。

图2为本说明书中提供的异或电路的示意图。

结合图2可以看出，第一PMOS晶体管的栅极用于接收第一输入信号，第一PMOS晶体管的源极用于接收第二输入信号，第一PMOS晶体管的漏极用于与异或电路的输出端口连接，以输出第一输出信号，第二PMOS晶体管的栅极用于接收第二输入信号，第二PMOS晶体管的源极用于连接电源，第二PMOS晶体管的漏极用于与第一NMOS晶体管的漏极相连，第一NMOS晶体管的栅极用于接收第一输入信号，第一NMOS晶体管的源极用于与异或电路的输出端口连接，以输出第一输出信号，异或电路的输出端口和第一PMOS晶体管的漏极之间，以及，异或电路的输出端口通过下拉电阻接地。

除此之外，本说明书中还提供了异或电路的真值表的示意图，如图3所示。

结合图3可以看出，当输入到异或电路中的第一输入信号A的值为0、第二输入信号B也为0时，第一PMOS晶体管的栅极接收到第一输入信号A的值为0，第一PMOS晶体管的源极接收到的第二输入信号B的值也为0，第二PMOS晶体管的栅极接收到的第二输入信号B的值为0，第一NMOS晶体管的栅极接收到的第一输入信号A的值为0。

此时，第一PMOS晶体管处于连通状态，第二PMOS晶体管处于连通状态，第一NMOS晶体管处于断开状态，因此，当输入到异或电路中的第一输入信号A的值为0、第二输入信号B的值也为0时，异或电路的输出端口的输出值（即，第一输出信号D1的值）为0。

当输入到异或电路中的第一输入信号A的值为0、第二输入信号B的值为1时，第一PMOS晶体管的栅极接收到第一输入信号A的值为0，第一PMOS晶体管的源极接收到的第二输入信号B的值为1，第二PMOS晶体管的栅极接收到的第二输入信号B的值为1，第一NMOS晶体管的栅极接收到的第一输入信号A的值为0。

此时，第一PMOS晶体管处于连通状态，第二PMOS晶体管处于断开状态，第一NMOS晶体管处于断开状态，因此，当输入到异或电路中的第一输入信号A的值为0、第二输入信号B的值为1时，异或电路的输出端口的输出值为1。

当输入到异或电路中的第一输入信号A的值为1、第二输入信号B的值为0时，第一PMOS晶体管的栅极接收到第一输入信号A的值为1，第一PMOS晶体管的源极接收到的第二输入信号B的值为0，第二PMOS晶体管的栅极接收到的第二输入信号B的值为0，第一NMOS晶体管的栅极接收到的第一输入信号A的值为1。

此时，第一PMOS晶体管处于断开状态，第二PMOS晶体管处于连通状态，第一NMOS晶体管处于连通状态，因此，当输入到异或电路中的第一输入信号A的值为1、第二输入信号B的值为0时，异或电路的输出端口的输出值为1。

当输入到异或电路中的第一输入信号A的值为1、第二输入信号B的值为1时，第一PMOS晶体管的栅极接收到第一输入信号A的值为1，第一PMOS晶体管的源极接收到的第二输入信号B的值为1，第二PMOS晶体管的栅极接收到的第二输入信号B的值为1，第一NMOS晶体管的栅极接收到的第一输入信号A的值为1。

此时，第一PMOS晶体管处于断开状态，第二PMOS晶体管处于断开状态，第一NMOS晶体管处于连通状态，此时，异或电路的输出端口输出的第一输出信号在下拉电阻的作用下下拉接地，所以，当输入到异或电路中的第一输入信号A的值为1、第二输入信号B的值也为1时，异或电路的输出端口的输出值为0。

同或电路包括：第二NMOS晶体管、第三NMOS晶体管、第三PMOS晶体管以及第二电阻组成，如图4所示。

图4为本说明书中提供的同或电路的示意图。

结合图4可以看出，第二NMOS晶体管的栅极用于接收第一输入信号，第二NMOS晶体管的源极用于接收第二输入信号，第二NMOS晶体管的漏极用于与同或电路的输出端口连接，以输出第二输出信号，第三NMOS晶体管的栅极用于接收第二输入信号，第三NMOS晶体管的源极用于接地，第三NMOS晶体管的漏极用于与第三PMOS晶体管的漏极相连，第三PMOS晶体管的栅极用于接收第一输入信号，第三PMOS晶体管的源极用于与同或电路的输出端口连接，以输出第二输出信号，同或电路的输出端口和第二NMOS晶体管的漏极之间，以及，异或电路的输出端口通过上拉电阻与电源连接。

除此之外，本说明书中还提供了同或电路的真值表的示意图，如图5所示。

结合图5可以看出，当输入到同或电路中的第一输入信号A的值为0、第二输入信号的值也为0时，第二NMOS晶体管的栅极接收到第一输入信号A的值为0，第二NMOS晶体管的源极接收到的第二输入信号的值也为0，第三NMOS晶体管的栅极接收到的第二输入信号B的值为0，第三PMOS晶体管的栅极接收到的第一输入信号A的值为0。

此时，第二NMOS晶体管处于断开状态，第三NMOS晶体管处于断开状态，第三PMOS晶体管处于连通状态，所以，此时同或电路的输出端口以及电源均未接地，所以，此时同或电路的输出端口输出的第二输出信号D2为电源信号，所以值为1。

当输入到同或电路中的第一输入信号A的值为0、第二输入信号B的值也为1时，第二NMOS晶体管的栅极接收到第一输入信号A的值为0，第二NMOS晶体管的源极接收到的第二输入信号B的值为1，第三NMOS晶体管的栅极接收到的第二输入信号B的值为1，第三PMOS晶体管的栅极接收到的第一输入信号A的值为0。

此时，第二NMOS晶体管处于断开状态，第三NMOS晶体管处于连通状态，第三PMOS晶体管处于连通状态，所以，此时同或电路的输出端口接地，所以，此时同或电路的输出端口的输出值（即，第二输出信号D2的值）为0。

依次类推，可以确定出当输入到同或电路中的第一输入信号A的值为1、第二输入信号B的值为0时，同或电路的输出端口输出的第二输出信号D2的值为0，当输入到同或电路中的第一输入信号A的值为1、第二输入信号B的值为1时，同或电路的输出端口输出的第二输出信号D2的值为1。

进一步地，求和电路包括：第四PMOS晶体管、第五PMOS晶体管组成，如图6所示。

图6为本说明书中提供的求和电路的示意图。

结合图6可以看出，第四PMOS晶体管的栅极用于接收第一输出信号，第四PMOS晶体管的源极用于接收第一前级进位信号，第四PMOS晶体管的漏极用于与求和电路的输出端口相连，以输出第三输出信号，第五PMOS晶体管的栅极用于接收第二输出信号，第五PMOS晶体管的源极用于接收第二前级进位信号，第五PMOS晶体管的漏极用于与求和电路的输出端口相连，以输出第三输出信号。

除此之外，本说明书中还提供了求和电路的真值表的示意图，如图7所示。

结合图7可以看出，当输入到求和电路中的第一输出信号D1的值为0、第一前级进位信号Ci的值为0，第二输出信号D2的值为1、第二前级进位信号

的值为1时第四PMOS晶体管的栅极接收到第一输出信号的值为0，第四PMOS晶体管的源极接收到的第一前级进位信号的值为0，此时第四PMOS晶体管处于连通状态。

第五PMOS晶体管的栅极接收到第二输出信号的值为1，第五PMOS晶体管的源极接收到的第二前级进位信号的值为1，此时第五PMOS晶体管处于断开状态，因此，求和电路的输出端口输出的第三输出信号S的值为0。

当输入到求和电路中的第一输出信号D1的值为0、第一前级进位信号Ci的值为1，第二输出信号D2的值为1、第二前级进位信号

的值为0时，第四PMOS晶体管的栅极接收到第一输出信号的值为0，第四PMOS晶体管的源极接收到的第一前级进位信号的值为1，此时第四PMOS晶体管处于连通状态。

第五PMOS晶体管的栅极接收到第二输出信号的值为1，第五PMOS晶体管的源极接收到的第二前级进位信号的值为0，此时第五PMOS晶体管处于断开状态，因此，求和电路的输出端口输出的第三输出信号S的值为1。

依次类推，可以确定出当输入到求和电路中的第一输出信号D1的值为1、第一前级进位信号Ci的值为0，第二输出信号D2的值为0、第二前级进位信号

的值为1时，求和电路的输出端口输出的第三输出信号的值为1，当输入到求和电路中的第一输出信号D1的值为1、第一前级进位信号Ci的值为1，第二输出信号D2的值为0、第二前级进位信号/>

的值为0时，求和电路的输出端口输出的第三输出信号的值为0。

需要说明的是，由于第一输出信号为加数和被加数的异或运算的结果，第二输出信号为加数和被加数的同或运算的结果，所述第一输出信号和第二输出信号之间互为逻辑非的关系。

进一步地，进位电路包括：第六PMOS晶体管、第七PMOS晶体管、反相器组成，如图8所示。

图8为本说明书中提供的进位电路的示意图。

结合图8可以看出，进位电路中包含的第六PMOS晶体管的栅极用于接收第一输出信号，第六PMOS晶体管的源极用于接收第二输入信号，第六PMOS晶体管的漏极用于与进位电路的输出端口相连，以输出第四输出信号，第七PMOS晶体管的栅极用于接收第二输出信号，第七PMOS晶体管的源极用于接收第一前级进位信号，第七PMOS晶体管的漏极用于与进位电路的输出端口相连，以输出第四输出信号，反相器用于获取第四输出信号，并对第四输出信号的相位进行调整，得到第五输出信号，第五输出信号用于表征第四输出信号所表征的进位的逻辑非。

除此之外，本说明书中还提供了进位电路的真值表的示意图，如图9所示。

结合图9可以看出，当输入到进位电路中的第一输出信号D1的值为0、第一前级进位信号Ci的值为0，第二输出信号D2的值为1，第一输入信号B的值为0时，第六PMOS晶体管的栅极接收到第一输出信号D1的值为0，第六PMOS晶体管的源极接收到的第一输入信号A的值为0，此时第六PMOS晶体管处于连通状态，所以第六PMOS晶体管的漏极输出的信号的值为0。

第七PMOS晶体管的栅极接收到第二输出信号D2的值为1，第七PMOS晶体管的源极接收到的第一前级进位信号的值为0，此时第七PMOS晶体管处于断开状态，因此，求和电路的输出端口输出的第四输出信号Co的值为0。

依次类推，当输入到进位电路中的第一输出信号D1的值为1、第一前级进位信号Ci的值为0，第二输出信号D2的值为0，第一输入信号B的值为0时，求和电路的输出端口输出的第四输出信号Co的值为0。

当输入到进位电路中的第一输出信号D1的值为0、第一前级进位信号Ci的值为1，第二输出信号D2的值为1，第一输入信号B的值为0时，求和电路的输出端口输出的第四输出信号Co的值为0。

当输入到进位电路中的第一输出信号D1的值为1、第一前级进位信号Ci的值为1，第二输出信号D2的值为0，第一输入信号B的值为0时，求和电路的输出端口输出的第四输出信号Co的值为1。

当输入到进位电路中的第一输出信号D1的值为0第一前级进位信号Ci的值为0，第二输出信号D2的值为1，第一输入信号B的值为1时，求和电路的输出端口输出的第四输出信号Co的值为1。

当输入到进位电路中的第一输出信号D1的值为1、第一前级进位信号Ci的值为0，第二输出信号D2的值为0，第一输入信号B的值为1时，求和电路的输出端口输出的第四输出信号Co的值为0。

当输入到进位电路中的第一输出信号D1的值为0、第一前级进位信号Ci的值为1，第二输出信号D2的值为1，第一输入信号B的值为1时，求和电路的输出端口输出的第四输出信号Co的值为1。

当输入到进位电路中的第一输出信号D1的值为1、第一前级进位信号Ci的值为1，第二输出信号D2的值为0，第一输入信号B的值为1时，求和电路的输出端口输出的第四输出信号Co的值为1。

除此之外，上述的反相器包括：第八PMOS晶体管、第四NMOS晶体管组成，如图10所示。

图10为本说明书中提供的反相器的示意图。

结合图10可以看出，第八PMOS晶体管的栅极用于接收第四输出信号，第八PMOS晶体管的源极用于连接电源，第八PMOS晶体管的漏极用于作为反相器的输出端口，输出第五输出信号，第四NMOS晶体管的栅极用于接收第四输出信号，第四NMOS晶体管的源极用于接地，第四NMOS晶体管的漏极用于作为反相器的输出端口，输出第五输出信号。

需要说明的是，组成异或电路或同或电路的各场效应晶体管的类型包括：PMOS晶体管、NMOS晶体管，第八PMOS晶体管的宽长比为第四NMOS晶体管的宽长比的1.8~2.4倍。

值得说明的是，为了提升前级进位信号在各全加器电路之间的传输效率，上述的反相器为强驱动CMOS反相器。

为了对上述内容进行详细说明，本说明书还提供了全加器电路中包含的各电路的示意图，如图11所示。

结合图11可以看出，可以通过各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。

除此之外，通过上述的全加器电路，可以有效的减少输出信号的关键路径，从而可以提升全加器的运算速度，这里的关键路径可以是指电路设计中从输入到输出经过的延时最长的逻辑路径。

例如：第一PMOS晶体管的栅极输入的第一输入信号，在上述的全加器电路中所需要经过的关键路径为第一PMOS晶体管和第四PMOS晶体管两个晶体管后即可输出，或者为第一PMOS晶体管和第六PMOS晶体管两个晶体管后即可输出。

为了进一步地对本说明书进行说明，下面详细描述通过上述各全加器电路级联得到的多位全加器，如图12所示。

图12为本说明书中提供的多位全加器的示意图。

从图12中可以看出，多位全加器由若干个上述全加器电路级联组成，针对多位全加器中包含的每个全加器电路，该全加器电路中包含的进位电路的输出端口与该全加器的后级全加器电路中包含的求和电路的第三输入端口和第四输入端口连接，该全加器电路中包含的进位电路输出的第四输出信号和第五输出信号，作为该全加器的后级全加器电路中包含的求和电路的输入。

其中，针对所述多位全加器中包含的第一个全加器电路，该全加器电路中包含的进位电路包含的求和电路的第三输入端口和第四输入端口接地。

从上述内容中可以看出，可以通过将各全加器电路级联组成多位全加器，从而可以提升集成电路的集成度。

在20世纪90年代，对于一个技术的改进可以很明显地区分是硬件上的改进（例如，对二极管、晶体管、开关等电路结构的改进）还是软件上的改进（对于方法流程的改进）。然而，随着技术的发展，当今的很多方法流程的改进已经可以视为硬件电路结构的直接改进。设计人员几乎都通过将改进的方法流程编程到硬件电路中来得到相应的硬件电路结构。因此，不能说一个方法流程的改进就不能用硬件实体模块来实现。例如，可编程逻辑器件（Programmable Logic Device, PLD）（例如现场可编程门阵列（Field Programmable GateArray，FPGA））就是这样一种集成电路，其逻辑功能由用户对器件编程来确定。由设计人员自行编程来把一个数字系统“集成”在一片PLD上，而不需要请芯片制造厂商来设计和制作专用的集成电路芯片。而且，如今，取代手工地制作集成电路芯片，这种编程也多半改用“逻辑编译器（logic compiler）”软件来实现，它与程序开发撰写时所用的软件编译器相类似，而要编译之前的原始代码也得用特定的编程语言来撰写，此称之为硬件描述语言（Hardware Description Language，HDL），而HDL也并非仅有一种，而是有许多种，如ABEL（Advanced Boolean Expression Language）、AHDL（Altera Hardware DescriptionLanguage）、Confluence、CUPL（Cornell University Programming Language）、HDCal、JHDL（Java Hardware Description Language）、Lava、Lola、MyHDL、PALASM、RHDL（RubyHardware Description Language）等，目前最普遍使用的是VHDL（Very-High-SpeedIntegrated Circuit Hardware Description Language）与Verilog。本领域技术人员也应该清楚，只需要将方法流程用上述几种硬件描述语言稍作逻辑编程并编程到集成电路中，就可以很容易得到实现该逻辑方法流程的硬件电路。

控制器可以按任何适当的方式实现，例如，控制器可以采取例如微处理器或处理器以及存储可由该（微）处理器执行的计算机可读程序代码（例如软件或固件）的计算机可读介质、逻辑门、开关、专用集成电路（Application Specific Integrated Circuit，ASIC）、可编程逻辑控制器和嵌入微控制器的形式，控制器的例子包括但不限于以下微控制器：ARC 625D、Atmel AT91SAM、Microchip PIC18F26K20 以及Silicone Labs C8051F320，存储器控制器还可以被实现为存储器的控制逻辑的一部分。本领域技术人员也知道，除了以纯计算机可读程序代码方式实现控制器以外，完全可以通过将方法步骤进行逻辑编程来使得控制器以逻辑门、开关、专用集成电路、可编程逻辑控制器和嵌入微控制器等的形式来实现相同功能。因此这种控制器可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构。或者甚至，可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。

上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机。具体的，计算机例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本说明书时可以把各单元的功能在同一个或多个软件和/或硬件中实现。

本领域内的技术人员应明白，本说明书的实施例可提供为方法、系统、或计算机程序产品。因此，本说明书可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本说明书可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本说明书是参照根据本说明书实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。

内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。

计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本领域技术人员应明白，本说明书的实施例可提供为方法、系统或计算机程序产品。因此，本说明书可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本说明书可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本说明书可以在由计算机执行的计算机可执行指令的一般上下文中描述，例如程序模块。一般地，程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等等。也可以在分布式计算环境中实践本说明书，在这些分布式计算环境中，由通过通信网络而被连接的远程处理设备来执行任务。在分布式计算环境中，程序模块可以位于包括存储设备在内的本地和远程计算机存储介质中。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅为本说明书的实施例而已，并不用于限制本说明书。对于本领域技术人员来说，本说明书可以有各种更改和变化。凡在本说明书的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书的权利要求范围之内。

Claims (12)

1.一种全加器电路，其特征在于，所述全加器电路包括：异或电路、同或电路、求和电路、进位电路，所述异或电路和所述同或电路均由至少三个场效应晶体管以及至少一个电阻组成，所述求和电路由至少两个场效应晶体管组成，所述进位电路由至少两个场效应晶体管和至少一个反相器组成，所述异或电路的输出端口与所述求和电路的第一输入端口以及所述进位电路的第一输入端口相连，所述同或电路的输出端口与所述求和电路的第二输入端口以及所述进位电路的第二输入端口相连。

2.如权利要求1所述的全加器电路，其特征在于，组成所述异或电路或所述同或电路的各场效应晶体管的类型包括：PMOS晶体管、NMOS晶体管。

3.如权利要求1所述的全加器电路，其特征在于，所述异或电路用于接收第一输入信号和第二输入信号，根据第一输入信号生成第一输出信号，并将所述第一输出信号传输给所述求和电路以及所述进位电路，其中，所述第一输入信号用于表征加数、所述第二输入信号用于表征被加数、所述第一输出信号用于表征所述加数和所述被加数的异或运算结果；

所述同或电路用于接收所述第一输入信号和所述第二输入信号，根据第一输入信号生成第二输出信号，并将所述第二输出信号传输给所述求和电路以及所述进位电路，其中，所述第二输出信号用于表征所述加数和所述被加数的同或运算结果；

所述求和电路用于接收所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，根据所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，生成第三输出信号，其中，所述第一前级进位信号为前级全加器输出的用于表征存在进位的信号，所述第二前级进位信号为前级全加器输出的用于表征存在进位的逻辑非的信号，所述第三输出信号用于表征所述加数和所述被加数的本位和；

所述进位电路用于接收所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，根据所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，生成第四输出信号，并将所述第四输出信号传输给后级全加器，其中，所述第四输出信号用于表征所述加数和所述被加数的进位。

4.如权利要求3所述的全加器电路，其特征在于，所述异或电路包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及下拉电阻组成；

所述第一PMOS晶体管的栅极用于接收所述第一输入信号，所述第一PMOS晶体管的源极用于接收第二输入信号，所述第一PMOS晶体管的漏极用于与所述异或电路的输出端口连接，以输出第一输出信号；

所述第二PMOS晶体管的栅极用于接收所述第二输入信号，所述第二PMOS晶体管的源极用于连接电源，所述第二PMOS晶体管的漏极用于与所述第一NMOS晶体管的漏极相连；

所述第一NMOS晶体管的栅极用于接收第一输入信号，所述第一NMOS晶体管的源极用于与所述异或电路的输出端口连接，以输出第一输出信号；

所述异或电路的输出端口通过所述下拉电阻接地。

5.如权利要求3所述的全加器电路，其特征在于，所述同或电路包括：第二NMOS晶体管、第三NMOS晶体管、第三PMOS晶体管以及上拉电阻组成；

所述第二NMOS晶体管的栅极用于接收所述第一输入信号，所述第二NMOS晶体管的源极用于接收第二输入信号，所述第二NMOS晶体管的漏极用于与所述同或电路的输出端口连接，以输出第二输出信号；

所述第三NMOS晶体管的栅极用于接收所述第二输入信号，所述第三NMOS晶体管的源极用于接地，所述第三NMOS晶体管的漏极用于与所述第三PMOS晶体管的漏极相连；

所述第三PMOS晶体管的栅极用于接收第一输入信号，所述第三PMOS晶体管的源极用于与所述同或电路的输出端口连接，以输出第二输出信号；

所述同或电路的输出端口通过所述上拉电阻与电源连接。

6.如权利要求3所述的全加器电路，其特征在于，所述求和电路包括：第四PMOS晶体管、第五PMOS晶体管组成；

所述第四PMOS晶体管的栅极用于接收所述第一输出信号，所述第四PMOS晶体管的源极用于接收第一前级进位信号，所述第四PMOS晶体管的漏极用于与所述求和电路的输出端口相连，以输出第三输出信号；

所述第五PMOS晶体管的栅极用于接收所述第二输出信号，所述第五PMOS晶体管的源极用于接收第二前级进位信号，所述第五PMOS晶体管的漏极用于与所述求和电路的输出端口相连，以输出第三输出信号。

7.如权利要求3所述的全加器电路，其特征在于，所述进位电路包括：第六PMOS晶体管、第七PMOS晶体管、反相器组成；

所述第六PMOS晶体管的栅极用于接收所述第一输出信号，所述第六PMOS晶体管的源极用于接收第二输入信号，所述第六PMOS晶体管的漏极用于与所述进位电路的输出端口相连，以输出第四输出信号；

所述第七PMOS晶体管的栅极用于接收所述第二输出信号，所述第七PMOS晶体管的源极用于接收第一前级进位信号，所述第七PMOS晶体管的漏极用于与所述进位电路的输出端口相连，以输出第四输出信号；

所述反相器用于获取所述第四输出信号，并对所述第四输出信号的相位进行调整，得到第五输出信号，所述第五输出信号用于表征所述第四输出信号所表征的进位的逻辑非。

8.如权利要求7所述的全加器电路，其特征在于，所述反相器包括：第八PMOS晶体管、第四NMOS晶体管组成；

所述第八PMOS晶体管的栅极用于接收所述第四输出信号，所述第八PMOS晶体管的源极用于连接电源，所述第八PMOS晶体管的漏极用于与所述反相器的输出端口相连，以输出第五输出信号；

所述第四NMOS晶体管的栅极用于接收所述第四输出信号，所述第四NMOS晶体管的源极用于接地，所述第四NMOS晶体管的漏极用于与所述反相器的输出端口相连，以输出第五输出信号。

9.如权利要求8所述的全加器电路，其特征在于，所述第八PMOS晶体管的宽长比为所述第四NMOS晶体管的宽长比的1.8~2.4倍。

10.如权利要求7所述的全加器电路，其特征在于，所述反相器为强驱动CMOS反相器。

11.一种多位全加器，其特征在于，所述多位全加器由若干个上述权利要求1~10任一项所述的全加器电路级联组成，针对所述多位全加器中包含的每个全加器电路，该全加器电路中包含的进位电路的输出端口与该全加器的后级全加器电路中包含的求和电路的第三输入端口和第四输入端口连接，该全加器电路中包含的进位电路输出的第四输出信号和第五输出信号，作为该全加器的后级全加器电路中包含的求和电路的输入。

12.如权利要求11所述的多位全加器，其特征在于，针对所述多位全加器中包含的第一个全加器电路，该全加器电路中包含的进位电路中的用于接收第一前级进位信号的第三输入端口，以及，求和电路中的用于接收第一前级进位信号的第三输入端口和用于接收第二前级进位信号的第四输入端口均接地。

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