JP2024513626A - 再構成可能論理ゲート回路および回路の制御方法 - Google Patents

再構成可能論理ゲート回路および回路の制御方法 Download PDF

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Abstract

Figure 2024513626000001
本発明は、再構成可能論理ゲート回路および回路の制御方法を開示し、第１のパルスの周波数、第２のパルスの方向と電圧強度、直流電圧の大きさを変えるなどの電気的操作を行うことで、再構成可能論理回路の論理状態を第１の論理状態と第２の論理状態との間で切り替えることができるため、１つの論理回路を２つの異なる論理回路として使用することができ、ハードウェア資源の利用率を向上させてハードウェアデバイスのコストを削減することができる。
【選択図】図１

Description

本発明は、電子情報技術分野に関し、特に、再構成可能論理ゲート回路および回路の制御方法に関する。
人工知能やモノのインターネットなど、新興の情報技術産業の発展に伴い、各インターネット企業にとって、ハードウェア資源の利用率向上の必要性がますます高まっている。
現在、一般的に使用されているハードウェア回路はシリコンベース回路であり、この回路に使用されているＰ型またはＮ型電界効果トランジスタ（ＦＥＴ）は単一の電気特性を持つため、一度作成した回路を簡単に変更することはできない。そのため、シリコンベース回路を異なる論理演算に使用する場合、実現するために大量のトランジスタ資源を消費して複雑な回路構造を構築する必要があり、ハードウェア回路におけるハードウェア資源の利用率の低下や高コスト化などを招く。
従って、ハードウェアデバイスのコストを削減するために、ハードウェア資源の利用率をいかに向上させるかが喫緊の課題となっている。
本発明は、先行技術の上記問題点を解決するために、再構成可能論理ゲート回路および回路の制御方法を提供する。
本発明に用いられる技術的解決策は以下の通りである。
本発明は、再構成可能論理ゲート回路を提供し、前記再構成可能論理ゲート回路は、電界効果トランジスタと、プルダウン抵抗と、を含み、前記電界効果トランジスタは、ソースと、ゲートと、ドレインと、基板と、を含み、前記ソースは電源に接続され、前記ドレインは前記プルダウン抵抗の一端に接続され、前記プルダウン抵抗の他端は接地され、
前記電界効果トランジスタは、前記ゲートに印加される第１のパルスの周波数の高さに応じて第１の論理状態と第２の論理状態との間で切り替えられ、前記第１の論理状態にある場合、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさに応じて、前記ドレインから出力される電流を制御するために導通状態または遮断状態となるように制御されるために用いられ、前記第２の論理状態にある場合、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、前記ドレインから出力される電流を制御するために導通状態または遮断状態となるように制御されるために用いられ、前記第１のパルスは、前記電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第２のパルスは、前記直流電圧と前記ドレインから出力される電流との相関関係を制御するために用いられ、
前記プルダウン抵抗は、前記電界効果トランジスタが導通状態にある場合、前記ドレインと地面との接続を遮断して、前記ドレインの電圧が電源電圧に近くなるようにして前記ドレインの電圧をハイレベルに安定させ、前記電界効果トランジスタが遮断状態にある場合、前記ドレインを接地して、前記ドレインの電圧をローレベルに安定させるために用いられる。
オプションで、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、導通状態または遮断状態となるように制御されることは、具体的に、
前記ゲートに印加される第２のパルスが正の電圧強度閾値を超えた場合、前記ゲートに印加される直流電圧がハイレベルであれば、前記電界効果トランジスタは遮断状態となり、前記ゲートに印加される直流電圧がローレベルであれば、前記電界効果トランジスタは導通状態となることと、
前記ゲートに印加される第２のパルスが負の電圧強度閾値を超えた場合、前記ゲートに印加される直流電圧がローレベルであれば、前記電界効果トランジスタは導通状態となり、前記ゲートに印加される直流電圧がハイレベルであれば、前記電界効果トランジスタは導通状態となることと、を含む。
オプションで、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、導通状態または遮断状態となるように制御されることは、具体的に、
前記基板に印加されるバイアス電圧の作用により、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、導通状態または遮断状態となるように制御されることを含む。
オプションで、前記ゲートに印加される前記直流電圧および前記第２のパルスはシリアル入力である。
オプションで、前記再構成可能論理ゲート回路は、下級回路ユニットをさらに含み、前記下級回路ユニットは、他の電界効果トランジスタと他のプルダウン抵抗とを備え、前記他の電界効果トランジスタのゲートは前記電界効果トランジスタのドレインに接続され、前記他の電界効果トランジスタのドレインは前記他のプルダウン抵抗の一端に接続され、前記他のプルダウン抵抗の他端は接地され、
前記下級回路ユニットは、前記電界効果トランジスタのドレインの電圧と、前記他の電界効果トランジスタのゲートに印加される第３のパルスおよび第４のパルスとに応じて、前記他の電界効果トランジスタのドレインから出力される電流を制御するために前記他の電界効果トランジスタが導通状態または遮断状態となるように制御するために用いられ、前記第３のパルスは、前記他の電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第４のパルスは、前記他の電界効果トランジスタのゲートに印加される直流電圧と前記他の電界効果トランジスタのドレインから出力される電流との相関関係を制御するために用いられる。
本発明は、回路の制御方法を提供し、前記方法は再構成可能論理ゲート回路に適用され、前記再構成可能論理ゲート回路は、電界効果トランジスタと、プルダウン抵抗と、を含み、前記電界効果トランジスタは、ソースと、ゲートと、ドレインと、基板と、を含み、前記ソースは電源に接続され、前記ドレインは前記プルダウン抵抗の一端に接続され、前記プルダウン抵抗の他端は接地され、前記方法は、
論理演算命令を受信するステップと、
前記論理演算命令のタイプが第１のタイプである場合、前記ゲートに印加される第１のパルスの周波数の大きさを変えることで、前記電界効果トランジスタを第１の論理状態にし、前記プルダウン抵抗の作用により、前記ゲートに印加される直流電圧の大きさを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御し、前記ドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行い、
前記論理演算命令のタイプが第２のタイプである場合、前記ゲートに印加される第１のパルスの周波数の大きさを変えることで、前記電界効果トランジスタを第２の論理状態にし、前記プルダウン抵抗の作用により、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御し、前記ドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行うステップと、を含み、
前記第１のパルスは、前記電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第２のパルスは、前記直流電圧と前記ドレインから出力される電流との相関関係を制御するために用いられる。
オプションで、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御することは、具体的に、
前記ゲートに印加される第２のパルスが正の電圧強度閾値を超えるように調整した場合、前記ゲートに印加される直流電圧をハイレベルに調整すれば、前記電界効果トランジスタは遮断状態となり、前記ゲートに印加される直流電圧をローレベルに調整すれば、前記電界効果トランジスタは導通状態となり、
前記ゲートに印加される第２のパルスが負の電圧強度閾値を超えるように調整した場合、前記ゲートに印加される直流電圧をローレベルに調整すれば、前記電界効果トランジスタは導通状態となり、前記ゲートに印加される直流電圧をハイレベルに調整すれば、前記電界効果トランジスタは導通状態となることを含む。
オプションで、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御することは、具体的に、
前記電界効果トランジスタの前記基板にバイアス電圧を印加し、前記バイアス電圧の作用により、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御することを含む。
オプションで、前記再構成可能論理ゲート回路は、下級回路ユニットをさらに含み、前記下級回路ユニットは、他の電界効果トランジスタと他のプルダウン抵抗とを備え、前記他の電界効果トランジスタのゲートは前記電界効果トランジスタのドレインに接続され、前記他の電界効果トランジスタのドレインは前記他のプルダウン抵抗の一端に接続され、前記他のプルダウン抵抗の他端は接地され、前記方法は、
前記電界効果トランジスタのゲートに印加される前記第１のパルスの周波数と、前記第２のパルスと、前記直流電圧の大きさとを変えることで、前記電界効果トランジスタのドレインの電圧を制御し、前記他の電界効果トランジスタのゲートに印加される第３パルスと第４パルスとを制御することで、前記他の電界効果トランジスタが導通状態または遮断状態となるように制御し、前記他の前記電界効果トランジスタのドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行うステップをさらに含み、
前記第３のパルスは、前記他の電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第４のパルスは、前記他の電界効果トランジスタのゲートに印加される直流電圧と前記他の電界効果トランジスタのドレインから出力される電流との相関関係を制御するために用いられる。
本発明は、メモリと、プロセッサと、メモリに格納され、プロセッサ上で実行可能なコンピュータプログラムとを備える電子デバイスを提供し、前記電子デバイスは、上記の再構成可能論理ゲート回路または上記の回路の制御方法を実現する。
本発明に用いられる上記技術的解決策の少なくとも１つは、以下の有益な効果を達成することができる。
本発明により提供される回路の制御方法は、論理演算命令を受信し、論理演算命令のタイプが第１のタイプである場合、ゲートに印加される第１のパルスの周波数の大きさを変えることで、電界効果トランジスタを第１の論理状態にし、プルダウン抵抗の作用により、ゲートに印加される直流電圧の大きさを調整することで、電界効果トランジスタが導通状態または遮断状態となるように制御し、ドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行い、論理演算命令のタイプが第２のタイプである場合、ゲートに印加される第１のパルスの周波数の大きさを変えることで、電界効果トランジスタを第２の論理状態にし、プルダウン抵抗の作用により、ゲートに印加される直流電圧の大きさとゲートに印加される第２のパルスとを調整することで、電界効果トランジスタが導通状態または遮断状態となるように制御し、ドレインから出力される電流を制御して、論理演算命令に従って論理演算を行う。
上記方法から分かるように、第１のパルスの周波数、第２のパルスの方向と電圧強度、直流電圧の大きさを変えるなどの電気的操作を行うことで、再構成可能論理回路の論理状態を第１の論理状態と第２の論理状態との間で切り替えることができるため、１つの論理回路を２つの異なる論理回路として使用することができ、ハードウェア資源の利用率を向上させてハードウェアデバイスのコストを削減することができる。
ここで説明された添付図面は、本発明の理解を深めるために用いられ、本発明の一部を構成し、本発明の例示的な実施形態およびその説明は、本発明を説明するために用いられ、本発明の不当な限定を構成するものではない。
本発明により提供される再構成可能論理ゲート回路の模式図である。 本発明により提供される電界効果トランジスタの構造の模式図である。 本発明により提供される電界効果トランジスタの２つの伝達特性の模式図である。 本発明により提供される電界効果トランジスタを用いて行うＮＯＴ論理演算の真理値表の模式図である。 本発明により提供される電界効果トランジスタを用いて行うＮＡＮＤ論理演算の真理値表の模式図である。 本発明により提供される回路の制御方法のフローの模式図である。 本発明により提供される図１に対応する電子デバイスの模式図である。
本発明の目的、技術的解決策および利点をより明確にするために、本発明の特定の実施形態および対応する添付図面に関連して、本発明の技術的解決策の明確かつ完全な説明を以下に行う。明らかに、説明された実施形態は、本発明の実施形態の一部に過ぎず、すべでの実施形態ではない。本発明の実施形態に基づいて、当業者が創造的な労働を費やさずに得た他のすべての実施形態は、いずれも本発明の保護範囲に属する。
先行技術において、従来のシリコンベース回路を一度作成したら、簡単に変更することはできないため、先行技術における論理回路を構築するために大量のトランジスタ資源を消費する必要があり、先行技術におけるハードウェア回路の開発、製造、使用プロセスにおいて、ハードウェア資源の利用率の低下や、回路の高コスト化などを招く。
先行技術におけるハードウェア資源の利用率の低下や回路の高コスト化などの問題を解決するために、本発明は再構成可能論理ゲート回路を提供し、当該再構成可能論理ゲート回路は、電界効果トランジスタと、プルダウン抵抗と、を含み、電界効果トランジスタは、ソースと、ゲートと、ドレインと、基板と、を含み、電界効果トランジスタのソースは電源に接続され、電界効果トランジスタのドレインはプルダウン抵抗の一端に接続され、プルダウン抵抗の他端は接地される。
以下、本発明の各実施形態により提供される技術的解決策を添付図面とともに詳細に説明する。
図１は、本発明により提供される再構成可能論理ゲート回路の模式図である。
図１から分かるように、電界効果トランジスタは、ゲートに印加される第１のパルスの周波数の高さに応じて第１の論理状態と第２の論理状態との間で切り替えられ得る。第１の論理状態にある場合、電界効果トランジスタは、ゲートに印加される直流電圧の大きさに応じて、導通状態または遮断状態となるように制御される。第２の論理状態にある場合、電界効果トランジスタは、ゲートに印加される直流電圧の大きさとゲートに印加される第２のパルスとに応じて、導通状態または遮断状態となるように制御される。
具体的に、上記電界効果トランジスタのゲートは、図２に示すように、１つの金属層と材料の異なる２つのゲート絶縁膜層で構成される。
図２は、本発明により提供される電界効果トランジスタの構造の模式図である。
図２において、電界効果トランジスタは、基板１と、第１のゲート絶縁膜層２と、第２のゲート絶縁膜層３と、可動イオン４と、金属層５と、ソース６と、ドレイン７と、を含み、金属層５は窒化物金属で構成され得、第１のゲート絶縁膜層２は、酸化ハフニウムＨｆＯ２、酸化ジルコニウムＺｒＯ２、酸化アルミニウムＡｌ２Ｏ３、酸化ランタンＬａ２Ｏ３、酸化イットリウムＹ２Ｏ３、酸化チタンＴｉＯ２、酸化珪素ＳｉＯ２、酸化ゲルマニウムＧｅＯ２などの材料で構成され得、第２のゲート絶縁膜層３は、酸化タンタルＴａ２Ｏ５、酸化チタンＴｉＯ２などの材料で構成され得る。
ここで、第２のゲート絶縁膜層３に、可動イオン４（例えば、正に帯電した酸素空孔、負に帯電した酸素イオン）があり、これらの可動イオン４は、自由状態にあるとき、電界の作用により移動して双極子を形成し得るため、長距離分極（Ｌｏｎｇ ｒａｎｇｅ ｐｏｌａｒｉｚａｔｉｏｎ）が起こり、電界を反転させると、このような双極子は分極反転を起こす（すなわち、双極子の正に帯電した端と負に帯電した端が反転し、元々正に帯電していた端が負に帯電する端に変換される）。双極子の分極反転により、電界効果トランジスタの基板１におけるキャリア濃度が変化するため、電界効果トランジスタは、図３に示すように、２つの伝達特性（すなわち、電界効果トランジスタのドレイン７およびソース６にかかる電圧がパラメータであるとき、ドレイン７から出力される電流とゲートに印加される直流電圧との関数関係）を有する。
図３は、本発明により提供される電界効果トランジスタの２つの伝達特性の模式図である。
図３から分かるように、２つの伝達特性において、ゲートに印加される直流電圧の大きさとドレインから出力される電流との関係は、２つの異なる曲線を示している。従って、ゲートに印加される第２のパルスを制御することで、２つの伝達特性の間で電界効果トランジスタの切り替えを制御することができ、電界効果トランジスタのゲートに印加される直流電圧の大きさを制御することで、電界効果トランジスタが導通状態または遮断状態となるように制御することができる。
上記の内容から分かるように、双極子は電界の作用により分極反転を起こすことができるため、第２のパルスが正の電圧強度閾値／負の電圧強度閾値を超えるように制御して電界の方向と強さを制御し、双極子が分極反転を起こすようにすることで、２つの分極状態を有するようにすることができ、それにより、図２の２つの伝達特性の間で電界効果トランジスタの伝達特性を切り替えることができる。第２のパルスが負の電圧強度閾値を超えた場合、電界効果トランジスタの伝達特性は図３の白い曲線に示され、第２のパルスが正の電圧強度閾値を超えた場合、電界効果トランジスタの伝達特性は図３の黒い曲線に示される。
さらに、ゲートに印加される第１のパルスの作用により、第２のゲート絶縁膜層における可動イオンは、金属層と第２のゲート絶縁膜層との間の界面にキャプチャされ得るため、第２のゲート絶縁膜層に可動イオンが存在しなくなり、電界効果トランジスタが上記の２つの伝達特性を持たなくなる。従って、電界効果トランジスタが２つの異なる論理状態を有するようにすることができる。具体的に、電界効果トランジスタのゲートに印加される第１のパルスの周波数を所定の周波数より高く／低く制御することにより、電界効果トランジスタの論理状態の切り替えが可能となる。
上記の内容から分かるように、電界効果トランジスタのゲートに印加される第１のパルスの周波数、第２のパルスの方向と電圧強度、および直流電圧の大きさを制御することで、２つの論理状態の間で電界効果トランジスタの切り替えを制御することができ、電界効果トランジスタの導通状態および遮断状態を制御することができる。ここで、ゲートに印加される直流電圧およびゲートに印加される第２のパルスはシリアル入力であってもよい。
具体的に、電界効果トランジスタのゲートに印加される第１のパルスの周波数が所定の閾値より高くなるように制御された場合、電界効果トランジスタは第１の論理状態、すなわちＮＯＴ論理ゲート状態となり、このときの電界効果トランジスタは、ＮＯＴ論理演算を行うために用いられ得る。ここで、ゲートに印加される直流電圧の大きさは論理演算の入力であり、電界効果トランジスタのドレイン電圧は出力であり、図４に示すように、ゲートに印加される直流電圧の大きさが０でない（すなわちハイレベル）とき、入力値を１とみなし、ゲートに印加される直流電圧の大きさが０（すなわちローレベル）のとき、入力値を０とみなし、ドレイン電圧がハイレベルであるとき、出力値を１とみなし、ドレイン電圧がローレベルであるとき、出力値を０とみなす。
図４は、本発明により提供される電界効果トランジスタを用いて行うＮＯＴ論理演算の真理値表の模式図である。
図４から分かるように、ゲートに印加される直流電圧の大きさが０でない（すなわちハイレベル）とき、入力値は１であり、このときの電界効果トランジスタは遮断状態にあるため、電界効果トランジスタのドレイン電圧はローレベル、すなわち出力値は０となり、ゲートに印加される直流電圧の大きさが０（すなわちローレベル）のとき、入力値は０であり、このときの電界効果トランジスタは導通状態にあるため、電界効果トランジスタのドレイン電圧はソースと接続する電源電圧に近くなり、すなわちハイレベル、すなわち出力値は１となり、それによって、ＮＯＴ論理演算が実現される。
さらに、電界効果トランジスタのゲートに印加される第１のパルスの周波数が所定の閾値より低くなるように制御された場合、電界効果トランジスタは第２の論理状態、すなわちＮＡＮＤ論理ゲート状態となり、このときの電界効果トランジスタは、ＮＡＮＤ論理演算を行うために用いられ得る。ここで、電界効果トランジスタはＮＡＮＤ論理演算を行うために用いられる場合、図５に示すように、２つの入力値があり、第１の入力値はゲートに印加される直流電圧の大きさであり、第２の入力値はゲートに印加される第２のパルスの方向と電圧強度であり、第２のパルスが負の電圧強度閾値を超えた場合、電界効果トランジスタは低閾値電圧状態にあり、電界効果トランジスタは第１の伝達特性（すなわち図３の白い曲線）を持ち、このときの入力値を０とみなし、第２のパルスは正の電圧強度閾値を超えた場合、電界効果トランジスタは高閾値電圧状態にあり、電界効果トランジスタは第２の伝達特性（すなわち図３の黒い曲線）を持ち、このときの入力値を１とみなす。
図５は、本発明により提供される電界効果トランジスタを用いて行うＮＡＮＤ論理演算の真理値表の模式図である。
図５から分かるように、電界効果トランジスタの基板に印加されるバイアス電圧が－０．５Ｖに設定されると、図３における２つの伝達曲線は、正のゲート電圧の方向に全体的に０．５Ｖシフトする。第２のパルスが負の電圧強度閾値を超えた場合、電界効果トランジスタの分極状態は低閾値電圧状態であり、対応する入力値は０である。図３における白い曲線から分かるように、ゲートに印加される直流電圧が正でかつ大きさが０．５Ｖのとき、対応する入力値は１であり、このとき電界効果トランジスタは導通状態にあるため、電界効果トランジスタのドレイン電流は１０－６Ａ／ｕｍであり、対応するドレイン電圧はハイレベル、すなわち出力値は１である。ゲートに印加される直流電圧の大きさが０のとき、対応する入力値は０であり、このとき電界効果トランジスタは導通状態にあるため、電界効果トランジスタのドレイン電流は１０－６Ａ／ｕｍより大きく、対応するドレイン電圧はハイレベル、すなわち出力値は１である。
同様に、第２のパルスが正の電圧強度閾値を超えた場合、電界効果トランジスタの分極状態は高閾値電圧状態であり、対応する入力値は１である。図３における黒い曲線から分かるように、ゲートに印加される直流電圧が０．５Ｖのとき、対応する入力値は１であり、このとき電界効果トランジスタは遮断状態にあるため、電界効果トランジスタのドレイン電流は１０－９Ａ／ｕｍより小さく、対応するドレイン電圧はローレベル、すなわち出力値は０である。ゲートに印加される直流電圧の大きさが０のとき、対応する入力値は０であり、このとき電界効果トランジスタは導通状態にあるため、電界効果トランジスタのドレイン電流は１０－６Ａ／ｕｍであり、対応するドレイン電圧はハイレベル、すなわち出力値は１である。
上記の内容から分かるように、ゲートに印加される第２のパルスとゲートに印加される直流電圧の大きさとを制御することで、電界効果トランジスタを通じてＮＡＮＤ論理演算を行うことができる。
説明すべきことは、上記の内容から分かるように、電界効果トランジスタが第２の論理状態にあるとき、図３の２つの伝達特性曲線から分かるように、第１の伝達特性曲線を用いた場合、電界効果トランジスタのゲートに負の電圧が印加されると、電界効果トランジスタのドレインの電流は別の結果を示す。同様に、第２の伝達特性曲線を用いた場合、電界効果トランジスタのゲートに正の電圧が印加されると、電界効果トランジスタのドレインの電流も別の結果を示す。そのため、ＮＡＮＤ論理演算を行う場合、全ての伝達特性を使用することができず、そのうちの一部の伝達特性、すなわち第１の伝達特性の正の電圧における伝達特性と、第２の伝達特性の負の電圧における伝達特性のみが使用される。従って、電界効果トランジスタをＮＡＮＤ論理演算に使用できるようにするために、電界効果トランジスタの基板にバイアス電圧を印加して、例えば、電界効果トランジスタの基板に印加されるバイアス電圧を－０．５Ｖに設定すると、図３における２つの伝達曲線が正のゲート電圧の方向に全体的に０．５Ｖシフトするようにすることで、バイアス電圧の作用により、ゲートに印加される直流電圧の閾値を調整することにより、ゲートに印加される直流電圧の大きさと第２のパルスとを調整することで、電界効果トランジスタが導通状態または遮断状態となるように制御することができる。
さらに、再構成可能論理ゲート回路のプルダウン抵抗は、電界効果トランジスタが導通状態にある場合、ドレインと地面との接続を遮断して、ドレインの電圧が電源電圧に近くなるようにしてドレインの電圧をハイレベルに安定させ、電界効果トランジスタが遮断状態にある場合、ドレインを接地して、ドレイン電圧をローレベルに安定させるために用いられる。
説明すべきことは、上記の内容から分かるように、上記の電界効果トランジスタはＰチャネルＭＩＦＥＴ（ｐ－ｃｈａｎｎｅｌ Ｍｏｂｉｌｅ－Ｉｏｎｉｃ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ｐ－ｃｈａｎｎｅｌ ＭＩＦＥＴ）であってもよい。もちろん、上記の電界効果トランジスタはＮチャネルＭＩＦＥＴであってもよい。電界効果トランジスタがＮチャネルＭＩＦＥＴである場合、上記の再構成可能論理ゲート回路は、ＮチャネルＭＩＦＥＴとプルアップ抵抗で構成され得、ＮチャネルＭＩＦＥＴとプルアップ抵抗で構成される再構成可能論理ゲート回路は、ＰチャネルＭＩＦＥＴとプルダウン抵抗で構成される再構成可能論理ゲート回路と同じように制御されるので、ここでは詳しく説明しない。
上記の内容から分かるように、上記の再構成可能論理ゲート回路は、第１の論理状態において、ＮＯＴ論理演算を行うための１つの入力を有し得、上記の再構成可能論理ゲート回路は、第２の論理状態において、ＮＡＮＤ論理演算を行うための２つの入力を有し得る。
再構成可能論理ゲート回路が３桁以上の論理演算などのより複雑な論理演算を実現できるようにするために、上記の電界効果トランジスタとプルダウン抵抗を上級回路ユニットとし、再構成可能論理ゲート回路に他の電界効果トランジスタと他のプルダウン抵抗で構成される下級回路ユニットを追加することにより、再構成可能論理ゲート回路がマルチ桁論理演算を行うことができ、ここで、上級回路ユニットと下級回路ユニットはカスケード構造を構成する。
具体的に、電界効果トランジスタのゲートに印加される第１のパルスの周波数と、第２のパルスと、直流電圧の大きさとを変えることで、電界効果トランジスタのドレインの電圧を制御し、他の電界効果トランジスタのゲートに印加される第３パルスの周波数を制御し、第４パルスが正の電圧強度閾値／負の電圧強度閾値を超えるように制御することで、他の電界効果トランジスタが導通状態または遮断状態となるように制御し、他の電界効果トランジスタのドレインから出力される電流を制御することで論理演算命令に従って論理演算を行う。第３のパルスは、他の電界効果トランジスタの第１の論理状態と第２の論理状態との間の切り替えを制御するために用いられ、第４のパルスは、他の電界効果トランジスタのゲートに印加される直流電圧と他の電界効果トランジスタのドレインから出力される電流との相関関係を制御するために用いられる。
上記の内容から分かるように、複数の回路ユニットがカスケード構造を構成することにより、再構成可能論理ゲート回路の入力を３つ以上に増やすことができ、再構成可能論理ゲート回路はより複雑な論理演算を行うことが可能となる。
本発明をさらに説明するために、図６に示すように、電気的操作によって再構成可能論理ゲート回路の回路再構成を行うプロセスについて以下に詳細に説明する。
図６は、本発明により提供される回路の制御方法のフローの模式図であり、以下のステップを含む。
ステップＳ６００において、論理演算命令を受信する。
ステップＳ６０２において、前記論理演算命令のタイプが第１のタイプである場合、前記電界効果トランジスタに印加される第１のパルスの周波数の大きさを変えることで、前記電界効果トランジスタを第１の論理状態にし、前記プルダウン抵抗の作用により、前記ゲートに印加される直流電圧の大きさを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御し、前記ドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行う。
ステップＳ６０４において、前記論理演算命令のタイプが第２のタイプである場合、前記電界効果トランジスタに印加される第１のパルスの周波数の大きさを変えることで、前記電界効果トランジスタを第２の論理状態にし、前記プルダウン抵抗の作用により、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御し、前記ドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行う。
本発明において、ハードウェアデバイスのコントローラは、受信した論理演算命令に従って、対応する論理演算を実行することができ、具体的に、受信した論理演算命令のタイプが第１のタイプである場合、電界効果トランジスタのゲートに印加される第１のパルスの周波数の大きさを変えることで、電界効果トランジスタを第１の論理状態にし、ゲートに印加される直流電圧の大きさを調整することで、電界効果トランジスタが導通状態または遮断状態となるように制御し、ドレインから出力される電流を制御することで論理演算命令に従って論理演算を行う。
また、受信した論理演算命令のタイプが第２のタイプである場合、電界効果トランジスタのゲートに印加される第１のパルスの周波数の大きさを変えることで、電界効果トランジスタを第２の論理状態にし、ゲートに印加される直流電圧の大きさとゲートに印加される第２のパルスとを調整することで、電界効果トランジスタが導通状態または遮断状態となるように制御し、ドレインから出力される電流を制御することで論理演算命令に従って論理演算を行う。
本発明において、回路の制御方法を実行するための実行主体は、再構成可能論理ゲート回路を配備したハードウェアデバイスのコントローラであってもよいし、ノートパソコン、デスクトップパソコンなどの端末デバイスであってもよい。以下、端末デバイスを例として、本発明により提供される回路の制御方法について説明する。
端末デバイスは、ゲートに印加される第２のパルスが正の電圧強度閾値を超えるように調整した場合、ゲートに印加される直流電圧をハイレベルに調整することで電界効果トランジスタを遮断状態にし、ゲートに印加される直流電圧をローレベルに調整することで電界効果トランジスタを導通状態にしてもよい。
端末デバイスは、ゲートに印加される第２のパルスが負の電圧強度閾値を超えるように調整した場合、ゲートに印加される直流電圧をローレベルに調整することで電界効果トランジスタを導通状態にし、ゲートに印加される直流電圧をハイレベルに調整することで電界効果トランジスタを導通状態にしてもよい。
端末デバイスは、電界効果トランジスタの基板にバイアス電圧を印加し、バイアス電圧の作用により、ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、電界効果トランジスタが導通状態または遮断状態となるように制御してもよい。
さらに、上記の内容から分かるように、上記の再構成可能論理ゲート回路は、異なる回路ユニット（すなわち、電界効果トランジスタとプルダウン抵抗で構成された回路ユニット）で構成されたカスケード構造を含み得、それにより複雑な論理演算が実現される。
これに基づき、端末デバイスはさらに、電界効果トランジスタのゲートに印加される第１のパルスの周波数と、第２のパルスと、直流電圧の大きさとを変えることで、電界効果トランジスタのドレインの電圧を制御し、他の電界効果トランジスタのゲートに印加される第３パルスの周波数を制御し、第４パルスが正の電圧強度閾値／負の電圧強度閾値を超えるように制御することで、他の電界効果トランジスタが導通状態または遮断状態となるように制御し、他の電界効果トランジスタのドレインから出力される電流を制御することで論理演算命令に従って論理演算を行ってもよい。
上記の内容から分かるように、端末デバイスは、電界効果トランジスタのゲートに印加される第１のパルスの周波数、第２のパルスの方向と電圧強度、直流電圧の大きさを調整するなどの電気的操作を行うことで、再構成可能論理回路の論理状態を第１の論理状態と第２の論理状態との間で切り替えることができるため、１つの論理回路を２つの異なる論理回路として使用することができ、ハードウェア資源の利用率を向上させてハードウェアデバイスのコストを削減することができる。
さらに、本発明は、図７に示す図１に対応する電子デバイスの構造の模式図を提供する。図７に示すように、ハードウェアレベルでは、当該電子デバイスは、プロセッサ、内部バス、ネットワークインタフェース、内部メモリ、および不揮発性メモリを含み、もちろん、他の動作に必要なハードウェアも含み得る。プロセッサは、不揮発性メモリから対応するコンピュータプログラムを内部メモリに読み込んで実行し、上記の図６で説明した回路の制御方法を実施する。もちろん、ソフトウェアによる実現の他に、本発明は、論理デバイスやハードウェアとソフトウェアの組み合わせなど、他の実現方式を排除するものではなく、つまり、以下の処理プロセスの実行主体は、各の論理ユニットに限定されず、ハードウェアや論理デバイスであってもよい。
１９９０年代には、ある技術の改良は、ハードウェアの改良（ダイオード、トランジスタ、スイッチなどの回路構造の改良など）とソフトウェアの改良（方法フローの改良）に明確に区別することができる。しかし、技術の発展に伴い、現在の方法フローの改良の多くは、ハードウェア回路構造に対する直接的な改良と見なすことができるようになった。設計者は、改良された方法フローをハードウェア回路にプログラミングすることで、対応するハードウェア回路構造を得ることがほとんどである。従って、方法フローの改良がハードウェア物理モジュールにより実現できないとは言い切れない。例えば、プログラマブルロジックデバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ、ＰＬＤ）（例えばフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、ＦＰＧＡ））はこのような集積回路であり、その論理機能がデバイスのユーザーによるプログラミングによって決定される。チップメーカーが専用の集積回路チップを設計・製造する代わりに、設計者がプログラミングしてデジタルシステムを１枚のＰＬＤ上に「集積」する。そして、現在では、集積回路チップを手作りする代わりに、このプログラミングは「論理コンパイラ（ｌｏｇｉｃ ｃｏｍｐｉｌｅｒ）」というソフトウェアを使って実現されることがほとんどであり、これは、プログラムを書くときに使うソフトウェアコンパイラと類似し、前のオリジナルコードをコンパイルするためには、特定のプログラミング言語で書く必要があり、これはハードウェア記述言語（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ、ＨＤＬ）と呼ばれ、ＨＤＬは１種類だけではなく、ＡＢＥＬ（Ａｄｖａｎｃｅｄ Ｂｏｏｌｅａｎ Ｅｘｐｒｅｓｓｉｏｎ Ｌａｎｇｕａｇｅ）、ＡＨＤＬ（Ａｌｔｅｒａ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）、Ｃｏｎｆｌｕｅｎｃｅ、ＣＵＰＬ（Ｃｏｒｎｅｌｌ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｏｇｒａｍｍｉｎｇ Ｌａｎｇｕａｇｅ）、ＨＤＣａｌ、ＪＨＤＬ（Ｊａｖａ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）、Ｌａｖａ、Ｌｏｌａ、ＭｙＨＤＬ、ＰＡＬＡＳＭ、ＲＨＤＬ（Ｒｕｂｙ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）など、多くの種類があり、現在最もよく使われているのはＶＨＤＬ（Ｖｅｒｙ－Ｈｉｇｈ－Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）とＶｅｒｉｌｏｇである。方法フローを、上記のハードウェア記述言語のいくつかでちょっと論理的にプログラミングして集積回路にプログラミングするだけで、論理的な方法フローを実現するハードウェア回路は簡単に得られることは、当業者には明らかであろう。
コントローラは、任意の適切な方法で実現されてもよく、例えば、コントローラはマイクロプロセッサまたはプロセッサと、当該（マイクロ）プロセッサによって実行可能なコンピュータ可読プログラムコード（例えば、ソフトウェアまたはファームウェア）を記憶するコンピュータ可読記憶媒体と、論理ゲート、スイッチ、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＡＳＩＣ）、プログラマブルロジックコントローラおよび埋め込みマイクロコントローラの形態を採用してもよく、コントローラの例として、ＡＲＣ ６２５Ｄ、Ａｔｍｅｌ ＡＴ９１ＳＡＭ、Ｍｉｃｒｏｃｈｉｐ ＰＩＣ１８Ｆ２６Ｋ２０、Ｓｉｌｉｃｏｎｅ Ｌａｂｓ Ｃ８０５１Ｆ３２０などのマイクロコントローラを含むが、これらに限定されず、メモリコントローラはさらに、メモリの制御ロジックの一部として実現されることも可能である。 また、純粋なコンピュータ可読プログラムコードでコントローラを実現することに加えて、方法ステップを論理的にプログラミングすることで、コントローラに、論理ゲート、スイッチ、特定用途向け集積回路、プログラマブルロジックコントローラおよび埋め込みマイクロコントローラなどの形態で同じ機能を実行させることも完全に可能であることは、当業者には明らかであろう。従って、このようなコントローラを、ハードウェアコンポーネントとみなしてもよく、様々な機能を実現するためのその中に含まれる装置も、ハードウェアコンポーネント内の構造とみなしてもよい。または、さらに、様々な機能を実現するための装置を、方法を実現するソフトウェアモジュールであってもよいし、ハードウェアコンポーネント内の構造であってもよいと、みなしてもよい。
上記実施形態で説明したシステム、装置、モジュールまたはユニットは、具体的には、コンピュータチップ、エンティティ、または何らかの機能を有する製品によって実現されてもよい。典型的な実現デバイスはコンピュータである。具体的に、コンピュータは例えば、パーソナルコンピュータ、ラップトップコンピュータ、携帯電話、カメラ付き電話、スマートフォン、パーソナルデジタルアシスタント、メディアプレーヤ、ナビゲーションデバイス、電子メールデバイス、ゲーム機、タブレット、ウェアラブルデバイス、またはこれらのデバイスの任意のいくつかの組み合わせであってもよい。
なお、説明の便宜上、上記の装置を説明するときに機能によって様々なユニットに分けてそれぞれ説明する。もちろん、本発明を実施する際に、各ユニットの機能を同一または複数のソフトウェアおよび／またはハードウェアで実現することも可能である。
当業者であれば分かるように、本発明の実施形態が、方法、システム、またはコンピュータプログラム製品として提供されてもよい。従って、本発明は、ハードウェアだけからなる実施形態、ソフトウェアだけからなる実施形態、またはソフトウェアとハードウェアを組み合わせた実施形態なる形態を用いてもよい。さらに、本発明は、コンピュータで使用可能なプログラムコードを含む１つまたは複数のコンピュータで使用可能な記憶媒体（磁気ディスクメモリ、ＣＤ－ＲＯＭ、光学メモリなどを含むが、これらに限定されない）において実施されるコンピュータプログラム製品の形態であってもよい。
本発明は、本発明の実施形態による方法、デバイス（システム）、およびコンピュータプログラム製品のフローチャートおよび／またはブロック図を参照して説明される。フローチャートおよび／またはブロック図における各フローおよび／またはブロック、並びにフローチャートおよび／またはブロック図におけるフローおよび／またはブロックの組み合わせは、コンピュータプログラム命令によって実現されてもよいことが理解されるべきである。これらのコンピュータプログラム命令は、マシンを生成するために、汎用コンピュータ、専用コンピュータ、埋め込みプロセッサ、または他のプログラム可能なデータ処理デバイスのプロセッサに提供されてもよく、それにより、コンピュータまたは他のプログラム可能なデータ処理デバイスのプロセッサによって実行される命令により、フローチャートの１つまたは複数のフロー、および／またはブロック図の１つまたは複数のブロックにおいて指定される機能を実現するための装置が生成される。
これらのコンピュータプログラム命令は、コンピュータまたは他のプログラム可能なデータ処理デバイスに特定の方法で作業するように指示することができるコンピュータ可読メモリに記憶されてもよく、その結果、当該コンピュータ可読メモリに記憶されている命令により、フローチャートの１つまたは複数のフローおよび／またはブロック図の１つまたは複数のブロックにおいて指定される機能を実現する命令装置を含む製品が生成される。
これらのコンピュータプログラム命令は、コンピュータまたは他のプログラム可能なデータ処理デバイスにロードしてもよく、それにより、一連の動作ステップがコンピュータまたは他のプログラム可能なデバイス上で実行されることで、コンピュータにより実施される処理が生成され、それにより、コンピュータまたは他のプログラム可能なデバイス上で実行される命令により、フローチャートの１つまたは複数のフロー、および／またはブロック図の１つまたは複数のブロック内で指定される機能を実現するためのステップが提供される。
典型的な構成では、コンピューティングデバイスは、１つ以上のプロセッサ（ＣＰＵ）、入力／出力インターフェイス、ネットワークインタフェース、およびメモリを含む。
メモリは、コンピュータ可読記憶媒体のうちの揮発性メモリ、ランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリなどの形態を含み得、例えば、読み出し専用メモリ（ＲＯＭ）またはフラッシュメモリ（ｆｌａｓｈ ＲＡＭ）である。メモリは、コンピュータ可読記憶媒体の一例である。
コンピュータ可読記憶媒体は不揮発性および揮発性媒体、移動可能および非移動可能な媒体を含み、任意の方法または技術により情報記憶を実現し得る。情報はコンピュータ可読命令、データ構造、プログラムモジュールまたは他のデータであってもよい。コンピュータの記憶媒体は、相変化メモリ（ＰＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、他のタイプのランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリまたは他のメモリ技術、コンパクトディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）または他の光学記憶、磁気カセットテープ、磁気テープ磁気ディスク記憶または他の磁気記憶デバイス、またはコンピューティングデバイスからアクセス可能な情報を記憶するために使用され得る任意の他の非伝送媒体を含むがそれらに限定されない。本明細書の定義によれば、コンピュータ可読記憶媒体は一時記憶コンピュータ可読記憶媒体（ｔｒａｎｓｉｔｏｒｙ Ｍｅｄｉａ）、例えば変調されたデータ信号およびキャリアを含まない。
また、用語「含む」、「含有」またはそのいずれかの他の変形は、非排他的な含有を含むことを意図し、それにより一連の要素を含むプロセス、方法、物品またはデバイスはそれらの要素を含むだけでなく、また明確に列挙されていない他の要素も含み、またはこのようなプロセス、方法、物品またはデバイスの固有の要素も含む。より多くの制限がない場合、文「１つの…を含む」により限定された要素は、前記要素を含むプロセス、方法、物品またはデバイスにさらに他の同じ要素が存在することを排除するものではない。
当業者であれば分かるように、本発明の実施形態が、方法、システム、またはコンピュータプログラム製品として提供されてもよい。従って、本発明は、ハードウェアだけからなる実施形態、ソフトウェアだけからなる実施形態、またはソフトウェアとハードウェアを組み合わせた実施形態なる形態を用いてもよい。さらに、本発明は、コンピュータで使用可能なプログラムコードを含む１つまたは複数のコンピュータで使用可能な記憶媒体（磁気ディスクメモリ、ＣＤ－ＲＯＭ、光学メモリなどを含むが、これらに限定されない）において実施されるコンピュータプログラム製品の形態であってもよい。
本発明は、プログラムモジュールのようなコンピュータによって実行されるコンピュータ実行可能命令の一般的な文脈で記述され得る。一般的に、プログラムモジュールは、特定のタスクを実行する、または特定の抽象データ型を実現するルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含む。本発明は、通信ネットワークを介して接続されたリモート処理装置によってタスクが実行される分散コンピューティング環境においても実施され得る。分散コンピューティング環境において、プログラムモジュールは、記憶デバイスを含むローカルおよびリモートコンピュータ記憶媒体に配置され得る。
本発明における各実施例はいずれも漸進の方式で説明され、各実施例の間の同じまたは類似する部分は互いに参照すればよく、各実施例の重点的に説明されたのは他の実施例との相違点である。特に、システムの実施例に対して、それは基本的に方法の実施例と類似するため、簡単に説明し、関連する部分は方法の実施例の一部の説明を参照すればよい。
上記は、本発明の実施例にすぎず、本発明を限定するために使用されるものではない。当業者にとって、本発明は、様々な変更および変化があり得る。本発明の趣旨と原理から逸脱せず行った任意の修正、同等な置換、改善など、いずれも本発明の特許請求の範囲に含まれるものとするべきである。

Claims (10)

  1. 電界効果トランジスタと、プルダウン抵抗と、を含む再構成可能論理ゲート回路であって、前記電界効果トランジスタは、ソースと、ゲートと、ドレインと、基板と、を含み、前記ソースは電源に接続され、前記ドレインは前記プルダウン抵抗の一端に接続され、前記プルダウン抵抗の他端は接地され、
    前記電界効果トランジスタは、前記ゲートに印加される第１のパルスの周波数の高さに応じて第１の論理状態と第２の論理状態との間で切り替えられ、前記第１の論理状態にある場合、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさに応じて、前記ドレインから出力される電流を制御するために導通状態または遮断状態となるように制御されるために用いられ、前記第２の論理状態にある場合、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、前記ドレインから出力される電流を制御するために導通状態または遮断状態となるように制御されるために用いられ、前記第１のパルスは、前記電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第２のパルスは、前記直流電圧と前記ドレインから出力される電流との相関関係を制御するために用いられ、
    前記プルダウン抵抗は、前記電界効果トランジスタが導通状態にある場合、前記ドレインと地面との接続を遮断して、前記ドレインの電圧が電源電圧に近くなるようにして前記ドレインの電圧をハイレベルに安定させ、前記電界効果トランジスタが遮断状態にある場合、前記ドレインを接地して、前記ドレインの電圧をローレベルに安定させるために用いられる
    ことを特徴とする再構成可能論理ゲート回路。
  2. 前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、導通状態または遮断状態となるように制御されることは、具体的に、
    前記ゲートに印加される第２のパルスが正の電圧強度閾値を超えた場合、前記ゲートに印加される直流電圧がハイレベルであれば、前記電界効果トランジスタは遮断状態となり、前記ゲートに印加される直流電圧がローレベルであれば、前記電界効果トランジスタは導通状態となることと、
    前記ゲートに印加される第２のパルスが負の電圧強度閾値を超えた場合、前記ゲートに印加される直流電圧がローレベルであれば、前記電界効果トランジスタは導通状態となり、前記ゲートに印加される直流電圧がハイレベルであれば、前記電界効果トランジスタは導通状態となることと、を含む
    ことを特徴とする請求項１に記載の再構成可能論理ゲート回路。
  3. 前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、導通状態または遮断状態となるように制御されることは、具体的に、
    前記基板に印加されるバイアス電圧の作用により、前記電界効果トランジスタは、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとに応じて、導通状態または遮断状態となるように制御されることを含む
    ことを特徴とする請求項１に記載の再構成可能論理ゲート回路。
  4. 前記ゲートに印加される前記直流電圧および前記第２のパルスはシリアル入力である
    ことを特徴とする請求項１に記載の再構成可能論理ゲート回路。
  5. 下級回路ユニットをさらに含み、前記下級回路ユニットは、他の電界効果トランジスタと他のプルダウン抵抗とを備え、前記他の電界効果トランジスタのゲートは前記電界効果トランジスタのドレインに接続され、前記他の電界効果トランジスタのドレインは前記他のプルダウン抵抗の一端に接続され、前記他のプルダウン抵抗の他端は接地され、
    前記下級回路ユニットは、前記電界効果トランジスタのドレインの電圧と、前記他の電界効果トランジスタのゲートに印加される第３のパルスおよび第４のパルスとに応じて、前記他の電界効果トランジスタのドレインから出力される電流を制御するために前記他の電界効果トランジスタが導通状態または遮断状態となるように制御するために用いられ、前記第３のパルスは、前記他の電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第４のパルスは、前記他の電界効果トランジスタのゲートに印加される直流電圧と前記他の電界効果トランジスタのドレインから出力される電流との相関関係を制御するために用いられる
    ことを特徴とする請求項１に記載の再構成可能論理ゲート回路。
  6. 再構成可能論理ゲート回路に適用される回路の制御方法であって、前記再構成可能論理ゲート回路は、電界効果トランジスタと、プルダウン抵抗と、を含み、前記電界効果トランジスタは、ソースと、ゲートと、ドレインと、基板と、を含み、前記ソースは電源に接続され、前記ドレインは前記プルダウン抵抗の一端に接続され、前記プルダウン抵抗の他端は接地され、
    論理演算命令を受信するステップと、
    前記論理演算命令のタイプが第１のタイプである場合、前記ゲートに印加される第１のパルスの周波数の大きさを変えることで、前記電界効果トランジスタを第１の論理状態にし、前記プルダウン抵抗の作用により、前記ゲートに印加される直流電圧の大きさを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御し、前記ドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行い、
    前記論理演算命令のタイプが第２のタイプである場合、前記ゲートに印加される第１のパルスの周波数の大きさを変えることで、前記電界効果トランジスタを第２の論理状態にし、前記プルダウン抵抗の作用により、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御し、前記ドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行うステップと、を含み、
    前記第１のパルスは、前記電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第２のパルスは、前記直流電圧と前記ドレインから出力される電流との相関関係を制御するために用いられる
    ことを特徴とする回路の制御方法。
  7. 前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御することは、具体的に、
    前記ゲートに印加される第２のパルスが正の電圧強度閾値を超えるように調整した場合、前記ゲートに印加される直流電圧をハイレベルに調整すれば、前記電界効果トランジスタは遮断状態となり、前記ゲートに印加される直流電圧をローレベルに調整すれば、前記電界効果トランジスタは導通状態となり、
    前記ゲートに印加される第２のパルスが負の電圧強度閾値を超えるように調整した場合、前記ゲートに印加される直流電圧をローレベルに調整すれば、前記電界効果トランジスタは導通状態となり、前記ゲートに印加される直流電圧をハイレベルに調整すれば、前記電界効果トランジスタは導通状態となることを含む
    ことを特徴とする請求項６に記載の回路の制御方法。
  8. 前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御することは、具体的に、
    前記電界効果トランジスタの前記基板にバイアス電圧を印加し、前記バイアス電圧の作用により、前記ゲートに印加される直流電圧の大きさと前記ゲートに印加される第２のパルスとを調整することで、前記電界効果トランジスタが導通状態または遮断状態となるように制御することを含む
    ことを特徴とする請求項６に記載の回路の制御方法。
  9. 前記再構成可能論理ゲート回路は、下級回路ユニットをさらに含み、前記下級回路ユニットは、他の電界効果トランジスタと他のプルダウン抵抗とを備え、前記他の電界効果トランジスタのゲートは前記電界効果トランジスタのドレインに接続され、前記他の電界効果トランジスタのドレインは前記他のプルダウン抵抗の一端に接続され、前記他のプルダウン抵抗の他端は接地され、
    前記電界効果トランジスタのゲートに印加される前記第１のパルスの周波数と、前記第２のパルスと、前記直流電圧の大きさとを変えることで、前記電界効果トランジスタのドレインの電圧を制御し、前記他の電界効果トランジスタのゲートに印加される第３パルスと第４パルスとを制御することで、前記他の電界効果トランジスタが導通状態または遮断状態となるように制御し、前記他の前記電界効果トランジスタのドレインから出力される電流を制御することで前記論理演算命令に従って論理演算を行うステップをさらに含み、
    前記第３のパルスは、前記他の電界効果トランジスタの前記第１の論理状態と前記第２の論理状態との間の切り替えを制御するために用いられ、前記第４のパルスは、前記他の電界効果トランジスタのゲートに印加される直流電圧と前記他の電界効果トランジスタのドレインから出力される電流との相関関係を制御するために用いられる
    ことを特徴とする請求項６に記載の回路の制御方法。
  10. メモリと、プロセッサと、メモリに格納され、プロセッサ上で実行可能なコンピュータプログラムとを備える電子デバイスであって、請求項１～５のいずれかに記載の再構成可能論理ゲート回路または請求項６～９のいずれかに記載の回路の制御方法を実現する
    ことを特徴とする電子デバイス。
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