KR102475066B1 - 가변형 로직 인 메모리 셀 - Google Patents

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Abstract

본 발명은 트리플 게이트 피드백 메모리 소자로 구성된 가변형 로직 인 메모리 셀에 관한 것으로, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀 드레인 영역, 채널 영역, 소스 영역을 포함하고, 상기 채널 영역 상에서 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성된 게이트 영역을 포함하는 트리플 게이트 피드백 메모리 소자를 복수로 포함하고, 상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 제1 및 제2 프로그래밍 게이트 전극을 통해 인가되는 프로그램 전압(VPG)의 레벨에 따라 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 제1 채널 동작 및 제2 채널 동작 중 어느 하나의 채널 동작을 수행하고, 상기 컨트롤 게이트 전극을 통해 인가되는 컨트롤 전압(VCG)의 레벨에 기반하여 온 상태(on state)와 오프 상태(off state) 중 어느 하나의 상태로 결정되며, 상기 수행된 어느 하나의 채널 동작에서 상기 어느 하나의 상태에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.

Description

가변형 로직 인 메모리 셀{RECONFIGURABLE LOGIC-IN-MEMORY CELL}
본 발명은 트리플 게이트 피드백 메모리 소자로 구성된 가변형 로직 인 메모리 셀에 관한 것으로, 보다 상세하게는, 양성 피드백 루프(positive feedback loop)로 구동하는 트리플 게이트 피드백 메모리 소자를 이용하여 논리 연산 기능 및 메모리 기능을 제공하는 가변형 로직 인 메모리 셀을 구현하는 기술에 관한 것이다.
기존 폰 노이만(von Neumann) 기반의 컴퓨터 시스템은 프로세서와 메모리가 분리되어 버스(bus)를 통해 데이터의 전송이 이루어진다.
하지만 컴퓨팅 성능의 증가에 따라 프로세서와 메모리간 데이터 처리속도 차이로 인해 병목 현상이 발생하게 되었고, 대용량 데이터 처리에 한계를 드러내기 시작했다.
다시 말해, 반도체 산업의 혁명적인 발전인 폰 노이만 기반의 시스템은 현대 컴퓨터의 통합 밀도와 성능을 향상시켰지만 프로세서와 메모리 계층 구조 간의 물리적인 분리에 따라 에너지를 많이 소모하고 데이터 전송과 대기 시간이 길다는 단점이 있다.
4 차 산업 혁명 이후 5G 통신 표준, 사물 인터넷(IoT), 인공 지능(AI)과 같은 데이터 집약적인 애플리케이션의 증가를 고려할 때, 새로운 컴퓨팅 패러다임은 대규모 데이터 처리 요구 사항에 필수적이다.
상술한 문제를 해결하기 위해 연산과 기억 기능을 융합한 로직 인 메모리(logic in memory, LIM)기술에 대한 연구가 집중 및 가속화되고 있다.
로직 인 메모리 기술은 프로세서의 연산 기능과 메모리의 기억 기능을 동일한 공간에서 수행하기 때문에 데이터 전송 시 발생하는 지연 시간과 전력 소모를 줄이고 시스템의 집적도를 크게 향상시킬 수 있다.
종래 로직 인 메모리 기술은 휘발성 메모리 소자에 해당하는 SRAM(static random access memory), DRAM(dynamic RAM)와 비휘발성 메모리 소자에 해당하는 ReRAM(resistive RAM), MRAM(magnetoresistive RAM), PCRAM(phase-change RAM) 등을 기반으로 활발히 연구되어 왔다.
휘발성 메모리 소자 기반 로직 인 메모리 기술의 경우 안정적인 동작을 위해 많은 수의 트랜지스터가 필요하여 전체 면적과 전력 소모가 높다는 한계가 존재한다.
또한, 비휘발성 메모리 소자 기반의 로직 인 메모리 기술의 경우 비실리콘 물질을 사용하여 복잡한 공정 과정이 요구되며, 낮은 소자 균일성과 안정성으로 인해 실용화가 되기 어렵다.
또한, 기 연구 된 로직 인 메모리 기술들은 하나의 셀에서 모든 기본 CMOS 논리 연산을 구현할 수 없고 논리 연산에 따라 개별적인 회로 및 배선이 요구됨에 따라 낮은 집적도를 가진다.
따라서, 실리콘 기반 CMOS 공정을 활용하여 제작이 가능하며 한 개의 셀 내에서 모든 기본 로직 연산을 수행하고 그 값을 저장하는 가변형 로직 인 메모리 셀 기술 개발이 필요한 상황이다.
한국공개특허 제10-2021-0012454호, "트리플 게이트 구조의 이온전계효과 트랜지스터 기반 고성능 바이오 센서" 한국등록특허 제10-1857873호, "로직 반도체 소자" 한국등록특허 제10-1438773호, "자기장 제어 가변형 논리 소자 및 그 제어 방법" 한국등록특허 제10-1919148호, "소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법"
본 발명은 양성 피드백 루프(positive feedback loop)로 구동하는 트리플 게이트 피드백 메모리 소자를 이용하여 논리 연산 기능 및 메모리 기능을 제공하는 가변형 로직 인 메모리 셀을 구현하는 것을 목적으로 한다.
본 발명은 기존 CMOS 공정을 적용한 실리콘 기반 피드백 메모리 소자인 트리플 게이트 피드백 메모리 소자를 활용하여 가변형 로직 인 메모리 셀을 구현하는 것을 목적으로 한다.
본 발명은 채널 유형 가변 특성을 가진 트리플 게이트 피드백 메모리 소자를 이용하여 모든 기본 논리 연산을 수행하고, 수행된 논리 연산 결과를 기억하는 가변형 로직 인 메모리 셀을 구현하는 것을 목적으로 한다.
본 발명은 논리 연산과 저장 기능의 융합을 통해 데이터 병목 현상에 따른 처리 속도 및 집적화 한계를 개선하는 것을 목적으로 한다.
본 발명은 채널 유형 가변 특성을 이용하여 구조 변경 및 외부 바이어스 없이 논리 연산 값을 유지하는 우수한 메모리 특성으로 대기 전력 효율을 향상시키는 것을 목적으로 한다.
본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀 드레인 영역, 채널 영역, 소스 영역을 포함하고, 상기 채널 영역 상에서 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성된 게이트 영역을 포함하는 트리플 게이트 피드백 메모리 소자를 복수로 포함하고, 상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 제1 및 제2 프로그래밍 게이트 전극을 통해 인가되는 프로그램 전압(VPG)의 레벨에 따라 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 제1 채널 동작 및 제2 채널 동작 중 어느 하나의 채널 동작을 수행하고, 상기 컨트롤 게이트 전극을 통해 인가되는 컨트롤 전압(VCG)의 레벨에 기반하여 온 상태(on state)와 오프 상태(off state) 중 어느 하나의 상태로 결정되며, 상기 수행된 어느 하나의 채널 동작에서 상기 어느 하나의 상태에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.
상기 드레인 영역은 p 도핑 상태이고, 상기 소스 영역은 n 도핑 상태이며, 상기 채널 영역은 진성(intrinsic) 상태이고, 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역은 상기 프로그램 전압(VPG)의 레벨이 하이 레벨인 경우에 상기 제1 채널 동작에 해당하는 n 채널로 동작하고, 상기 프로그램 전압(VPG)의 레벨이 로우 레벨인 경우에 상기 제2 채널 동작에 해당하는 p 채널로 동작할 수 있다.
상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 온 상태로 결정되고, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 오프 상태로 결정될 수 있다.
상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 하이 레벨로 증가되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 소오스 영역에 인접한 상기 제2 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 소오스 영역으로부터 전자가 주입되는 제1 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 될 수 있다.
상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 오프 상태로 결정되고, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 온 상태로 결정될 수 있다.
상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 로우 레벨로 감소되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 드레인 영역에 인접한 상기 제1 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 드레인 영역으로부터 정공이 주입되는 제2 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 될 수 있다.
상기 가변형 로직 인 메모리 셀은 상기 복수의 트리플 게이트 피드백 메모리 소자 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역 끼리 연결되고 소오스 영역 끼리 연결되는 복수의 제1 병렬 연결부로 구성되는 제1 회로 구조 및 상기 복수의 트리플 게이트 피드백 메모리 소자 중 네 개의 트리플 게이트 피드백 메모리 소자 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역과 소오스 영역이 직렬로 연결된 제1 직렬 연결부와 나머지 두개의 트리플 게이트 피드백 메모리 소장의 드레인 영역과 소오스 영역이 직렬로 연결된 제2 직렬 연결부 간의 공통 드레인 영역과 공통 소오스 영역이 연결되는 복수의 제2 병렬 연결부로 구성되는 제2 회로 구조 중 어느 하나의 회로 구조로 구성될 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제1 회로 구조로 구성되는 경우, 상기 복수의 제1 병렬 연결부 중 첫번째 제1 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 상기 복수의 제1 병렬 연결부 중 마지막 제1 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가하고, 상기 제2 회로 구조로 구성되는 경우, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 상기 복수의 제2 병렬 연결부 중 마지막 제2 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며 상기 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며 상기 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 좌측 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 우측 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 하이 레벨이거나 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 상측 및 상기 마지막 제2 병렬 연결부의 좌측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 하측 및 상기 마지막 제2 병렬 연결부의 우측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 로우 레벨이거나 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 상측 및 상기 마지막 제2 병렬 연결부의 좌측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 하측 및 상기 마지막 제2 병렬 연결부의 우측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 좌측 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 우측 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 상기 제1 채널 동작을 수행하고, 우측은 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 상기 제2 채널 동작을 수행하고, 상우측은 상기 제1 채널 동작을 수행하며, 하좌측은 상기 제1 채널 동작을 수행하고, 하우측은 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 상기 제2 채널 동작을 수행하고, 상우측은 상기 제1 채널 동작을 수행하며, 하좌측은 상기 제1 채널 동작을 수행하고, 하우측은 상기 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 상기 제1 채널 동작을 수행하고, 우측은 상기 제2 채널 동작을 수행하며, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행할 수 있다.
상기 가변형 로직 인 메모리 셀은, 상기 드레인 전압(VDD), 상기 소스 전압(VSS), 상기 프로그램 전압(VPG) 및 상기 컨트롤 전압(VCG)이 제로 레벨로 인가되는 경우에 상기 출력 전압(VOUT)의 레벨을 유지하여 상기 메모리 기능을 수행할 수 있다.
본 발명은 양성 피드백 루프(positive feedback loop)로 구동하는 트리플 게이트 피드백 메모리 소자를 이용하여 논리 연산 기능 및 메모리 기능을 제공하는 가변형 로직 인 메모리 셀을 구현할 수 있다.
본 발명은 기존 CMOS 공정을 적용한 실리콘 기반 피드백 메모리 소자인 트리플 게이트 피드백 메모리 소자를 활용하여 가변형 로직 인 메모리 셀을 구현할 수 있다.
본 발명은 채널 유형 가변 특성을 가진 트리플 게이트 피드백 메모리 소자를 이용하여 모든 기본 논리 연산을 수행하고, 수행된 논리 연산 결과를 기억하는 가변형 로직 인 메모리 셀을 구현할 수 있다.
본 발명은 논리 연산과 저장 기능의 융합을 통해 데이터 병목 현상에 따른 처리 속도 및 집적화 한계를 개선할 수 있다.
본 발명은 채널 유형 가변 특성을 이용하여 구조 변경 및 외부 바이어스 없이 논리 연산 값을 유지하는 우수한 메모리 특성으로 대기 전력 효율을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀을 구성하는 트리플 게이트 피드백 메모리 소자를 설명하는 도면이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자의 회로 기호를 설명하는 도면이다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자의 동작 원리를 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 회로도를 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NOT 게이트 동작을 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 YES 게이트 동작을 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 NAND 게이트 동작을 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 NOR 게이트 동작을 설명하는 도면이다.
도 9a 및 도 9b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 AND 게이트 동작을 설명하는 도면이다.
도 10a 및 도 10b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 OR 게이트 동작을 설명하는 도면이다.
도 11a 및 도 11b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 XNOR 게이트 동작을 설명하는 도면이다.
도 12a 및 도 12b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 XOR 게이트 동작을 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or'를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀을 구성하는 트리플 게이트 피드백 메모리 소자를 설명하는 도면이다.
도 1a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀을 구성하는 트리플 게이트 피드백 메모리 소자의 단면도를 예시하고, 도 1b는 트리플 게이트 피드백 메모리 소자의 입체도를 예시한다.
도 1a를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자(100)는 드레인 영역(101), 채널 영역(102), 소스 영역(103) 및 게이트 영역을 포함하고, 게이트 영역은 게이트 절연막(104) 상에 형성되는 제1 및 제2 프로그래밍 게이트 전극(108) 및 컨트롤 게이트 전극(107)을 포함한다.
일례로, 드레인 영역(101)에는 드레인 전극(105)이 형성되고, 소스 영역(103)에는 소스 전극(106)이 형성될 수 있다.
본 발명의 일실시예에 따르면 트리플 게이트 피드백 메모리 소자(100)는 p-i-n 나노 구조체인 드레인 영역(101), 채널 영역(102) 및 소스 영역(103)을 포함한다.
일례로, 드레인 영역(101)은 p 도핑 상태이고, 소스 영역(103)은 n 도핑 상태이며, 채널 영역(102)은 진성(intrinsic) 상태일 수 있다.
채널 영역(102)에서 제1 및 제2 프로그래밍 게이트 전극(108) 아래의 채널 영역은 프로그램 전압(VPG)의 레벨이 하이 레벨인 경우에 제1 채널 동작에 해당하는 n 채널로 동작하고, 프로그램 전압(VPG)의 레벨이 로우 레벨인 경우에 제2 채널 동작에 해당하는 p 채널로 동작할 수 있다.
트리플 게이트 피드백 메모리 소자(100)는 복수로 구성되어 가변형 로직 인 메모리 셀을 이룰 수 있다.
트리플 게이트 피드백 메모리 소자(100)는 제1 및 제2 프로그래밍 게이트 전극(108)을 통해 인가되는 프로그램 전압(VPG)의 레벨에 따라 채널 영역에서 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 제1 채널 동작 및 제2 채널 동작 중 어느 하나의 채널 동작을 수행할 수 있다.
또한, 트리플 게이트 피드백 메모리 소자(100)는 컨트롤 게이트 전극(107)을 통해 인가되는 컨트롤 전압(VCG)의 레벨에 기반하여 온 상태(on state)와 오프 상태(off state) 중 어느 하나의 상태로 결정될 수 있다.
따라서, 가변형 로직 인 메모리 셀은 기 수행된 어느 하나의 채널 동작에서 어느 하나의 상태에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.
도 1b를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자(110)는 드레인 영역(111), 채널 영역(112), 소스 영역(113) 및 게이트 영역을 포함하고, 게이트 영역은 게이트 절연막(114) 상에 형성되는 제1 및 제2 프로그래밍 게이트 전극(118) 및 컨트롤 게이트 전극(117)을 포함한다.
본 발명의 일실시예에 따르면 트리플 게이트 피드백 메모리 소자(110)는 p-i-n 나노 구조체인 드레인 영역(111), 채널 영역(112) 및 소스 영역(113)을 포함한다.
일례로, 드레인 영역(111)은 p 도핑 상태이고, 소스 영역(113)은 n 도핑 상태이며, 채널 영역(112)은 진성(intrinsic) 상태일 수 있다.
채널 영역(112)에서 제1 및 제2 프로그래밍 게이트 전극(118) 아래의 채널 영역은 프로그램 전압(VPG)의 레벨이 하이 레벨인 경우에 제1 채널 동작에 해당하는 n 채널로 동작하고, 프로그램 전압(VPG)의 레벨이 로우 레벨인 경우에 제2 채널 동작에 해당하는 p 채널로 동작할 수 있다.
트리플 게이트 피드백 메모리 소자(110)는 복수로 구성되어 가변형 로직 인 메모리 셀을 이룰 수 있다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자의 회로 기호를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자의 채널 영역이 제1 채널 동작을 수행하여 n 채널로 동작하는 경우에 회로 기호를 예시한다.
한편, 도 2b는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자의 채널 영역이 제2 채널 동작을 수행하여 p 채널로 동작하는 경우에 회로 기호를 예시한다.
도 2a를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자(200)는 드레인 영역, 채널 영역, 소오스 영역 및 게이트 영역을 포함하는 나노 구조체(201)에서 게이트 영역에 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성되어 프로그래밍 게이트 단자(PG) 및 컨트롤 게이트 단자(CG)가 연결되고, 드레인 영역에 드레인 전극이 형성되어 드레인 단자(D)가 연결되며, 소오스 영역에 소오스 전극이 형성되어 소오스 단자(S)가 연결된다.
또한, 트리플 게이트 피드백 메모리 소자(200)의 기호는 채널 동작 상태 영역(202)을 통해 트리플 게이트 피드백 메모리 소자(200)가 제1 채널 동작 상태임을 나타낸다.
다시 말해, 트리플 게이트 피드백 메모리 소자(200)의 기호는 채널 동작 상태 영역(202)을 솔리드(solid) 형태로 나타내어 트리플 게이트 피드백 메모리 소자(200)가 n 채널로 동작 중임을 나타낼 수 있다.
도 2b를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자(210)는 드레인 영역, 채널 영역, 소오스 영역 및 게이트 영역을 포함하는 나노 구조체(211)에서 게이트 영역에 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성되어 프로그래밍 게이트 단자(PG) 및 컨트롤 게이트 단자(CG)가 연결되고, 드레인 영역에 드레인 전극이 형성되어 드레인 단자(D)가 연결되며, 소오스 영역에 소오스 전극이 형성되어 소오스 단자(S)가 연결된다.
또한, 트리플 게이트 피드백 메모리 소자(210)의 기호는 채널 동작 상태 영역(212)을 통해 트리플 게이트 피드백 메모리 소자(210)가 제2 채널 동작 상태임을 나타낸다.
다시 말해, 트리플 게이트 피드백 메모리 소자(210)의 기호는 채널 동작 상태 영역(212)을 빈(empty) 형태로 나타내어 트리플 게이트 피드백 메모리 소자(200)가 p 채널로 동작 중임을 나타낼 수 있다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자의 동작 원리를 설명하는 도면이다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자가 p 채널로 동작하는 경우의 동작 원리를 예시한다.
도 3a를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자(300)는 드레인 단자(301)를 통해 양의 전압을 인가 받고, 프로그래밍 게이트 단자(302)에서 프로그램 전압의 레벨이 로우 레벨에 해당하는 음의 전압을 인가 받은 경우에 채널 영역(303) 중 프로그래밍 게이트 전극(PG) 아래의 채널 영역은 p 채널로 프로그램되어서 p 채널로 동작한다.
일례로, 트리플 게이트 피드백 메모리 소자(300)는 컨트롤 게이트 단자(304)를 통해 인가되는 컨트롤 전압의 레벨에 기반하여 온 상태 또는 오프 상태로 결정된다.
트리플 게이트 피드백 메모리 소자(300)의 온 및 오프 동작 상태는 도 3b 및 도 3c를 통해 설명한다.
도 3b를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자가 p 채널로 동작할 경우에 동작 상태(310)는 컨트롤 게이트 단자를 통해 인가되는 컨트롤 전압의 레벨이 로우 레벨인 경우에 온 상태이고, 하이 레벨인 경우에는 오프 상태로 결정된다.
도 3c를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자가 p 채널로 동작할 경우에 컨트롤 전압의 레벨에 기반하여 오프 상태일 시 에너지 밴드(320)를 예시하고, 온 상태일 시 에너지 밴드(321)를 예시한다.
에너지 밴드(320)와 에너지 밴드(321)를 참고하면, 채널 영역에서 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 p 채널 동작에 해당하는 제2 채널 동작을 수행할 경우, 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 로우 레벨로 감소되면 채널 영역에서 컨트롤 게이트 전극 아래 채널 영역과 드레인 영역에 인접한 제1 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 낮아진 포텐셜 장벽으로 인해 드레인 영역으로부터 정공이 주입되는 제2 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 온 상태가 된다.
즉, 트리플 게이트 피드백 메모리 소자는 제2 양성 피드백 루프가 발생하여 에너지 밴드(320)에서 에너지 밴드(321)로 전환된다.
예를 들어, 제2 양성 피드백 루프는 채널 영역에서 정공이 다수 캐리어(majority carrier)가 되는 양성 피드백 루프일 수 있다.
도 3d 내지 도 3f는 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자가 n 채널로 동작하는 경우의 동작 원리를 예시한다.
도 3d를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자(330)는 소오스 단자(331)를 통해 음의 전압을 인가 받고, 프로그래밍 게이트 단자(332)에서 프로그램 전압의 레벨이 하이 레벨에 해당하는 양의 전압을 인가 받은 경우에 채널 영역(333) 중 프로그래밍 게이트 전극(PG) 아래의 채널 영역은 n 채널로 프로그램되어서 n 채널로 동작한다.
일례로, 트리플 게이트 피드백 메모리 소자(330)는 컨트롤 게이트 단자(334)를 통해 인가되는 컨트롤 전압의 레벨에 기반하여 온 상태 또는 오프 상태로 결정된다.
트리플 게이트 피드백 메모리 소자(330)의 온 및 오프 동작 상태는 도 3e 및 도 3f를 통해 설명한다.
도 3e를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자가 n 채널로 동작할 경우에 동작 상태(340)는 컨트롤 게이트 단자를 통해 인가되는 컨트롤 전압의 레벨이 하이 레벨인 경우에 온 상태이고, 로우 레벨인 경우에는 오프 상태로 결정된다.
도 3f를 참고하면, 본 발명의 일실시예에 따른 트리플 게이트 피드백 메모리 소자가 n 채널로 동작할 경우에 컨트롤 전압의 레벨에 기반하여 오프 상태일 시 에너지 밴드(350)를 예시하고, 온 상태일 시 에너지 밴드(351)를 예시한다.
에너지 밴드(350)와 에너지 밴드(351)를 참고하면, 채널 영역에서 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 n 채널 동작에 해당하는 제1 채널 동작을 수행할 경우, 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 하이 레벨로 증가되면 채널 영역에서 컨트롤 게이트 전극 아래 채널 영역과 소오스 영역에 인접한 제2 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 낮아진 포텐셜 장벽으로 인해 소오스 영역으로부터 전자가 주입되는 제1 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 온 상태가 된다.
즉, 트리플 게이트 피드백 메모리 소자는 제1 양성 피드백 루프가 발생하여 에너지 밴드(320)에서 에너지 밴드(321)로 전환된다.
예를 들어, 제1 양성 피드백 루프는 채널 영역에서 전자가 다수 캐리어(majority carrier)가 되는 양성 피드백 루프일 수 있다.
본 발명의 일실시예에 따르면 트리플 게이트 피드백 메모리 소자는 게이트 영역에 인가되는 컨트롤 전압의 레벨에 따라 제1 양성 피드백 루프 또는 제2 양성 피드백 루프가 형성되고, 그와 함께 제1 채널 동작 및 제2 채널 동작에서 온 또는 오프 상태가 가변적으로 제어되는 소자일 수 있다.
또한, 트리플 게이트 피드백 메모리 소자는 채널 영역의 포텐셜 우물에 전하 캐리어들이 축적되면서 양성 피드백 루프를 형성하면서 턴온이 되는데, 이는 채널 영역에서 데이터를 보존하는 메모리 기능으로 활용될 수 있다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 회로도를 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 복수의 트리플 게이트 피드백 메모리 소자들을 이용하여 구성된 가변형 로직 인 메모리 셀의 회로도를 예시한다.
도 4a 및 도 4b를 참고하면, 가변형 로직 인 메모리 셀은 두 가지 형태의 회로로 구현이 가능하다.
도 4a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(400)은 트리플 게이트 피드백 메모리 소자(401) 두 개가 드레인 영역 및 소오스 영역 끼리 연결된 병렬 연결부를 기반으로 구성되고, 네 개의 병렬 연결부가 차례로 소오스와 드레인이 연결된 형태를 가진다.
다시 말해, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(400)은 복수의 트리플 게이트 피드백 메모리 소자 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역 끼리 연결되고 소오스 영역 끼리 연결되는 복수의 제1 병렬 연결부로 구성되는 제1 회로 구조를 나타낸다.
일례로, 가변형 로직 인 메모리 셀(400)은 제1 회로 구조로 구성되는 경우, 복수의 제1 병렬 연결부 중 첫번째 제1 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 복수의 제1 병렬 연결부 중 마지막 제1 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가하여 공급 전압을 인가하고 각 트리플 게이트 피드백 메모리 소자(401)에 컨트롤 게이트 단자를 통해 인가되는 입력 전압에 따른 출력 단자(402)에서의 출력 전압의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.
도 4b를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(410)은 트리플 게이트 피드백 메모리 소자(411) 네 개 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역과 소오스 영역이 직렬로 연결된 제1 직렬 연결부와 나머지 두개의 트리플 게이트 피드백 메모리 소장의 드레인 영역과 소오스 영역이 직렬로 연결된 제2 직렬 연결부 간의 공통 드레인 영역과 공통 소오스 영역이 연결되는 복수의 제2 병렬 연결부로 구성되는 제2 회로 구조를 가진다.
일례로, 가변형 로직 인 메모리 셀(410)은 제2 회로 구조로 구성되는 경우, 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 복수의 제2 병렬 연결부 중 마지막 제2 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가하여 공급 전압을 인가하고 각 트리플 게이트 피드백 메모리 소자(411)에 컨트롤 게이트 단자를 통해 인가되는 입력 전압에 따른 출력 단자(412)에서의 출력 전압의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NOT 게이트 동작을 설명하는 도면이다.
도 5a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NOT 게이트 동작에서의 회로도를 예시한다.
도 5a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(500)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
또한, 가변형 로직 인 메모리 셀(500)은 프로그래밍 게이트 단자(PG)를 통해 인가되는 프로그래밍 전압에 기반하여 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부(501)를 구성하는 트리플 게이트 피드백 메모리 소자들이 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부(502)를 구성하는 트리플 게이트 피드백 메모리 소자들이 제1 채널 동작을 수행한다.
이때, 가변형 로직 인 메모리 셀(500)은 컨트롤 게이트 단자(CG)를 통해 인가되는 입력 전압(A)인 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 출력 단자를 통해 측정되는 출력 전압(VOUT)의 레벨이 하이 레벨이고, 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨로 NOT 게이트 동작에 해당하는 논리 연산 기능을 수행할 수 있다.
도 5b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NOT 게이트 동작에서의 타이밍도를 예시한다.
도 5b를 참고하면, 타이밍도(510)는 '0'에 해당하는 로우 레벨의 입력 전압 (VA)이 인가 되었을 때 '1'에 해당하는 하이 레벨의 출력 전압(VOUT)이 연산되고, '1'에 해당하는 하이 레벨의 입력 전압 (VA)이 인가 되었을 때 '0'에 해당하는 로우 레벨의 출력 전압(VOUT)이 연산됨을 나타낸다.
또한 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 YES 게이트 동작을 설명하는 도면이다.
도 6a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 YES 게이트 동작에서의 회로도를 예시한다.
도 6a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(600)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
또한, 가변형 로직 인 메모리 셀(600)은 프로그래밍 게이트 단자(PG)를 통해 인가되는 프로그래밍 전압에 기반하여 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부(601)를 구성하는 트리플 게이트 피드백 메모리 소자들이 제1 채널 동작을 수행하고, 마지막 제2 병렬 연결부(602)를 구성하는 트리플 게이트 피드백 메모리 소자들이 제2 채널 동작을 수행한다.
이때, 가변형 로직 인 메모리 셀(600)은 컨트롤 게이트 단자(CG)를 통해 인가되는 입력 전압(A)인 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 출력 단자를 통해 측정되는 출력 전압(VOUT)의 레벨이 하이 레벨이고, 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨로 YES 게이트 동작에 해당하는 논리 연산 기능을 수행할 수 있다.
도 6b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 YES 게이트 동작에서의 타이밍도를 예시한다.
도 6b를 참고하면, 타이밍도(610)는 '0'에 해당하는 로우 레벨의 입력 전압 (VA)이 인가 되었을 때 ‘0’에 해당하는 로우 레벨의 출력 전압(VOUT)이 연산되고, '1'에 해당하는 하이 레벨의 입력 전압 (VA)이 인가 되었을 때 '1'에 해당하는 하이 레벨의 출력 전압(VOUT)이 연산됨을 나타낸다.
또한, 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
도 7a 및 도 7b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 NAND 게이트 동작을 설명하는 도면이다.
도 7a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NAND 게이트 동작에서의 회로도를 예시한다.
도 7a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(700)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
일례로, 가변형 로직 인 메모리 셀(700)은 프로그래밍 게이트 단자(PG)를 통해 인가되는 프로그래밍 전압에 기반하여 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제1 채널 동작을 수행한다.
또한, 가변형 로직 인 메모리 셀(700)은 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 첫번째 제2 병렬 연결부의 좌측(701) 및 마지막 제2 병렬 연결부의 상측(703)에 인가되며, 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 첫번째 제2 병렬 연결부의 우측(702) 및 마지막 제2 병렬 연결부의 하측(704)에 인가된다.
이에 따라, 가변형 로직 인 메모리 셀(700)은 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 하이 레벨이거나 모두 로우 레벨인 경우에 출력 전압(VOUT)의 레벨이 하이 레벨이고, 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨로 결정하는 NAND 게이트의 논리 연산 기능을 수행할 수 있다.
도 7b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NAND 게이트 동작에서의 타이밍도를 예시한다.
도 7b를 참고하면, 타이밍도(710)는 두 개의 입력 전압(VA, VB)에 '00', '01', '10', '11'에 해당하는 입력이 인가되었을 때, 출력 전압(VOUT)에서 '1', '1', '1', '0'에 해당하는 값이 연산됨을 나타낸다.
또한, 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
도 8a 및 도 8b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 NOR 게이트 동작을 설명하는 도면이다.
도 8a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NOR 게이트 동작에서의 회로도를 예시한다.
도 8a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(800)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
일례로, 가변형 로직 인 메모리 셀(800)은 프로그래밍 게이트 단자(PG)를 통해 인가되는 프로그래밍 전압에 기반하여 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제1 채널 동작을 수행한다.
또한, 가변형 로직 인 메모리 셀(800)은 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 첫번째 제2 병렬 연결부의 상측(801) 및 마지막 제2 병렬 연결부의 좌측(803)에 인가되며, 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 첫번째 제2 병렬 연결부의 하측(802) 및 마지막 제2 병렬 연결부의 우측(804)에 인가된다.
이에 따라, 가변형 로직 인 메모리 셀(800)은 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 로우 레벨이거나 모두 하이 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨이고, 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 출력 전압(VOUT)의 레벨이 하이 레벨로 결정하는 NOR 게이트의 논리 연산 기능을 수행할 수 있다.
도 8b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NOR 게이트 동작에서의 타이밍도를 예시한다.
도 8b를 참고하면, 타이밍도(810)는 두 개의 입력 전압(VA, VB)에 '00', '01', '10', '11'에 해당하는 입력이 인가되었을 때, 출력 전압(VOUT)에서 '1', '0', '0', '0'에 해당하는 값이 연산됨을 나타낸다.
또한, 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
도 9a 및 도 9b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 AND 게이트 동작을 설명하는 도면이다.
도 9a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 AND 게이트 동작에서의 회로도를 예시한다.
도 9a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(900)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
일례로, 가변형 로직 인 메모리 셀(900)은 프로그래밍 게이트 단자(PG)를 통해 인가되는 프로그래밍 전압에 기반하여 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제2 채널 동작을 수행한다.
또한, 가변형 로직 인 메모리 셀(900)은 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 첫번째 제2 병렬 연결부의 상측(901) 및 마지막 제2 병렬 연결부의 좌측(903)에 인가되며, 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 첫번째 제2 병렬 연결부의 하측(902) 및 마지막 제2 병렬 연결부의 우측(704)에 인가된다.
이에 따라, 가변형 로직 인 메모리 셀(900)은 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 로우 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨이고, 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 출력 전압(VOUT)의 레벨이 하이 레벨로 결정하는 AND 게이트의 논리 연산 기능을 수행할 수 있다.
도 9b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 NAND 게이트 동작에서의 타이밍도를 예시한다.
도 9b를 참고하면, 타이밍도(910)는 두 개의 입력 전압(VA, VB)에 '00', '01', '10', '11'에 해당하는 입력이 인가되었을 때, 출력 전압(VOUT)에서 '0', '0', '0', '1'에 해당하는 값이 연산됨을 나타낸다.
또한, 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
도 10a 및 도 10b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 OR 게이트 동작을 설명하는 도면이다.
도 10a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 OR 게이트 동작에서의 회로도를 예시한다.
도 10a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(1000)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
일례로, 가변형 로직 인 메모리 셀(1000)은 프로그래밍 게이트 단자(PG)를 통해 인가되는 프로그래밍 전압에 기반하여 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 제2 채널 동작을 수행한다.
또한, 가변형 로직 인 메모리 셀(1000)은 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 첫번째 제2 병렬 연결부의 우측(1001) 및 마지막 제2 병렬 연결부의 상측(1003)에 인가되며, 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 첫번째 제2 병렬 연결부의 우측(1002) 및 마지막 제2 병렬 연결부의 하측(1004)에 인가된다.
이에 따라, 가변형 로직 인 메모리 셀(1000)은 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 하이 레벨인 경우에 출력 전압(VOUT)의 레벨이 하이 레벨이고, 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨로 결정하는 OR 게이트의 논리 연산 기능을 수행할 수 있다.
도 10b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 OR 게이트 동작에서의 타이밍도를 예시한다.
도 10b를 참고하면, 타이밍도(1010)는 두 개의 입력 전압(VA, VB)에 '00', '01', '10', '11'에 해당하는 입력이 인가되었을 때, 출력 전압(VOUT)에서 '0', '1', '1', '1'에 해당하는 값이 연산됨을 나타낸다.
또한, 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
도 11a 및 도 11b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 XNOR 게이트 동작을 설명하는 도면이다.
도 11a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 XNOR 게이트 동작에서의 회로도를 예시한다.
도 11a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(1100)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
가변형 로직 인 메모리 셀(1100)은 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 제1 채널 동작을 수행하고, 우측은 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 제2 채널 동작을 수행하고, 상우측은 제1 채널 동작을 수행하며, 하좌측은 제1 채널 동작을 수행하고, 하우측은 제2 채널 동작을 수행한다.
첫번째 제2 병렬 연결부는 제1 트리플 게이트 피드백 메모리 소자(1101), 제2 트리플 게이트 피드백 메모리 소자(1102)를 포함하고, 제1 트리플 게이트 피드백 메모리 소자(1101), 제2 트리플 게이트 피드백 메모리 소자(1102)는 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측에 포함될 수 있다.
또한, 첫번째 제2 병렬 연결부는 제3 트리플 게이트 피드백 메모리 소자(1103), 제4 트리플 게이트 피드백 메모리 소자(1104)를 포함하고, 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 우측에 포함될 수 있다.
또한, 가변형 로직 인 메모리 셀(1100)은 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 첫번째 제2 병렬 연결부 및 마지막 제2 병렬 연결부의 상측에 인가되며, 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 첫번째 제2 병렬 연결부 및 마지막 제2 병렬 연결부의 하측에 인가된다.
마지막 제2 병렬 연결부는 제5 트리플 게이트 피드백 메모리 소자(1105), 제6 트리플 게이트 피드백 메모리 소자(1106)를 포함하고, 제5 트리플 게이트 피드백 메모리 소자(1105), 제6 트리플 게이트 피드백 메모리 소자(1106)는 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측에 포함될 수 있다.
또한, 마지막 제2 병렬 연결부는 제7 트리플 게이트 피드백 메모리 소자(1107), 제8 트리플 게이트 피드백 메모리 소자(1108)를 포함하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 우측에 포함될 수 있다.
본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(1100)은 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 출력 전압(VOUT)의 레벨이 하이 레벨이고, 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨로 결정하는 XNOR 게이트의 논리 연산 기능을 수행할 수 있다.
도 11b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 XNOR 게이트 동작에서의 타이밍도를 예시한다.
도 11b를 참고하면, 타이밍도(1110)는 두 개의 입력 전압(VA, VB)에 '00', '01', '10', '11'에 해당하는 입력이 인가되었을 때, 출력 전압(VOUT)에서 '1', '0', '0', '1'에 해당하는 값이 연산됨을 나타낸다.
또한, 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
도 12a 및 도 12b는 본 발명의 일시예에 따른 가변형 로직 인 메모리 셀의 XOR 게이트 동작을 설명하는 도면이다.
도 12a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 XOR 게이트 동작에서의 회로도를 예시한다.
도 12a를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(1200)은 도 4b에서 설명된 제2 회로 구조로 구성된다.
가변형 로직 인 메모리 셀(1200)은 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 제2 채널 동작을 수행하고, 상우측은 제1 채널 동작을 수행하며, 하좌측은 제1 채널 동작을 수행하고, 하우측은 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 제1 채널 동작을 수행하고, 우측은 제2 채널 동작을 수행한다.
첫번째 제2 병렬 연결부는 제1 트리플 게이트 피드백 메모리 소자(1201), 제2 트리플 게이트 피드백 메모리 소자(1202)를 포함하고, 제1 트리플 게이트 피드백 메모리 소자(1201), 제2 트리플 게이트 피드백 메모리 소자(1202)는 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측에 포함될 수 있다.
또한, 첫번째 제2 병렬 연결부는 제3 트리플 게이트 피드백 메모리 소자(1203), 제4 트리플 게이트 피드백 메모리 소자(1204)를 포함하고, 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 우측에 포함될 수 있다.
또한, 가변형 로직 인 메모리 셀(1200)은 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 첫번째 제2 병렬 연결부 및 마지막 제2 병렬 연결부의 상측에 인가될 수 있다.
또한, 가변형 로직 인 메모리 셀(1200)은 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)이 첫번째 제2 병렬 연결부 및 마지막 제2 병렬 연결부의 하측에 인가될 수 있다.
마지막 제2 병렬 연결부는 제5 트리플 게이트 피드백 메모리 소자(1205), 제6 트리플 게이트 피드백 메모리 소자(1206)를 포함하고, 제5 트리플 게이트 피드백 메모리 소자(1205), 제6 트리플 게이트 피드백 메모리 소자(1206)는 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측에 포함될 수 있다.
또한, 마지막 제2 병렬 연결부는 제7 트리플 게이트 피드백 메모리 소자(1207), 제8 트리플 게이트 피드백 메모리 소자(1208)를 포함하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 우측에 포함될 수 있다.
본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀(1200)은 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 출력 전압(VOUT)의 레벨이 로우 레벨이고, 제1 컨트롤 전압(VA) 및 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 출력 전압(VOUT)의 레벨이 하이 레벨로 결정하는 XOR 게이트의 논리 연산 기능을 수행할 수 있다.
도 12b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 셀의 XOR 게이트 동작에서의 타이밍도를 예시한다.
도 12b를 참고하면, 타이밍도(1210)는 두 개의 입력 전압(VA, VB)에 '00', '01', '10', '11'에 해당하는 입력이 인가되었을 때, 출력 전압(VOUT)에서 '0', '1', '1', '0'에 해당하는 값이 연산됨을 나타낸다.
또한, 공급 전압(VSUP), 프로그램 전압(VPG), 입력 전압(VA)이 제거되었을 때도 연산한 논리값을 유지(Hold)하는 메모리 기능을 수행함을 나타낸다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
400: 가변형 로직 인 메모리 셀
411: 트리플 게이트 피드백 메모리 소자
412: 출력 단자

Claims (17)

  1. 드레인 영역, 채널 영역, 소스 영역을 포함하고, 상기 채널 영역 상에서 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성된 게이트 영역을 포함하는 트리플 게이트 피드백 메모리 소자를 복수로 포함하고,
    상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 제1 및 제2 프로그래밍 게이트 전극을 통해 인가되는 프로그램 전압(VPG)의 레벨에 따라 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 제1 채널 동작 및 제2 채널 동작 중 어느 하나의 채널 동작을 수행하고, 상기 컨트롤 게이트 전극을 통해 인가되는 컨트롤 전압(VCG)의 레벨에 기반하여 온 상태(on state)와 오프 상태(off state) 중 어느 하나의 상태로 결정되며, 상기 수행된 어느 하나의 채널 동작에서 상기 어느 하나의 상태에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  2. 제1항에 있어서,
    상기 드레인 영역은 p 도핑 상태이고,
    상기 소스 영역은 n 도핑 상태이며,
    상기 채널 영역은 진성(intrinsic) 상태이고,
    상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역은 상기 프로그램 전압(VPG)의 레벨이 하이 레벨인 경우에 상기 제1 채널 동작에 해당하는 n 채널로 동작하고, 상기 프로그램 전압(VPG)의 레벨이 로우 레벨인 경우에 상기 제2 채널 동작에 해당하는 p 채널로 동작하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  3. 제1항에 있어서,
    상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 온 상태로 결정되고, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 오프 상태로 결정되는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  4. 제3항에 있어서,
    상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 하이 레벨로 증가되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 소스 영역에 인접한 상기 제2 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 소스 영역으로부터 전자가 주입되는 제1 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 되는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  5. 제1항에 있어서,
    상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 오프 상태로 결정되고, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 온 상태로 결정되는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  6. 제5항에 있어서,
    상기 복수의 트리플 게이트 피드백 메모리 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 동작을 수행할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 제로 레벨에서 로우 레벨로 감소되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 드레인 영역에 인접한 상기 제1 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 드레인 영역으로부터 정공이 주입되는 제2 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 되는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  7. 제1항에 있어서,
    상기 가변형 로직 인 메모리 셀은 상기 복수의 트리플 게이트 피드백 메모리 소자 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역 끼리 연결되고 소오스 영역 끼리 연결되는 복수의 제1 병렬 연결부로 구성되는 제1 회로 구조; 및
    상기 복수의 트리플 게이트 피드백 메모리 소자 중 네 개의 트리플 게이트 피드백 메모리 소자 중 두 개의 트리플 게이트 피드백 메모리 소자의 드레인 영역과 소오스 영역이 직렬로 연결된 제1 직렬 연결부와 나머지 두개의 트리플 게이트 피드백 메모리 소장의 드레인 영역과 소오스 영역이 직렬로 연결된 제2 직렬 연결부 간의 공통 드레인 영역과 공통 소오스 영역이 연결되는 복수의 제2 병렬 연결부로 구성되는 제2 회로 구조 중 어느 하나의 회로 구조로 구성되는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  8. 제7항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제1 회로 구조로 구성되는 경우, 상기 복수의 제1 병렬 연결부 중 첫번째 제1 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 상기 복수의 제1 병렬 연결부 중 마지막 제1 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가하고,
    상기 제2 회로 구조로 구성되는 경우, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부의 드레인단에 드레인 전압(VDD)를 인가하고, 상기 복수의 제2 병렬 연결부 중 마지막 제2 병렬 연결부의 소오스단에 소스 전압(VSS)를 인가하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  9. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며 상기 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  10. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며 상기 컨트롤 전압(VCG)의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 컨트롤 전압(VCG)의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  11. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 좌측 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 우측 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 하이 레벨이거나 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  12. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 상측 및 상기 마지막 제2 병렬 연결부의 좌측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 하측 및 상기 마지막 제2 병렬 연결부의 우측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨만 로우 레벨이거나 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  13. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 상측 및 상기 마지막 제2 병렬 연결부의 좌측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 하측 및 상기 마지막 제2 병렬 연결부의 우측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  14. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제1 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들이 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부의 좌측 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부의 우측 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨 중 어느 하나의 레벨이 하이 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 모두 로우 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  15. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 상기 제1 채널 동작을 수행하고, 우측은 상기 제2 채널 동작을 수행하며, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 상기 제2 채널 동작을 수행하고, 상우측은 상기 제1 채널 동작을 수행하며, 하좌측은 상기 제1 채널 동작을 수행하고, 하우측은 상기 제2 채널 동작을 수행하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  16. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 제2 회로 구조로 구성되고, 상기 복수의 제2 병렬 연결부 중 첫번째 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 상좌측은 상기 제2 채널 동작을 수행하고, 상우측은 상기 제1 채널 동작을 수행하며, 하좌측은 상기 제1 채널 동작을 수행하고, 하우측은 상기 제2 채널 동작을 수행하고, 마지막 제2 병렬 연결부를 구성하는 트리플 게이트 피드백 메모리 소자들 중 좌측은 상기 제1 채널 동작을 수행하고, 우측은 상기 제2 채널 동작을 수행하며, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VA)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 상측에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VB)은 상기 첫번째 제2 병렬 연결부 및 상기 마지막 제2 병렬 연결부의 하측에 인가되고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 같은 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 로우 레벨이고, 상기 제1 컨트롤 전압(VA) 및 상기 제2 컨트롤 전압(VB)의 레벨이 다른 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
  17. 제8항에 있어서,
    상기 가변형 로직 인 메모리 셀은,
    상기 드레인 전압(VDD), 상기 소스 전압(VSS), 상기 프로그램 전압(VPG) 및 상기 컨트롤 전압(VCG)이 제로 레벨로 인가되는 경우에 상기 출력 전압(VOUT)의 레벨을 유지하여 상기 메모리 기능을 수행하는 것을 특징으로 하는
    가변형 로직 인 메모리 셀.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438773B1 (ko) 2012-12-18 2014-09-15 한국과학기술연구원 자기장 제어 가변형 논리 소자 및 그 제어 방법
KR20180033877A (ko) * 2016-09-26 2018-04-04 고려대학교 산학협력단 로직 반도체 소자
KR101919148B1 (ko) 2017-01-06 2018-11-16 부산대학교 산학협력단 소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법
KR20210012454A (ko) 2019-07-25 2021-02-03 광운대학교 산학협력단 트리플 게이트 구조의 이온전계효과 트랜지스터 기반 고성능 바이오 센서

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101896759B1 (ko) * 2016-05-12 2018-09-07 고려대학교 산학협력단 수직 반도체 컬럼을 구비한 듀얼 게이트 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438773B1 (ko) 2012-12-18 2014-09-15 한국과학기술연구원 자기장 제어 가변형 논리 소자 및 그 제어 방법
KR20180033877A (ko) * 2016-09-26 2018-04-04 고려대학교 산학협력단 로직 반도체 소자
KR101857873B1 (ko) 2016-09-26 2018-06-19 고려대학교 산학협력단 로직 반도체 소자
KR101919148B1 (ko) 2017-01-06 2018-11-16 부산대학교 산학협력단 소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법
KR20210012454A (ko) 2019-07-25 2021-02-03 광운대학교 산학협력단 트리플 게이트 구조의 이온전계효과 트랜지스터 기반 고성능 바이오 센서

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