KR101438773B1 - 자기장 제어 가변형 논리 소자 및 그 제어 방법 - Google Patents

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Abstract

논리 연산과 메모리 기능을 함께 수행하면서 자기장으로 제어되는 비휘발성 가변형 논리 소자를 제공한다. 가변형 논리 소자는 i) 하나 이상의 반도체 소자, 및 ii) 반도체 소자의 양측에 반도체 소자와 이격되어 위치하고, 누설 자기장을 발생시켜 반도체 소자를 제어하도록 적용된 한 쌍의 자기장 제어 소자들을 포함한다. 반도체 소자는, i) 제1 반도체층, 및 ii) 제1 반도체층 위에 위치하는 제2 반도체층을 포함한다. 제1 반도체층 및 제2 반도체층 중 어느 한 반도체층은 p형이고, 다른 한 반도체층은 n형이다.

Description

자기장 제어 가변형 논리 소자 및 그 제어 방법 {MAGNETIC FIELD CONTROLLED RECONFIGURABLE SEMICONDUCTOR LOGIC DEVICE AND METHOD FOR CONTROLLIG THE SAME}
본 발명은 자기장 제어 가변형 논리 소자에 관한 것이다. 좀더 상세하게는, 본 발명은 논리 연산과 메모리 기능을 함께 수행하면서 자기장으로 제어되는 비휘발성 가변형 논리 소자에 관한 것이다.
최근 들어 태블릿 PC(tablet personal computer), 스마트폰 등의 다양한 휴대용 정보기기가 개발되고 있다. 이러한 휴대용 정보기기의 발전은 컴퓨터 회로의 기본구성요소인 논리 소자(트랜지스터)와 기억소자(메모리)의 미세화와 고성능화에 기인한다. 특히, 반도체를 기반으로 한 논리 소자 및 스위칭소자는 집적회로에서 복잡한 기능을 수행하므로, 가장 중요하고 높은 부가가치를 가진다.
종래의 컴퓨터는 논리회로와 기억회로가 독립적으로 존재하는 노이만형 방식을 사용한다. 따라서 연산과 기억회로 사이의 신호전달시 병목 현상이 발생하므로, 논리 소자 및 기억소자가 고성능화되어도 컴퓨터 전체가 고성능화되기 어렵다. 따라서 연산과 기억을 동일한 회로내에서 수행하는 가변형 비휘발성 논리 소자가 연구되고 있다. 가변형 비휘발성 논리 소자는 논리연산 중 정보를 보존하거나 연산 결과를 이용할 수 있도록 재구성된다. 따라서 비휘발성의 가변형 논리 소자를 이용하여 부팅 시간이 필요없는 컴퓨터 등을 구현할 수 있다.
논리 연산과 메모리 기능을 함께 수행하면서 자기장으로 제어되는 비휘발성의 가변형 논리 소자를 제공하고자 한다. 또한, 전술한 가변형 논리 소자의 제어 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 가변형 논리 소자는 i) 하나 이상의 반도체 소자, 및 ii) 반도체 소자의 양측에 반도체 소자와 이격되어 위치하고, 누설 자기장을 발생시켜 반도체 소자를 제어하도록 적용된 한 쌍의 자기장 제어 소자들을 포함한다. 반도체 소자는, i) 제1 반도체층, 및 ii) 제1 반도체층 위에 위치하는 제2 반도체층을 포함한다. 제1 반도체층 및 제2 반도체층 중 어느 한 반도체층은 p형이고, 다른 한 반도체층은 n형이다.
한 쌍의 자기장 제어 소자들 중 하나 이상의 자기장 제어 소자는, i) 고정된 자화 방향을 가지는 제1 자성층, ii) 제1 자성층 위에 위치한 비자성층, 및 iii) 비자성층 위에 위치하고, 반전 가능한 자화 방향을 가지는 제2 자성층을 포함할 수 있다. 제1 반도체층 및 제2 반도체층은 충돌 이온화 과정에 의해 전자 캐리어의 농도가 증가하고, 제1 반도체층 및 제2 반도체층의 접합 계면에서의 공공과 전자의 재결합에 의해 캐리어의 농도가 감소하면서 누설 자기장의 인가 방향에 따라 재결합이 변화할 수 있다. 누설 자기장에 의해 제1 반도체층 및 제2 반도체층의 각 전계가 상호 반대 방향으로 형성되도록 적용될 수 있다. 제1 반도체층 및 제2 반도체층은 InSb를 포함할 수 있다. 누설 자기장의 인가 방향과 전계의 형성 방향은 실질적으로 수직일 수 있다.
한 쌍의 자기장 제어 소자들 중 하나 이상의 자기장 제어 소자와 반도체 소자 사이의 이격 거리는 0보다 크고 500nm 이하일 수 있다. 자기장 제어 소자에서 제1 자성층, 비자성층 및 제2 자성층을 관통하여 전류가 주입되도록 적용되고, 전류의 주입 방향은 반전 가능할 수 있다.
본 발명의 일 실시예에 따른 가변형 논리 소자는 반도체 소자와 한 쌍의 자기장 제어 소자들에 접하여 누설 자기장의 외부 유출을 차단하는 차폐 구조체를 더 포함할 수 있다. 하나 이상의 반도체 소자는 2개의 반도체 소자들을 포함하고, 2개의 반도체 소자들은 상호 병렬 연결되고, 2개의 반도체 소자들은 p형 반도체층 및 n형 반도체층이 상호 반대로 적층될 수 있다. 하나 이상의 반도체 소자는 한 쌍의 동일한 제1 반도체 소자들 및 한 쌍의 동일한 제2 반도체 소자들을 포함하고, 한 쌍의 동일한 제1 반도체 소자들 및 한 쌍의 동일한 제2 반도체 소자들은 상호 병렬 연결되며, 한 쌍의 제1 반도체 소자들과 한 쌍의 제2 반도체 소자들은 p형 반도체층 및 n형 반도체층이 상호 반대로 적층될 수 있다. 본 발명의 일 실시예에 따른 가변형 논리 소자는 2개의 반도체 소자들 각각에 연결된 2개의 전원을 더 포함힐 수 있다.
p형 제1 반도체층의 두께는 10㎛ 이하일 수 있다. n형 제2 반도체층의 두께는 0.1㎛ 내지 10㎛일 수 있다.
본 발명의 일 실시예에 따른 가변형 논리 소자의 제어 방법은 i) 하나 이상의 반도체 소자를 제공하는 단계, ii) 반도체 소자의 양측에 반도체 소자와 이격되어 위치하는 한 쌍의 자기장 제어 소자들을 제공하는 단계, iii) 자기장 제어 소자들에 의해 자기장을 발생시켜서 반도체 소자를 제어하는 단계를 포함한다. 반도체 소자를 제공하는 단계에서, 반도체 소자는 i) 제1 반도체층을 제공하는 단계, 및 ii) 제1 반도체층 위에 제2 반도체층을 제공하는 단계를 포함한다. 제1 반도체층 및 제2 반도체층 중 어느 한 반도체층은 p형이고, 다른 한 반도체층은 n형이다.
반도체 소자를 제어하는 단계에서, 자기장은 반도체 소자의 판면에 평행한 방향을 따라 양의 방향 또는 음의 방향으로 반도체 소자에 인가될 수 있다. 본 발명의 일 실시예에 따른 가변형 논리 소자의 제어 방법은 반도체 소자에 전압을 인가하는 단계를 더 포함하고, 반도체 소자에 인가되는 전압은 양의 방향 자기장을 인가시의 반도체 소자의 문턱 전압보다 크고 음의 방향 자기장을 인가시의 반도체 소자의 문턱 전압보다 작을 수 있다. 반도체 소자에서, 제1 반도체층은 n형이고, 제2 반도체층은 p형일 수 있다. 하나 이상의 반도체 소자를 제공하는 단계에서, 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함하고, 2개의 반도체 소자들에 모두 양의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양은 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 음의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양보다 클 수 있다.
하나 이상의 반도체 소자를 제공하는 단계에서, 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함할 수 있다. 2개의 반도체 소자들에 모두 음의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양은 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 양의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양보다 작을 수 있다.
하나 이상의 반도체 소자를 제공하는 단계에서, 하나 이상의 반도체 소자는 상호 병렬 연결된 2개의 반도체 소자들을 포함하고, 2개의 반도체 소자들은 p형 반도체층 및 n형 반도체층이 상호 반대로 적층되며, 2개의 반도체 소자들 중 p형 반도체층 위에 n형 반도체층이 적층된 반도체 소자에만 전압을 인가하고, 하나의 반도체 소자에 음의 방향 자기장을 인가하는 경우의 전류의 양은 하나의 반도체 소자에 양의 방향 자기장을 인가하는 경우의 전류의 양보다 작을 수 있다.
하나 이상의 반도체 소자를 제공하는 단계에서, 하나 이상의 반도체 소자는 상호 병렬 연결된 2개의 반도체 소자들을 포함하고, 2개의 반도체 소자들은 p형 반도체층 및 n형 반도체층이 상호 반대로 적층될 수 있다. 2개의 반도체 소자들 중 n형 반도체층 위에 p형 반도체층이 적층된 반도체 소자에만 전압을 인가하고, 하나의 반도체 소자에 양의 방향의 자기장을 인가하는 경우의 전류의 양은 하나의 반도체 소자에 음의 방향의 자기장을 인가하는 경우의 전류의 양보다 작을 수 있다.
본 발명의 일 실시예에 따른 가변형 논리 소자의 제어 방법은 반도체 소자에 전압을 인가하는 단계를 더 포함하고, 반도체 소자에 인가되는 전압은 음의 방향 자기장을 인가시의 반도체 소자의 문턱 전압보다 크고 양의 방향 자기장을 인가시의 반도체 소자의 문턱 전압보다 작을 수 있다. 반도체 소자에서, 제1 반도체층은 p형이고, 제2 반도체층은 n형인 가변형 논리 소자일 수 있다.
본 발명의 일 실시예에 따른 가변형 논리 소자의 제어 방법은 반도체 소자에 전압을 인가하는 단계를 더 포함하고, 반도체 소자에 인가되는 전압은 음의 방향의 자기장을 인가시의 반도체 소자의 문턱 전압보다 크고 양의 방향의 자기장을 인가시의 반도체 소자의 문턱 전압보다 작을 수 있다. 하나 이상의 반도체 소자를 제공하는 단계에서, 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함하고, 가변형 논리 소자를 상호 직렬 연결된 한 쌍으로 제공하는 단계를 더 포함할 수 있다. 2개의 반도체 소자들 중 n형 반도체층 위에 p형 반도체층이 적층된 반도체 소자에만 전압을 인가하고, 2개의 반도체 소자들에 모두 음의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양은 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 양의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양보다 클 수 있다.
하나 이상의 반도체 소자를 제공하는 단계에서, 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함하고, 가변형 논리 소자를 상호 직렬 연결된 한 쌍으로 제공하는 단계를 더 포함할 수 있다. 2개의 반도체 소자들 중 n형 반도체층 위에 p형 반도체층이 적층된 반도체 소자에만 전압을 인가하고, 2개의 반도체 소자들에 모두 양의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양은 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 음의 방향 자기장을 인가하는 경우의 가변형 논리 소자의 전류의 양보다 작을 수 있다. 한 쌍의 자기장 제어 소자들을 제공하는 단계는, i) 고정된 자화 방향을 가지는 제1 자성층을 제공하는 단계, ii) 제1 자성층 위에 비자성층을 제공하는 단계, 및 iii) 비자성층 위에 반전 가능한 자화 방향을 가지는 제2 자성층을 제공하는 단계를 포함할 수 있다. 제1 자성층, 비자성층 및 제2 자성층을 차례로 관통하는 전류의 주입 방향을 반전시킬 수 있다.
비휘발성의 가변형 논리 소자가 논리 연산과 메모리 기능을 함께 수행할 수 있다. 또한, 비휘발성의 가변형 논리 소자를 자기장으로 제어하므로, 낮은 소모전력으로 연산효율을 증가시킬 수 있다. 그리고 비휘발성인 자성 특성을 이용하여 가변형 연산작동과 비휘발성 기억소자를 집적한 우수한 특성을 가진다. 그 결과, 컴퓨터의 부팅 시간과 소자 작동을 위한 대기전력이 불필요하다. 또한, 대기전력을 0으로 만들 수 있고, 듀티사이클(duty cycle)과 평균전력을 절감시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 가변형 논리 소자의 개략적인 도면이다.
도 2는 도 1의 가변형 논리 소자에 포함된 반도체 소자의 개략적인 사시도이다.
도 3은 도 2의 반도체 소자에 인가된 자기장의 크기와 자기장의 인가 방향을 개략적으로 나타낸 그래프이다.
도 4는 본 발명의 제2 실시예에 따른 가변형 논리 소자의 개략적인 도면이다.
도 5는 본 발명의 제3 실시예에 따른 가변형 논리 소자의 개략적인 도면이다.
도 6은 도 5의 반도체 소자들에 양의 방향의 자기장과 음의 방향의 자기장을 인가시의 반도체 소자들의 전류 변화를 나타낸 그래프이다.
도 7은 본 발명의 제4 실시예에 따른 가변형 논리 소자의 개략적인 도면이다.
도 8은 본 발명의 제5 실시예에 따른 가변형 논리 소자의 개략적인 도면이다.
도 9 및 도 10은 도 5의 논리 소자의 작동에 따른 각 반도체 소자의 전압과 전류의 변화량의 그래프이다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90˚ 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 가변형 논리 소자(100)를 개략적으로 나타낸다. 도 1의 가변형 논리 소자(100)의 구조는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다. 따라서 가변형 논리 소자(100)의 구조를 다양하게 변형할 수 있다.
도 1에 도시한 바와 같이, 가변형 논리 소자(100)는 반도체 소자(10) 및 한 쌍의 자기장 제어용 소자들(20)을 포함한다. 자기장 제어용 소자들(20)은 자기터널접합소자이다. 이외에, 필요에 따라 가변형 논리 소자(100)는 다른 소자들을 더 포함할 수 있다.
한 쌍의 자기장 제어 소자들(20)는 반도체 소자(10)의 양측에 위치한다. 한 쌍의 자기장 제어 소자들(20)은 반도체 소자(10)와 이격된다. 한 쌍의 자기장 제어 소자들(20)은 자기장을 발생시켜 반도체 소자(10)를 제어한다. 즉, 한 쌍의 자기장 제어 소자들(20)로부터 발생하는 누설 자기장에 의해 반도체 소자(10)를 작동시킬 수 있다. 반도체 제조 공정을 이용하여 기판(40) 위에 반도체 소자(10)와 한 쌍의 자기장 제어 소자들(20)을 제조할 수 있다. 반도체 소자(10)와 한 쌍의 자기장 제어 소자들(20)의 제조 공정은 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 용이하게 이해할 수 있으므로, 그 상세한 설명을 생략한다.
도 2는 도 1의 가변형 논리 소자(100)에 포함된 반도체 소자(10)의 개략적인 사시도이다. 도 2의 반도체 소자(10)의 구조는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다. 따라서 반도체 소자(10)의 구조를 다양하게 변형할 수 있다.
도 2의 반도체 소자(10)는 광식각법을 포함하는 다양한 식각방법으로 제조할 수 있다. 광식각법은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 이해할 수 있으므로, 그 상세한 설명을 생략한다.
도 2에 도시한 바와 같이, 반도체 소자(10)는 제1 반도체층(101) 및 제2 반도체층(103)을 포함한다. 또한, 외부 전원 또는 전류계와 연결시키기 위해 제2 반도체층(103) 위에는 전극들(105)이 위치한다. 양 전극들(105) 사이에는 채널이 형성된다.
제2 반도체층(103)은 제1 반도체층(101)의 위에 위치하면서 제1 반도체층(101)과 접한다. 여기서, 제1 반도체층(101)은 p형 반도체이고, 제2 반도체층(103)은 n형 반도체일 수 있다. 또는, 제1 반도체층(101)은 n형 반도체이고, 제2 반도체층(103)은 p형 반도체일 수 있다. 한편, 제1 반도체층(101) 및 제2 반도체층(103)은 InSb를 포함할 수 있다. 여기서, 위치에 무관하게 n형 반도체인 제1 반도체층(101)의 두께는 0.1㎛ 내지 10㎛일 수 있다. 제1 반도체층(101)의 두께(t101)가 너무 작은 경우, 전하의 이동도가 너무 낮아 채널 저항이 급격히 상승한다. 한편 p형 반도체층인 제2 반도체층(103)의 두께(t103)는 10㎛ 이하이다. 제2 반도체층(103)의 두께(t103)가 너무 큰 경우, 소자 작동을 위해 매우 큰 자기장이 요구된다. 특히. p형 반도체인 제2 반도체층(103)이 없는 경우에도 n형 반도체인 제1 반도체층(101)의 계면에 형성되는 결함들로 인해 제1 반도체층(101)은 p형 반도체 역할을 할 수 있다. 따라서 전술한 범위로 제1 반도체층(101)의 두께(t101)를 조절한다.
다시 도 1로 되돌아가면, 한 쌍의 자기장 제어 소자들(20)은 제1 자기장 제어 소자(201) 및 제2 자기장 제어 소자(203)를 포함한다. 제1 자기장 제어 소자(201) 및 제2 자기장 제어 소자(203)는 각각 제1 자성층(205), 비자성층(207) 및 제2 자성층(209)을 포함한다. 여기서, 제1 자성층(205)은 고정된 자화 방향을 가진다. 반면에, 제2 자성층(209)은 반전 가능한 자화 방향을 가진다. 따라서 스핀전달토크에 의해 전류 주입 방향에 따라 제2 자성층(209)의 자화 방향을 변경시킬 수 있다.
즉, 스핀 분극된 전류를 제1 자성층(205), 비자성층(207) 및 제2 자성층(209)을 통해 차례로 주입하여 제1 자성층(205)의 자화 방향을 제2 자성층(209)의 자화 방향과 평행하게 정렬할 수 있다. 반대로, 스핀 분극된 전류를 제2 자성층(209), 비자성층(207) 및 제1 자성층(205)을 통해 차례로 주입하여 제1 자성층(205)의 자화 방향을 제2 자성층(209)의 자화 방향과 반평행하게 정렬할 수 있다. 따라서 제1 자기장 제어 소자(201) 및 제2 자기장 제어 소자(203)로부터 누설되는 자기장의 방향을 양의 방향 또는 음의 방향으로 조절할 수 있다. 그 결과, 누설 자기장을 이용하여 반도체 소자(10)의 동작을 제어한다. 이하에서는 누설 자기장을 이용하여 반도체 소자(10)의 동작을 제어하는 방법을 상세하게 설명한다.
특정 세기의 자기장을 반도체 소자(10)에 인가하는 경우, 인가된 자기장의 세기와 방향에 따라 반도체 소자(10)에 흐르는 전류가 급격히 증가한다. 이 경우, 인가된 자기장의 세기는 반도체 소자(10)에 인가된 전압의 크기에 따라 민감하게 변한다. 이러한 전류 특성은 자기장 대신에 전압을 인가한다면, pn 접합 다이오드의 특성과 유사하다. pn 접합은 무릎전압(knee voltage)이라고 하는 주어진 온셋(on-set) 전압을 가지지만, 반도체 소자(10)는 인가 전압에 따라 자기장이 변화하는 온셋 자기장을 가진다. 여기서, 출력 전류가 높은 상태, 예를 들면 100mA의 전류인 경우 ON으로 정의할 수 있다. 반대로, 출력 전류가 낮은 상태, 예를 들면 20~40mA의 전류인 경우 OFF로 정의할 수 있다.
반도체 소자(10)(도 2에 도시)의 충돌 이온화에 따라 전자가 생성되고, 인가 자기장의 방향에 따라 공공과 전자가 재결합한다. 반도체 소자(10)(도 2에 도시)의 전기 전도도는 충돌 이온화(impact ionization)에 의한 전자 생성과 인가 자기장의 방향에 따른 공공-전자 재결합에 따라 결정된다. 도 1에서 한 쌍의 자기장 제어 소자들(20)에 의해 음의 z축 방향으로 자기장이 인가되는 경우, 로렌쯔힘에 의해 도 1의 제2 반도체층(103)으로부터 제1 반도체층(101)으로 향하는 캐리어 전자들이 많아진다. 로렌쯔힘에 의해 휘어지는 캐리어 전자들이 많아지는 경우, 제1 반도체층 및 제2 반도체층의 계면에서 공공-전자 재결합에 의해 캐리어 전자들의 수가 감소하고, 이에 따라 전류의 크기도 작아진다. 반대로, 양의 z축 방향으로 자기장이 인가되는 경우, 도 1의 제2 반도체층(103)으로부터 제1 반도체층(101)으로 향하는 캐리어 전자들이 고갈된다. 즉, 로렌쯔힘이 반도체 소자(10)에 균일하게 작용하므로, 자기장의 방향에 따른 캐리어 전자의 수가 변하지 않는다.
도 3은 각각 도 2의 반도체 소자(10)에 인가하는 자기장의 크기와 자기장의 인가 방향을 개략적으로 나타낸 그래프이다. 도 3의 좌측은 반도체 소자(10)의 판면에 평행한 방향 (도 1의 z축 방향)으로 자기장을 인가하는 상태를 나타내고, 도 3의 우측은 반도체 소자(10)의 판면에 수직 방향으로 (도 1의 y축 방향) 자기장을 인가하는 상태를 나타낸다. 여기서 판면은 도 2의 zx 평면에 평행한 반도체 소자(10)의 면을 의미한다.
일반적으로, 도 3의 우측에 도시한 바와 같이, 반도체 소자(10)(도 2에 도시)의 판면에 수직한 방향으로 자기장이 인가되는 경우, 자기장의 방향에 따라 캐리어 전자의 수가 변하지 않는다. 따라서 문턱 자기장은 인가 자기장의 방향에 대해 대칭적으로 관찰된다. 반면에, 도 3의 좌측에 도시한 바와 같이, 반도체 소자(10)(도 2에 도시)의 판면에 평행인 방향으로 자기장을 인가하는 경우, 인가한 자기장의 방향에 따라 고밀도의 전류 상태를 나타내는 문턱 자기장의 크기가 비대칭으로 변한다. 따라서 반도체 소자(10)에 인가되는 높은 전류 밀도의 온셋 자기장이 인가 전압에 의존하는 현상을 이용해 상온 동작형 논리 소자를 제조할 수 있다. 이하에서는 이러한 논리 소자의 다양한 실시예를 설명한다.
도 4는 본 발명의 제2 실시예에 따른 가변형 논리 소자(200)를 개략적으로 나타낸다. 도 4의 가변형 논리 소자(200)의 구조는 도 1의 가변형 논리 소자(100)의 구조와 유사하므로, 동일한 부분에는 동일한 도면부호를 사용하며 그 상세한 설명을 생략한다.
도 4에 도시한 바와 같이, 가변형 논리 소자(200)는 차폐 구조체(30)를 포함한다. 차폐 구조체(30)는 반도체 소자(10)와 한 쌍의 자기장 제어 소자들(20)의 위에 위치한다. 따라서 차폐 구조체(30)는 한 쌍의 자기장 제어 소자들(20)로부터 발생되는 누설 자기장이 외부로 유출되지 않도록 차단한다. 그 결과, 가변형 논리 소자(200)를 3차원으로 복잡하게 제조하더라도 복수의 반도체 소자들(10) 간에 자기장에 의한 영향이 없으므로, 오작동을 방지할 수 있다. 그 결과, 특정 반도체 소자(10)만 어드레스하여 선택적인 구동이 가능하므로, 논리 소자(200)를 고집적으로 제조할 수 있고, 그 오작동을 방지할 수 있다. 또한, 차폐 구조체(30)를 두 쌍의 자기장 제어소자(201, 203) 각각의 좌측 및 우측에 설치하여 바로 인접한 소자로부터 발생되는 누설 자기장의 간섭을 차단함으로써 소자의 측면 집적도를 높일 수 있다.
도 5는 본 발명의 제3 실시예에 따른 가변형 논리 소자(300)를 개략적으로 나타낸다. 도 5의 가변형 논리 소자(300)의 구조는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다. 따라서 도 5의 가변형 논리 소자를 다른 형태로 변형할 수 있다.
한편, 도 5에서는 도 2의 2개의 반도체 소자들(10)을 직렬로 연결한다. 도 5에서 O와 X는 각각 양의 방향의 자기장과 음의 방향의 자기장을 의미한다.
도 5에 도시한 바와 같이, 가변형 논리 소자(300)는 2개의 반도체 소자들(NP1, NP2)을 포함한다. 여기서, 반도체 소자들(NP1, NP2)은 도 2의 반도체 소자(10)와 동일한 구조를 가지고, n형 반도체층이 p형 반도체층 위에 위치한다.
도 5에는 편의상 도시하지 않았지만, 한 쌍의 자기장 제어 소자들(20)(도 1에 도시)이 z축 방향을 따라 각각 반도체 소자들(NP1, NP2)의 양측에 위치한다. 따라서 반도체 소자들(NP1, NP2)은 독립적으로 자기장으로 제어될 수 있다. 한편, 도 5에는 도시하지 않았지만, 반도체 소자들(NP1, NP2) 사이에는 차폐 구조체가 위치한다. 따라서 각 반도체 소자들에 인가되는 자기장이 이웃한 반도체 소자들에 영향을 주지 않으므로, 크로스 토크(cross talk) 등의 문제점이 발생하지 않는다.
도 5에 도시한 바와 같이, 2개의 반도체 소자들(NP1, NP2)을 직렬로 연결하고, 각 반도체 소자들(NP1, NP2)에 독립적으로 자기장을 인가한다. 이 경우, 반도체 소자들(NP1, NP2)은 논리연산의 기본이 되는 AND/ON 거동을 나타낸다.
도 6은 도 5의 반도체 소자들(NP1, NP2)에 양의 방향의 자기장과 음의 방향의 자기장을 인가시의 반도체 소자들(NP1, NP2)의 전류 변화를 나타낸 그래프이다. 도 6의 좌측에는 양의 방향의 자기장을 인가시의 반도체 소자의 전류 변화를 나타내고, 도 6의 우측에는 음의 방향의 자기장을 인가시의 반도체 소자의 전류 변화를 나타낸다. 여기서, V(ㅇ)는 양의 방향의 자기장을 인가시의 문턱전압을 나타내고, V(x)는 음의 방향의 자기장을 인가시의 문턱전압을 나타낸다.
도 6의 좌측에 도시한 바와 같이, 양의 방향의 자기장을 인가하는 경우, 특정 전압 이상에서 반도체 소자에 흐르는 전류가 급격히 증가한다. 즉, 반도체 소자의 문턱 전압을 넘는 전압이 반도체 소자에 인가되는 경우, 반도체 소자에 흐르는 전류의 양이 급격히 커질 수 있다. 또한, 도 6의 우측에 도시한 바와 같이, 음의 방향의 자기장을 반도체 소자에 인가하는 경우에도 동일한 현상이 발생한다. 한편, 음의 방향의 자기장을 인가시의 반도체 소자의 문턱 전압은 양의 방향의 자기장을 인가시의 반도체 소자의 문턱 전압보다 크다. 이러한 현상을 이용하여 반도체 소자에 인가하는 전압의 크기와 자기장의 방향을 조절해 가변형 논리 소자를 제조할 수 있다.
다시 도 5로 되돌아가면, +z축 방향(양의 방향) 및 -z축 방향(음의 방향)으로 각각 평면 자기장을 인가함에 따라 각 반도체 소자들(NP1, NP2)의 문턱전압에서 전류가 급격히 증가한다. 이 경우, 양의 방향의 자기장 및 음의 방향의 자기장을 인가시 각 반도체 소자들(NP1, NP2)의 문턱전압들은 자기장 방향에 따라 다르며, 음의 방향의 자기장에서의 문턱전압이 양의 방향의 자기장에서의 문턱 전압보다 크게 나타난다.
또한, 각각의 평면 자기장을 인가함에 따라 각 반도체 소자들(NP1, NP2)에 흐르는 전류량은 동일하고, 각 반도체 소자들(NP1, NP2)에 인가되는 전압이 각 반도체 소자들(NP1, NP2)의 문턱 전압보다 큰 경우에만 높은 전류 상태가 관찰된다. 반대로, 각 반도체 소자들(NP1, NP2)에 인가되는 전압이 각 반도체 소자들(NP1, NP2)의 문턱 전압보다 낮은 경우에는 낮은 전류 상태가 관찰된다.
먼저, 가변형 논리 소자(300)에 인가하는 전압을 각 반도체 소자들(NP1, NP2)의 양의 방향의 자기장에서의 문턱 전압과 음의 방향의 자기장에서의 문턱 전압의 중간값의 2배로 설정한다. 각 반도체 소자들(NP1, NP2)은 직렬 연결되므로, 중간값의 전압이 반도체 소자들(NP1, NP2) 각각에 인가된다.
따라서 반도체 소자들(NP1, NP2) 각각에 양의 방향 자기장이 걸리는 경우에만 각 반도체 소자들(NP1, NP2)의 문턱 전압을 넘는 전압이 인가되어 전류량이 커질 수 있다. 이를 이용하여 각 반도체 소자들(NP1, NP2)에 양의 방향 자기장 및 음의 방향 자기장을 번갈아 인가함으로써 논리 연산을 수행할 수 있으며, 이를 설명하면 하기와 같다.
먼저, 반도체 소자들(NP1, NP2)에 모두 음의 방향 자기장을 인가하면 반도체 소자들(NP1, NP2)에 걸리는 전압들(V1, V2)은 각각 반도체 소자들(NP1, NP2)의 문턱전압들보다 낮으므로, 그 출력 전류량은 작다. 이러한 상태를 "0"으로 정의할 수 있다. 한편, 반도체 소자들(NP1, NP2) 중 어느 한 반도체 소자에는 양의 방향 자기장을 인가하고, 다른 소자에는 음의 방향 자기장을 인가하더라도 반도체 소자들(NP1, NP3)에 걸리는 전압들(V1, V2)은 각각 반도체 소자들(NP1, NP2)의 문턱전압들보다 낮으므로 출력 전류량이 작다. 따라서 이러한 상태도 "0"으로 정의할 수 있다. 반대로, 반도체 소자들(NP1, NP2)에 모두 양의 방향 자기장을 인가하면 반도체 소자들(NP1, NP2)에 걸리는 전압들(V1, V2)은 반도체 소자들(NP1, NP2)의 문턱 전압들보다 높으므로 출력 전류량이 커진다. 이러한 상태를 "1"로 정의할 수 있다. 전술한 제어 방법을 하기의 표 1에 나타내며 이는 AND 연산과 동일하다.
Figure 112012105072675-pat00001
한편, 가변형 논리 소자(300)에 인가하는 전압을 각 반도체 소자들(NP1, NP2)의 양의 방향 자기장에서의 문턱전압과 음의 방향 자기장에서의 문턱전압 합의 중간값의 2배보다 크게 하고 음의 방향 자기장에서의 문턱전압의 2배보다 작게 설정할 수 있다. 이를 이용하여 각 반도체 소자들(NP1, NP2)에 양의 방향 자기장 및 음의 방향 자기장을 번갈아 인가함으로써 논리 연산을 수행할 수 있으며, 이를 상세하게 설명하면 하기와 같다.
먼저, 반도체 소자들(NP1, NP2)에 모두 음의 방향 자기장을 인가하면 반도체 소자들(NP1, NP2)에 걸리는 전압들(V1, V2)이 각각 반도체 소자들(NP1, NP2)의 문턱전압들보다 낮으므로, 출력 전류량이 작다. 이러한 상태를 "0"으로 정의할 수 있다. 한편, 반도체 소자들(NP1, NP2) 중 어느 한 반도체 소자에는 양의 방향 자기장을 인가하고, 다른 소자에는 음의 방향 자기장을 인가하면 반도체 소자들(NP1, NP2)에 걸리는 전압들(V1, V2)은 양의 방향 자기장을 인가시의 문턱전압보다 커지므로, 출력 전류량이 커진다. 따라서 이러한 상태를 "1"로 정의할 수 있다. 한편, 반도체 소자들(NP1, NP2)에 모두 양의 방향 자기장을 인가하면 반도체 소자들(NP1, NP2)에 걸리는 전압들(V1, V2)이 각각 반도체 소자들(NP1, NP2)의 문턱전압보다 높으므로 출력 전류량이 커지고, 이러한 상태도 "1"로 정의할 수 있다.
전술한 과정을 하기의 표 2에 나타내며 이는 OR 연산과 동일하다.
Figure 112012105072675-pat00002
전술한 바와 같이, 도 5의 가변형 논리 소자(300)를 이용하여 AND 연산과 OR 연산이 모두 가능하다. 따라서 가변형 논리 소자(300)의 고집적도 및 연산 속도를 향상시킬 수 있다.
도 7은 본 발명의 제4 실시예에 따른 가변형 논리 소자(400)를 개략적으로 나타낸다. 도 7에서는 반도체 소자들(NP3, PN1)을 병렬로 연결하여 가변형 논리 소자(400)를 구성한다. 도 7은 도 5와 유사하므로, 동일한 부분에는 동일한 도면 부호를 사용하며, 그 상세한 설명을 생략한다. 한편, 도 7의 가변형 논리 소자(400)의 구조는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다. 따라서 도 7의 가변형 논리 소자(400)를 다른 형태로 변형할 수 있다.
도 7에는 편의상 도시하지 않았지만 2개의 반도체 소자들의 z축 방향으로 자기장 제어 소자들이 위치한다. 자기장 제어 소자들에 의해 반도체 소자들(NP3, PN1)을 함께 제어할 수 있다. 따라서 도 7에 반도체 소자들(NP3, PN1)을 점선으로 묶어서 도시한다.
도 7에 도시한 바와 같이, 가변형 논리 소자(400)는 반도체 소자들(NP3, PN1)을 포함한다. 반도체 소자(NP3)는 n형 반도체층이 p형 반도체층 위에 위치한 구조를 가진다. 반대로, 반도체 소자(PN1)는 p형 반도체층이 n형 반도체층 위에 위치한 구조를 가진다. 따라서 반도체 소자(PN1)는 반도체 소자(NP3)와 자기장 방향에 대한 출력 전류가 반대의 특성을 가진다.
반도체 소자들(NP3, PN1)는 각각 전원들(VCOPY, VNOT)에 연결된다. 따라서 각 전원들의 전압(VCOPY, VNOT)을 각 반도체 소자들(NP3, PN1)에 인가한다.
만약, 반도체 소자(PN1)에 직렬 연결된 전원의 전압(VNOT)이 0인 경우, 반도체 소자(PN1)에는 전류가 흐르지 않는다. 따라서 출력 전류는 반도체 소자(NP3)와 이와 연결된 전원의 전압(VCOPY)에 의해 결정된다. 양의 방향의 자기장이 반도체 소자(NP3)에 인가되고, 전원의 전압(VCOPY)이 반도체 소자(NP3)의 양의 방향의 자기장에서의 문턱 전압보다 높으면 전류의 양이 커진다. 또한, 음의 방향의 자기장이 반도체 소자(NP3)에 인가되더라도 전원의 전압(VCOPY)이 반도체 소자(NP3)의 음의 방향의 자기장에서의 문턱 전압보다 낮으면 전류의 양이 작다. 따라서 전원의 전압(VCOPY)을 반도체 소자(NP3)의 양의 방향의 자기장에서의 문턱 전압보다 높으면서 음의 방향의 자기장에서의 문턱 전압보다 낮게 조절함으로써 COPY 연산을 수행할 수 있다. 전술한 내용을 하기의 표 3에 정리하여 나타낸다. 즉, 표 3에 기재한 바와 같이, 자기장의 방향의 입력에 따라 동일한 결과가 전류량의 출력으로 얻어지므로, COPY 연산을 수행할 수 있다.
Figure 112012105072675-pat00003
한편, 반도체 소자(NP3)에 직렬 연결된 전원의 전압(VCOPY)이 0인 경우, 반도체 소자(NP3)에는 전류가 흐르지 않는다. 따라서 출력 전류는 반도체 소자(PN1)와 이와 연결된 전원의 전압(VNOT)에 의해 결정된다. 음의 방향 자기장이 반도체 소자(PN1)에 인가되고, 전원의 전압(VNOT)이 반도체 소자(PN1)의 음의 방향 자기장에서의 문턱 전압보다 높으면 전류의 양이 커진다. 또한, 양의 방향 자기장이 반도체 소자(PN1)에 인가되더라도 전원의 전압(VNOT)이 반도체 소자(PN1)의 양의 방향 자기장에서의 문턱 전압보다 낮으면 전류의 양이 작다. 따라서 전원의 전압(VNOT)을 반도체 소자(PN1)의 음의 방향의 자기장에서의 문턱 전압보다 높으면서 양의 방향의 자기장에서의 문턱 전압보다 낮게 조절하여 NOT 연산을 수행할 수 있다. 이를 하기의 표 4에 정리하여 나타낸다. 표 4에 기재한 바와 같이, 자기장 방향의 입력과 반대의 결과가 전류량의 출력으로서 얻어진다.
Figure 112012105072675-pat00004
전술한 바와 같이, 도 8의 가변형 논리 소자(400)를 이용하여 COPY 연산과 NOT 연산이 모두 가능하다. 따라서 가변형 논리 소자(400)의 고집적도 및 연산 속도를 향상시킬 수 있다.
도 8은 본 발명의 제5 실시예에 따른 가변형 논리 소자(500)를 개략적으로 나타낸다. 도 8에서는 한 쌍의 동일한 반도체 소자들(NP3, NP4)과 또다른 한 쌍의 동일한 반도체 소자들(PN1, PN2)을 병렬로 연결하여 가변형 논리 소자(500)를 구성한다.
한편, 도 8은 도 7과 유사하므로, 동일한 부분에는 동일한 도면 부호를 사용하며, 그 상세한 설명을 생략한다. 한편, 도 8의 가변형 논리 소자(500)의 구조는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다. 따라서 도 8의 가변형 논리 소자(500)를 다른 형태로 변형할 수 있다.
도 8에 도시한 바와 같이, 4개의 반도체 소자들(NP3, NP4, PN1, PN2)을 사용하여 가변형 논리 소자(500)를 구성한다. 2개의 반도체 소자들(NP3, PN1)에는 동일한 방향의 자기장이 인가되고, 또다른 2개의 반도체 소자들(NP4, PN2)에도 동일한 방향의 자기장이 인가된다. 단, 2개의 반도체 소자들(NP3, PN1)에 인가되는 자기장과 또 다른 2개의 반도체 소자들(NP4, PN2)에 인가되는 자기장은 상호 독립적으로 인가된다. 따라서 도 8에 이를 점선으로 묶어서 구분해 도시한다.
한편, 도 8에 도시한 바와 같이, 반도체 소자들(NP3, NP4)는 p형 반도체 위에 n형 반도체가 적층된 구조를 가지고, 반도체 소자들(PN1, PN2)은 n형 반도체 위에 p형 반도체가 적층된 구조를 가진다. 따라서 반도체 소자들(NP3, NP4)과 반도체 소자들(PN1, PN2)은 상호 반대의 적층 구조를 가진다.
도 8에는 편의상 도시하지 않았지만, 한 쌍의 자기장 제어 소자들을 2개의 반도체 소자들(NP3, PN1)의 양측에 설치하고, 한 쌍의 자기장 제어 소자들에서 생성된 자기장을 2개의 반도체 소자들(NP3, PN1)에 인가할 수 있다. 또한, 또 다른 한 쌍의 자기장 제어 소자들이 또 다른 2개의 반도체 소자들(NP4, PN2)의 양측에 위치하여 2개의 반도체 소자들(NP4, PN2)에 동일한 자기장을 인가할 수 있다. 한편, 도 8에는 도시하지 않았지만, 2개의 반도체 소자들(NP3, PN1)과 또 다른 2개의 반도체 소자들(NP4, PN2) 사이에 차폐 구조체가 위치한다. 따라서 각 반도체 소자들에 인가되는 자기장이 이웃한 반도체 소자들에 영향을 주지 않으므로, 크로스 토크 등의 문제점이 발생하지 않는다.
도 8의 가변형 논리 소자(500)를 사용하여 AND, OR, NOR 및 NAND 연산을 수행할 수 있다. 이하에서 설명하는 AND, OR, NOR 및 NAND 연산 방법은 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다.
AND 연산을 수행하기 위해서는 먼저 전원의 전압(VNOT)을 인가하지 않고 전원의 전압(VCOPY)에만 전압을 인가한다. 이 경우, 전원의 전압(VNOT)과 반도체 소자들(PN1, PN2)은 전류의 양에 전혀 영향을 주지 못하고, 전원의 전압(VCOPY)과 반도체 소자들(NP3, NP4)만 전류의 양에 영향을 준다. 따라서 이 상태는 도 5의 가변형 논리 소자(300)의 AND 연산 방법과 유사하므로, 도 5의 가변형 논리 소자(300)와 유사한 AND 연산이 가능하다.
그리고 OR 연산을 수행하기 위해서는 전원의 전압(VNOT)을 인가하지 않고 전원의 전압(VCOPY)에만 전술한 AND 연산시의 전압보다 높은 전압을 인가한다. 이 경우, 전원의 전압(VNOT)과 반도체 소자들(PN1, PN2)은 전류의 양에 전혀 영향을 주지 못하고, 전원의 전압(VCOPY)과 반도체 소자들(NP3, NP4)만 전류의 양에 영향을 준다. 따라서 이 상태는 도 5의 가변형 논리 소자(300)의 OR 연산 방법과 유사하므로, 도 5의 가변형 논리 소자(300)와 유사한 OR 연산이 가능하다.
한편, NOR 연산을 수행하기 위해서는 전원의 전압(VCOPY)을 인가하지 않고 전원의 전압(VNOT)에만 전압을 인가한다. 이 경우, 전원의 전압(VCOPY)과 반도체 소자들(NP3, NP4)은 전류의 양에 전혀 영향을 주지 못하고, 전원의 전압(VNOT)과 반도체 소자들(PN1, PN2)에 의해서만 전류의 양에 영향을 준다. 또한, 반도체 소자들(NP3, NP4)은 반도체 소자들(PN1, PN2)과 그 구조상의 차이로 인해 동작 특성이 상이하므로, 음의 방향 자기장이 인가되는 경우에 전류의 양이 크게 증가한다. 따라서 전원에 특정 전압(VNOT)을 인가한 후, 반도체 소자들(PN1, PN2)에 모두 음의 방향 자기장을 인가한 경우에만 전류의 양이 크게 증가하며, 반도체 소자들(PN1, PN2) 중 어느 한 반도체 소자에만 음의 방향 자기장을 인가하거나 반도체 소자들(PN1, PN2)에 모두 양의 방향 자기장을 인가하는 경우에는 전류의 양이 크게 증가하지 않는다. 그 결과, NOR 연산이 가능하며, 그 결과를 하기의 표 5에 요약하여 나타낸다.
Figure 112012105072675-pat00005
한편, NAND 연산을 수행하기 위해서는 전원의 전압(VCOPY)을 인가하지 않고 전원의 전압(VNOT)에만 전압을 인가할 수 있다. 이 경우, 전원의 전압(VCOPY)과 반도체 소자들(NP3, NP4)은 전류의 양에 전혀 영향을 주지 못하고, 전원의 전압(VNOT)과 반도체 소자들(PN1, PN2)에 의해서만 전류의 양에 영향을 준다. 또한, 반도체 소자들(NP3, NP4)은 음의 방향의 자기장이 인가되는 경우에 전류의 양이 크게 증가한다. 따라서 전원에 또 다른 특정 전압(VNOT)을 인가한 후, 반도체 소자들(PN1, PN2) 중 어느 하나에 음의 방향 자기장을 인가한 경우에만 전류의 양이 크게 증가한다. 이와는 반대로, 반도체 소자들(PN1, PN2)에 모두 양의 방향 자기장을 인가하는 경우에는 전류의 양이 크게 증가하지 않는다. 그 결과, NAND 연산이 가능하며, 그 결과를 하기의 표 6에 요약하여 나타낸다.
Figure 112012105072675-pat00006
전술한 바와 같이, 인가되는 전압과 자기장의 방향만을 조절하여 다양한 논리 연산을 구현할 수 있다. 즉, 동일한 배치 구조를 가진 반도체 소자들을 다양한 연산에 활용할 수 있으므로, 소자 집적도가 크게 증가할 뿐만 아니라 연산 속도도 크게 증가하는 이점이 있다.
이하에서는 실험예를 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 실험예는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다.
실험예
AND 연산용 논리 소자 실험
도 5의 가변형 논리 소자와 동일한 구조의 가변형 논리 소자를 제조하였다. 여기서, 반도체 소자는 광식각법으로 제조하였고, 채널폭은 10㎛이었고, 그 길이는 120㎛이었다. 한편, 반도체 소자는 6㎛ 두께의 p형 InSb층 위에 0.2㎛ 두께의 n형 InSb층을 적층하여 제조하였다. 자기장 제어 소자의 제조 방법은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 이해할 수 있으므로, 그 상세한 설명을 생략한다.
반도체 소자들(NP1, NP2)에 양의 방향의 자기장을 인가시의 문턱 전압은 11.0V이었고, 음의 방향의 자기장을 인가시의 문턱 전압은 11.13V이었다. 22.05V의 전압을 인가하면서 양의 방향의 자기장 또는 음의 방향의 자기장을 인가하여 전류의 양의 변화를 관찰하였다. 여기서, 22.05V의 전압은 양/음의 방향 자기장을 인가시 문턱 전압의 중간값의 2배보다 작으면서 음의 방향의 자기장의 인가시의 문턱 전압의 2배보다 작은 값이다. 전류의 양의 변화 결과를 하기의 표 7에 나타낸다.
Figure 112012105072675-pat00007
표 7에 기재한 바와 같이, 반도체 소자들(NP1, NP2) 모두에 양의 방향의 자기장이 인가되는 경우에 전류의 양이 크게 증가하였다. 한편, 반도체 소자들(NP1, NP2) 중 어느 한 반도체 소자에 음의 방향의 자기장이 인가되는 경우, 전류의 양은 작았다.
도 9는 도 5의 AND 논리 소자의 작동에 따른 각 반도체 소자의 전압과 전류의 변화량 그래프를 나타낸다. 도 9에서 흑색 막대는 음의 방향 자기장(x) 입력에 따른 전압 강하를 나타내고, 빗금이 쳐진 막대는 양의 방향 자기장(o) 입력에 따른 전압 강하를 나타내며, 점으로 채워진 평면 막대는 양/음 방향의 자기장에 따른 전류의 양을 나타낸다. 그리고 V(o) 및 V(x)는 각각 양/음 방향 자기장에서의 문턱전압을 나타낸다.
도 9에 도시한 바와 같이, 반도체 소자들(NP1, NP2)에 모두 음의 방향의 자기장을 인가하거나 음/양의 방향의 자기장을 인가한 경우, 출력전류가 작았지만, 반도체 소자들(NP1, NP2)에 모두 양의 방향의 자기장을 인가한 경우 출력전류가 크게 나타났다. 따라서 전술한 바와 같이 반도체 소자들(NP1, NP2)의 문턱 전압의 합과 유사한 전압을 인가함으로써 AND 연산을 수행할 수 있는 논리 소자를 구성할 수 있었다.
OR 연산용 논리 소자 실험
도 5의 논리 소자와 동일한 구조의 논리 소자를 제조하였다. 반도체 소자들(NP1, NP2)에 음의 방향 자기장을 인가시의 문턱 전압은 11.0V이었고, 양의 방향 자기장을 인가시의 문턱 전압은 11.13V이었다. 22.20V의 전압을 인가하면서 양의 방향 자기장 또는 음의 방향 자기장을 인가하여 전류 양의 변화를 관찰하였다. 여기서, 22.20V의 전압은 양/음 방향의 자기장을 인가시의 문턱 전압의 합보다 크고, 음의 방향 자기장을 인가시의 문턱 전압의 2배보다 작다. 전류 양의 변화 결과를 하기의 표 8에 나타낸다.
Figure 112012105072675-pat00008
표 8에 기재한 바와 같이, 반도체 소자들(NP1, NP2) 중 어느 한 반도체 소자에 양의 방향 자기장이 인가되는 경우, 전류의 양이 크게 증가하였다. 그러나 반도체 소자들(NP1, NP2) 모두 음의 방향 자기장이 인가되는 경우, 전류의 양은 미미하였다.
도 10은 도 5의 OR논리 소자의 작동에 따른 각 소자의 전압과 전류의 변화량의 그래프를 나타낸다. 도 10의 그래프는 도 9의 그래프와 유사하고, 동일한 부분은 동일하게 표시하였으므로 이하에서는 차이점에 대해서만 상세하게 설명한다.
도 10에 도시한 바와 같이, 반도체 소자들(NP1, NP2)에 모두 음의 방향의자기장을 인가한 경우, 출력전류가 작았지만, 반도체 소자들(NP1, NP2) 중 어느 하나 이상에 양의 방향 자기장을 인가한 경우 출력전류가 크게 나타났다. 따라서 전술한 바와 같이 반도체 소자들(NP1, NP2)의 양/음 방향의 자기장에서의 문턱 전압의 합보다 크고, 음의 방향의 자기장에서의 문턱 전압의 2배보다 낮은 전압을 인가함으로써 OR 연산을 수행할 수 있는 논리 소자를 구성할 수 있었다.
전술한 바와 같이, 도 5의 가변형 논리 소자를 이용하여 AND 연산과 OR 연산을 수행할 수 있었다. 따라서 2개의 연산들이 가능한 가변형 논리 소자를 제조할 수 있었으므로, 집적도 및 연산 속도를 크게 향상시킬 수 있었다.
COPY 연산용 논리 소자 실험
입력 신호와 동일한 출력 신호를 낼 수 있는 논리 소자를 제조하였다. 즉 도 7에 도시한 가변형 논리 소자와 동일한 구조의 가변형 논리 소자를 제조하였다. 이 경우, 양의 방의 자기장을 인가시 반도체 소자(NP3)의 문턱 전압은 10.35V이었고, 반도체 소자(PN1)의 문턱 전압은 12.4V이었다. 또한, 음의 방향의 자기장을 인가시 반도체 소자(NP3)의 문턱 전압은 10.47V이었고, 반도체 소자(PN1)의 문턱 전압은 12.0V이었다. 전원의 전압(VNOT)은 0으로 하고, 전원의 전압(VCOPY)으로서 10.42V를 인가하였다. 이 전압은 양의 방향의 자기장을 인가시의 반도체 소자(NP3)의 문턱 전압보다 크고, 음의 방향의 자기장을 인가시의 반도체 소자(NP3)의 문턱 전압보다 작았다. 전원의 전압(VCOPY)으로서 10.42V의 전압을 인가한 후 음의 방향의 자기장 및 양의 방향의 자기장을 반도체 소자(NP3)에 인가하여 전류의 양을 측정하였고, 그 결과를 하기의 표 9에 나타낸다.
Figure 112012105072675-pat00009
표 9에 기재한 바와 같이, 음의 방향의 자기장을 인가하는 경우, 전원의 전압(VCOPY)이 음의 방향의 자기장을 인가시의 반도체 소자(NP3)의 문턱 전압보다 낮으므로, 전류의 양이 작은 것을 확인할 수 있었다. 따라서 반도체 소자(NP3)의 음의 방향의 자기장의 인가시의 문턱 전압보다 작으면서 반도체 소자(NP3)의 양의 방향의 자기장의 인가시의 문턱 전압보다 높은 전압을 인가함으로써 입력과 출력이 동일한 연산을 수행할 수 있었다.
NOT 연산용 논리 소자 실험
입력 신호와 반대의 출력 신호를 낼 수 있는 논리 소자를 제조하였다. 이를 위해 도 7에 도시한 가변형 논리 소자와 동일한 구조를 가진 가변형 논리 소자를 제조하였다. 도 7의 가변형 논리 소자에 대한 내용은 전술한 COPY 연산용 논리 소자 실험과 동일하므로, 그 상세한 설명을 생략한다.
전원의 전압(VCOPY)은 0으로 하고, 전원의 전압(VNOT)으로서 12.1V를 인가하였다. 이 전압은 음의 방향의 자기장을 인가시의 반도체 소자(PN1)의 문턱 전압보다 크고, 양의 방향의 자기장을 인가시의 반도체 소자(PN1)의 문턱 전압보다 작았다. 전원의 전압(VNOT)으로서 12.1V의 전압을 인가한 후 음의 방향의 자기장 및 양의 방향의 자기장을 반도체 소자(PN1)에 인가하여 전류의 양을 측정하였고, 그 결과를 하기의 표 10에 나타낸다.
Figure 112012105072675-pat00010
표 10에 기재한 바와 같이, 음의 방향의 자기장을 인가하는 경우, 전원의 전압(VNOT)이 음의 방향의 자기장을 인가시의 반도체 소자(PN1)의 문턱 전압보다 크므로, 전류의 양이 증가하는 것을 확인할 수 있었다. 따라서 반도체 소자(PN1)의 음의 방향의 자기장의 인가시의 문턱 전압보다 크면서 반도체 소자(PN1)의 양의 방향의 자기장의 인가시의 문턱 전압보다 낮은 전압을 인가함으로써 입력과 출력이 반대인 소자를 구현할 수 있었다.
AND/OR/NOR/NAND 연산용 논리 소자 실험
도 8과 동일한 구조를 가지는 가변형 논리 소자를 제조하였다. 이 경우, 양의 방향의 자기장에 따른 반도체 소자(NP3, NP4, PN1, PN2)의 문턱 전압은 차례로 10.35V, 10.11V, 12.4V, 12.8V이었고, 음의 방향의 자기장에 따른 반도체 소자(NP3, NP4, PN1, PN2)의 문턱 전압은 차례로 10.47V, 10.23V, 12.0V, 12.65V이었다.
먼저, 도 8의 전원의 전압(VNOT)을 0으로 하고, 전원의 전압(VCOPY)을 20.50V로 하였다. 전원의 전압(VCOPY)이 반도체 소자(NP3, NP4)의 양의 방향의 자기장의 문턱 전압의 합과 음의 방향의 자기장의 문턱 전압의 합의 중간값에 가까우므로, 도 5의 논리 소자(300)의 AND 연산과 동일하게 작동하였다. 그 작동 결과를 하기의 표 11에 나타낸다.
Figure 112012105072675-pat00011
한편, 도 8의 전원의 전압(VNOT)을 0으로 하고, 전원의 전압(VCOPY)을 20.64V로 하였다. 전원의 전압(VCOPY)이 반도체 소자(NP3, NP4)의 양의 방향의 자기장의 문턱 전압의 합과 음의 방향의 자기장의 문턱 전압의 합의 중간값보다 크고, 음의 방향의 자기장의 문턱 전압의 2배보다 작으므로, 도 5의 논리 소자(300)의 OR 연산과 동일하게 작동하였다. 그 작동 결과를 하기의 표 12에 나타낸다.
Figure 112012105072675-pat00012
그리고 도 8의 전원의 전압(VCOPY)을 0으로 하고, 전원의 전압(VNOT)을 24.7V로 하였다. 전원의 전압(VNOT)은 반도체 소자(PN1, PN2)의 음의 방향의 자기장의 문턱 전압의 합보다 크면서 양의 방향의 자기장의 문턱 전압의 합보다 작았다. 음의 방향의 자기장을 반도체 소자들(PN1, PN2)에 모두 인가한 경우에만 전류의 양이 크게 나타났으며, 양의 방향의 자기장을 반도체 소자들(PN1, PN2) 중 어느 하나 이상에 인가한 경우 전류의 양이 작게 나타났다. 그 결과, 하기의 표 13과 같이 NOR 연산과 동일한 결과가 얻어졌다. 따라서 도 8의 가변형 논리 소자를 이용하여 NOR 연산을 수행할 수 있다는 것을 알 수 있었다.
Figure 112012105072675-pat00013
또한, 도 8의 전원의 전압(VCOPY)을 0으로 하고, 전원의 전압(VNOT)을 25.1V로 하였다. 전원의 전압(VNOT)은 반도체 소자(PN1, PN2)의 음의 방향의 자기장의 문턱 전압의 합과 양의 방향의 자기장의 문턱 전압의 합의 중간값보다 크게 설정하였다. 이 경우, 양의 방향의 자기장을 반도체 소자들(PN1, PN2)에 모두 인가한 경우에만 전류의 양이 크게 나타났으며, 음의 방향의 자기장을 반도체 소자들(PN1, PN2) 중 어느 하나 이상에 인가한 경우 전류의 양이 작게 나타났다. 그 결과, 하기의 표 14와 같이 NAND 연산과 동일한 결과가 얻어졌다. 따라서 도 8의 가변형 논리 소자를 이용하여 NAND 연산을 수행할 수 있다는 것을 알 수 있었다.
Figure 112012105072675-pat00014
전술한 바와 같이, 도 8의 논리 소자를 이용하여 AND 연산, OR 연산, NOR 연산 및 NAND 연산을 모두 수행할 수 있었다. 따라서 하나의 논리 소자로부터 4가지의 연산을 모두 수행할 수 있는 재구성이 가능한 논리 소자를 통하여 논리 소자의 고집적화 및 연산 속도의 개선 등의 효과를 낼 수 있었다.
본 발명을 앞서 기재한 바에 따라 설명하였지만, 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10, NP1, NP2, NP3, NP4, PN1, PN2. 반도체 소자
20. 자기장 제어 소자
30. 차폐 구조체
40. 기판
100, 200, 300, 400, 500. 가변형 논리 소자
101, 103. 반도체층
105. 전극
201, 203. 자기장 제어 소자
205, 209 자성층
207. 비자성층

Claims (27)

  1. 하나 이상의 반도체 소자, 및
    상기 반도체 소자의 양측에 상기 반도체 소자와 이격되어 위치하고, 누설 자기장을 발생시켜 상기 반도체 소자를 제어하도록 적용된 한 쌍의 자기장 제어 소자들
    을 포함하는 가변형(reconfigurable) 논리 소자로서,
    상기 반도체 소자는,
    제1 반도체층, 및
    제1 반도체층 위에 위치하는 제2 반도체층
    을 포함하고,
    상기 제1 반도체층 및 상기 제2 반도체층 중 어느 한 반도체층은 p형이고, 다른 한 반도체층은 n형인 가변형 논리 소자.
  2. 제1항에 있어서,
    상기 한 쌍의 자기장 제어 소자들 중 하나 이상의 자기장 제어 소자는,
    고정된 자화 방향을 가지는 제1 자성층,
    상기 제1 자성층 위에 위치한 비자성층, 및
    상기 비자성층 위에 위치하고, 반전 가능한 자화 방향을 가지는 제2 자성층
    을 포함하는 가변형 논리 소자.
  3. 제1항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 충돌 이온화 과정에 의해 전자 캐리어의 농도가 증가하고, 상기 제1 반도체층 및 상기 제2 반도체층의 접합 계면에서의 공공과 전자의 재결합에 의해 캐리어의 농도가 감소하면서 상기 누설 자기장의 인가 방향에 따라 상기 재결합이 변화하며,
    상기 누설 자기장에 의해 상기 제1 반도체층 및 상기 제2 반도체층의 각 전계가 상호 반대 방향으로 형성되도록 적용된 가변형 논리 소자.
  4. 제3항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층은 InSb를 포함하는 가변형 논리 소자.
  5. 제3항에 있어서,
    상기 누설 자기장의 인가 방향과 상기 전계의 형성 방향은 수직인 가변형 논리 소자.
  6. 제1항에 있어서,
    상기 한 쌍의 자기장 제어 소자들 중 하나 이상의 자기장 제어 소자와 상기 반도체 소자 사이의 이격 거리는 0보다 크고 500nm 이하인 가변형 논리 소자.
  7. 제2항에 있어서,
    상기 자기장 제어 소자에서 상기 제1 자성층, 상기 비자성층 및 상기 제2 자성층을 관통하여 전류가 주입되도록 적용되고, 상기 전류의 주입 방향은 반전 가능한 가변형 논리 소자.
  8. 제1항에 있어서,
    상기 반도체 소자와 상기 한 쌍의 자기장 제어 소자들에 접하여 상기 누설 자기장의 외부 유출을 차단하는 차폐 구조체를 더 포함하는 가변형 논리 소자.
  9. 제1항에 있어서,
    상기 하나 이상의 반도체 소자는 2개의 반도체 소자들을 포함하고, 상기 2개의 반도체 소자들은 상호 병렬 연결되고,
    상기 2개의 반도체 소자들은 상기 p형 반도체층 및 상기 n형 반도체층이 상호 반대로 적층된 가변형 논리 소자.
  10. 제1항에 있어서,
    상기 하나 이상의 반도체 소자는 한 쌍의 동일한 제1 반도체 소자들 및 한 쌍의 동일한 제2 반도체 소자들을 포함하고,
    상기 한 쌍의 동일한 제1 반도체 소자들 및 한 쌍의 동일한 제2 반도체 소자들은 상호 병렬 연결되며,
    상기 한 쌍의 제1 반도체 소자들과 상기 한 쌍의 제2 반도체 소자들은 상기 p형 반도체층 및 상기 n형 반도체층이 상호 반대로 적층된 가변형 논리 소자.
  11. 제9항에 있어서,
    상기 2개의 반도체 소자들 각각에 연결된 2개의 전원을 더 포함하는 가변형 논리 소자.
  12. 제1항에 있어서,
    상기 제1 반도체층이 p형인 경우, 상기 제1 반도체층의 두께는 10㎛ 이하인 가변형 논리 소자.
  13. 제1항에 있어서,
    상기 제2 반도체층이 n형인 경우, 상기 제2 반도체층의 두께는 0.1㎛ 내지 10㎛인 가변형 논리 소자.
  14. 하나 이상의 반도체 소자를 제공하는 단계,
    상기 반도체 소자의 양측에 상기 반도체 소자와 이격되어 위치하는 한 쌍의 자기장 제어 소자들을 제공하는 단계,
    상기 자기장 제어 소자들에 의해 자기장을 발생시켜서 상기 반도체 소자를 제어하는 단계
    를 포함하는 가변형 논리 소자의 제어 방법으로서,
    상기 반도체 소자를 제공하는 단계에서,
    상기 반도체 소자는
    제1 반도체층을 제공하는 단계, 및
    상기 제1 반도체층 위에 제2 반도체층을 제공하는 단계
    를 포함하고,
    상기 제1 반도체층 및 상기 제2 반도체층 중 어느 한 반도체층은 p형이고, 다른 한 반도체층은 n형인 가변형 논리 소자의 제어 방법.
  15. 제14항에 있어서,
    상기 반도체 소자를 제어하는 단계에서,
    상기 자기장은 상기 반도체 소자의 판면에 평행한 방향을 따라 상기 한 쌍의 자기장 제어 소자들 중 일측의 자기장 제어 소자에서 타측의 자기장 제어 소자 방향 또는 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향으로 상기 반도체 소자에 인가되는 가변형 논리 소자의 제어 방법.
  16. 제15항에 있어서,
    상기 반도체 소자에 전압을 인가하는 단계를 더 포함하고,
    상기 반도체 소자에 인가되는 전압은 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가시의 상기 반도체 소자의 문턱 전압보다 크고 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가시의 상기 반도체 소자의 문턱 전압보다 작은 가변형 논리 소자의 제어 방법.
  17. 제16항에 있어서,
    상기 반도체 소자에서, 상기 제1 반도체층은 n형이고, 상기 제2 반도체층은 p형인 가변형 논리 소자의 제어 방법.
  18. 제17항에 있어서,
    상기 하나 이상의 반도체 소자를 제공하는 단계에서, 상기 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함하고,
    상기 2개의 반도체 소자들에 모두 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양은 상기 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양보다 큰 가변형 논리 소자의 제어 방법.
  19. 제17항에 있어서,
    상기 하나 이상의 반도체 소자를 제공하는 단계에서, 상기 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함하고,
    상기 2개의 반도체 소자들에 모두 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양은 상기 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양보다 작은 가변형 논리 소자의 제어 방법.
  20. 제16항에 있어서,
    상기 하나 이상의 반도체 소자를 제공하는 단계에서, 상기 하나 이상의 반도체 소자는 상호 병렬 연결된 2개의 반도체 소자들을 포함하고,
    상기 2개의 반도체 소자들은 상기 p형 반도체층 및 상기 n형 반도체층이 상호 반대로 적층되며,
    상기 2개의 반도체 소자들 중 p형 반도체층 위에 n형 반도체층이 적층된 반도체 소자에만 전압을 인가하고, 상기 하나의 반도체 소자에 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 전류의 양은 상기 하나의 반도체 소자에 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 전류의 양보다 작은 가변형 논리 소자의 제어 방법.
  21. 제16항에 있어서,
    상기 하나 이상의 반도체 소자를 제공하는 단계에서, 상기 하나 이상의 반도체 소자는 상호 병렬 연결된 2개의 반도체 소자들을 포함하고,
    상기 2개의 반도체 소자들은 상기 p형 반도체층 및 상기 n형 반도체층이 상호 반대로 적층되며,
    상기 2개의 반도체 소자들 중 n형 반도체층 위에 p형 반도체층이 적층된 반도체 소자에만 전압을 인가하고, 상기 하나의 반도체 소자에 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 전류의 양은 상기 하나의 반도체 소자에 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 전류의 양보다 작은 가변형 논리 소자의 제어 방법.
  22. 제15항에 있어서,
    상기 반도체 소자에 전압을 인가하는 단계를 더 포함하고,
    상기 반도체 소자에 인가되는 전압은 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가시의 상기 반도체 소자의 문턱 전압보다 크고 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가시의 상기 반도체 소자의 문턱 전압보다 작은 가변형 논리 소자의 제어 방법.
  23. 제22항에 있어서,
    상기 반도체 소자에서, 상기 제1 반도체층은 p형이고, 상기 제2 반도체층은 n형인 가변형 논리 소자의 제어 방법.
  24. 제15항에 있어서,
    상기 반도체 소자에 전압을 인가하는 단계를 더 포함하고,
    상기 반도체 소자에 인가되는 전압은 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가시의 상기 반도체 소자의 문턱 전압보다 크고, 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가시의 상기 반도체 소자의 문턱 전압보다 작은 가변형 논리 소자의 제어 방법.
  25. 제24항에 있어서,
    상기 하나 이상의 반도체 소자를 제공하는 단계에서, 상기 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함하고,
    상기 가변형 논리 소자를 상호 직렬 연결된 한 쌍으로 제공하는 단계를 더 포함하고,
    상기 2개의 반도체 소자들 중 n형 반도체층 위에 p형 반도체층이 적층된 반도체 소자에만 전압을 인가하고,
    상기 2개의 반도체 소자들에 모두 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양은 상기 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양보다 큰 가변형 논리 소자의 제어 방법.
  26. 제24항에 있어서,
    상기 하나 이상의 반도체 소자를 제공하는 단계에서, 상기 하나 이상의 반도체 소자는 상호 직렬 연결된 2개의 반도체 소자들을 포함하고,
    상기 가변형 논리 소자를 상호 직렬 연결된 한 쌍으로 제공하는 단계를 더 포함하고,
    상기 2개의 반도체 소자들 중 n형 반도체층 위에 p형 반도체층이 적층된 반도체 소자에만 전압을 인가하고,
    상기 2개의 반도체 소자들에 모두 상기 일측의 자기장 제어 소자에서 상기 타측의 자기장 제어 소자의 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양은 상기 2개의 반도체 소자들 중 하나 이상의 반도체 소자에 상기 타측의 자기장 제어 소자에서 상기 일측의 자기장 제어 소자 방향의 자기장을 인가하는 경우의 상기 가변형 논리 소자의 전류의 양보다 작은 가변형 논리 소자의 제어 방법.
  27. 제24항에 있어서,
    상기 한 쌍의 자기장 제어 소자들을 제공하는 단계는,
    고정된 자화 방향을 가지는 제1 자성층을 제공하는 단계,
    상기 제1 자성층 위에 비자성층을 제공하는 단계, 및
    상기 비자성층 위에 반전 가능한 자화 방향을 가지는 제2 자성층을 제공하는 단계
    를 포함하고,
    상기 제1 자성층, 상기 비자성층 및 상기 제2 자성층을 차례로 관통하는 전류의 주입 방향을 반전시키는 가변형 논리 소자의 제어 방법.
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