JP2009188230A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板と、半導体基板に離間して形成された第1ソース領域12および第1ドレイン領域14と、第1ソース領域と第1ドレイン領域との間に設けられる第1チャネル領域と、第1チャネル領域上に形成された第1ゲート絶縁膜と、ゲート絶縁膜上に形成された第1ゲート電極18と、第1ソース領域上に形成され第1方向に磁化容易軸を有する強磁性層を含む第1ソース電極Ms1と、第1ドレイン領域上に形成され第1方向に対して0度より大きく180度未満の角度をなす第2方向に磁化した強磁性層を含む第1ドレイン電極Md1と、第1ドレイン領域上に第1ドレイン電極と離間して形成され第2方向と略反平行な方向に磁化した強磁性層を含む第2ドレイン電極Md2と、を備えている。
【選択図】図6
Description
M.Tanaka and S.Sugahara, IEEE Trans. ED 54 (2007) p.961
荷電担体のスピン自由度に依存したMOSFET動作は、MOSFET構造において、ソース、ドレイン電極を磁性体で構成する、或いは、ソース電極とチャネルを形成する半導体を磁性体で構成する、ことで実現することが可能である。
例えば、ソース電極をハーフメタル強磁性体金属で構成すれば、ソースからチャネルに注入される荷電担体のスピンは、ソース電極を構成するハーフメタル強磁性体金属の磁化方向に偏極する。従って、ドレイン電極を構成するハーフメタル強磁性体金属の磁化方向が、ソース電極を構成するハーフメタル強磁性体金属の磁化方向と平行の場合、チャネルを経由してドレイン電極に至るスピン偏極した荷電担体は、そのまま、ドレイン電極に流入することが出来る。この結果、通常のMOSFETと同等の素子動作が実現される。
一方、ソース電極を磁性体で構成し、更に、チャネルを磁性半導体とした場合は、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が、平行か、反平行かによって、MOSFETの動作が変調される。これは、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が平行の場合、ソース電極のスピン偏極した荷電担体からみて、チャネルを構成する磁性半導体へ移動するに際して乗り越えなければならないエネルギー障壁(Schottky Barrier,Φp)が、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が反平行の場合に出現するエネルギー障壁(Schottky Barrier,Φa)よりも小さくなることによる。このとき、ドレイン電極は通常の金属性物質でも良いし、ソース電極を構成する強磁性体金属の磁化方向と平行に磁化した強磁性体金属で有っても良い。いずれの場合でも、ソース電極から注入されたスピン偏極した荷電担体は、そのままドレイン電極に流入できる。この結果、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が反平行の場合は、平行の場合に比して、MOSFETを流れる電流(即ちドレイン電流)が、上記エネルギー障壁差に依存して、ほぼ一定の割合で、低減されることになる。このように、チャネルを構成する磁性半導体の磁化方向を、ソース電極を構成する強磁性体金属の磁化方向と平行、反平行にすることで、MOSFETの動作を変調することが出来るのである。
以上、スピンMOSFETの類型化と、それぞれの素子動作の磁気的変調の様子を概観したが、もちろん、これら異なる類型のスピンMOSFETには、異なる技術的課題がそれぞれ存在する。以下、これを逐次的に詳述する。
まず、スピンMOSFETの、通常のC−MOSFET回路との整合性、混載可能性について検討する。
次に、通常のC−MOSFET回路の高付加価値化と言う目的からスピンMOSFET動作の有用性について検討する。
最後に、スピンMOSFET動作原理に起因した、スピンMOSFET動作の安定性について検討する。
本発明の第1実施形態によるスピンMOSFETの平面図を図6に示す。本実施形態のスピンMOSFETは、図示しない半導体基板に離間して形成されたソース領域12およびドレイン領域14と、ソース領域12とドレイン領域14との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜(図示せず)と、このゲート絶縁膜上に形成されたゲート電極18と、ソース領域12上に形成され第1の方向Ds1に磁化されたハーフメタル強磁性体金属Ms1と、ドレイン領域14上に形成され上記第1の方向Ds1とは異なる第2の方向Dd1に磁化されたハーフメタル強磁性体金属Md1と、ドレイン領域14上に形成され上記第2の方向Dd1と反平行な第3の方向Dd2に磁化され且つ上記ハーフメタル強磁性体金属Md1と物理的に離間して配置されたハーフメタル強磁性体金属Md2と、を備えている。
そもそも、素粒子としての電子のスピン自由度は、その量子としての相対論的共変性に由来し、単なる実空間のベクトルではなく、非相対論的極限では、拡張された回転群SU(2)の表現空間(線形空間)の元、即ち、スピノルとして記述される。そして、物質中の電子、或いは、正孔に対しても、同様の性質は受け継がれる。
P1p= cos2(Φ/2)
P2p= sin2(Φ/2)
と表すことが出来る。
P1a= sin2(Φ/2)= P2p
P2a= cos2(Φ/2)= P1p
と表すことが出来る。
次に、本発明の第2実施形態によるスピンMOSFETを、図10(a)乃至図17を参照して説明する。本実施形態のスピンMOSFETは、第1実施形態のスピンMOSFETにおいて、ソース電極を複数個備えた構成となっている。本実施形態のスピンMOSFETは、以下のように製造される。なお、以下の製造工程においては、スピンMOSFETは、n型であるとして説明するが、p型であっても導電型を逆にすることにより製造できる。
(a) ドレイン領域上に、互いに反平行な方向に磁化した一対の強磁性体金属からなる第1および第2ドレイン電極を形成することで、これらのドレイン電極の近傍に、ドレイン電極に流入することが適わないスピン偏極した荷電担体が、大量に蓄積してゆく事を回避できる。従って、半導体中の静電ポテンシャルの経時的変動や、蓄積された荷電担体の、周辺不純物、欠陥とのスピンの反転を伴うような相互作用、熱的擾乱などに伴う、スピン反転による素子動作の変動を抑止し、安定的な回路機能が確保できる。
次に、本発明の第3実施形態による半導体装置を、図18(a)乃至図25を参照して説明する。本実施形態の半導体装置は、シリコンの{100}面上に形成されたn型スピンMOSFET及びp型MOSFETにより形成される2入力のインバータ回路であって、不揮発なメモリ機能を有し、図3に示す再構成可能な回路となっている。
第1乃至第3実施形態では、ドレイン電極として、ドレイン領域上に、一対の互いに反平行な方向に磁化した強磁性体金属を形成したが、強磁性体金属からなるドレイン電極を、図23に示すように、3つ以上の電極で構成しても、各電極の磁化の方向の集まりが、互いに反平行な方向を構成していれば良い。例えば、ドレイン領域122a1上に、D1方向に磁化された2つの強磁性体金属からなる第1ドレイン電極422a1、422b1を形成し、ドレイン領域122a2上に、D2方向に磁化された2つの強磁性体金属からなる第1ドレイン電極422a2、422b2を形成してもよい。
また、第2乃至第3実施形態では、ソース強磁性体金属電極として、複数の同一の矩形形状の電極を用いたが、図23に示すように、磁化容易方向(例えば、矩形の長辺、楕円体の長軸の方向)を持ち、且つ例えば反磁場係数(矩形の長辺と短辺の比などに依存する)を異ならせる、或いは異なる強磁性金属を用いることにより、磁化反転に必要な磁場の大きさに違いを持たせた、複数の強磁性体金属からなるソース電極421a、421bを用いても良い。この場合、磁化容易方向は、ドレイン電極の磁化方向と所定の角度を保つように配置される。
第3実施形態は、n型スピンMOSFETとp型MOSFETを用いて説明してきたが、上記手法がp型スピンMOSFETとn型MOSFETに対しても同様に適応可能であること、複数組の素子に対しても同様に適応可能であること、はいうまでもない。
(a) ドレイン領域上に、一対の、互いに反平行な方向に磁化した、強磁性体金属を、物理的に離間して配置し、これらを独立に目途の回路のドレイン電極として活用することにより、各ドレイン電極に、ソース電極の磁化方向に対応した相補的な出力が得られ不揮発なSRAM型のメモリが形成できる。
(1) ドレイン領域上に、一対の、互いに反平行な方向に磁化した、強磁性体金属を形成することで、通常のC−MOSFET回路との整合性、混載可能性を備えつつ、タイプ2のスピンMOSFETの磁気変調素子動作が可能となり、不揮発な再構成可能論理回路を構築できる。
12a ソースのエクステンション領域
12b ソースの高濃度拡散層
13 高抵抗領域
14 ドレイン領域
14a1 ドレインのエクステンション領域
14a2 ドレインのエクステンション領域
14b1 ドレインの高濃度拡散層
14b2 ドレインの高濃度拡散層
16 ゲート絶縁膜
18 ゲート電極
19 トンネルバリア層
30 ゲート側壁
42 ソース電極
441 ドレイン電極
442 ドレイン電極
72 コンタクト
741 コンタクト
742 コンタクト
801 配線
802 配線
100 シリコン基板
101 素子分離領域
102a p型ウェル領域
102b n型ウェル領域、
111a,112a ソース、ドレインのエクステンション領域となる浅い拡散層
111b,112b ソース、ドレインのエクステンション領域となる浅い拡散層
121 ソース領域
121a ソース領域
122a1 第1ドレイン領域
122a2 第2ドレイン領域
1223 高抵抗層
121b1、121b2 p型MOSFETのドレイン領域
122b1、122b2 p型MOSFETのソース領域
200a、200b ゲート絶縁膜
210a、210b ブロック絶縁膜
301a、301b ゲート側壁
310a,310b 浮遊ゲート電極
320a,320b 制御ゲート電極
421 ソース領域上にソース電極強磁性体金属
4221 第1ドレイン電極の強磁性体金属
4221 第2ドレイン電極の強磁性体金属
510 NiSi層
521b1,522b1 NiSi層
521b2,522b2 NiSi層
520a,520b NiSi層
701 ソース電極に達するコンタクト
7021 第1ドレイン電極に達するコンタクト
7022 第2ドレイン電極に達するコンタクト
703 ゲート電極に達するコンタクトホール
721 n型スピンMOSFETのソース電極に達するコンタクト
7211 n型スピンMOSFETの第1ドレイン電極と第1のp型MOSFETのドレイン領域上のNiSi層に達するコンタクト
7212 n型スピンMOSFETの第2ドレイン電極と第2のp型MOSFETのドレイン領域上のNiSi層に達するコンタクト
7221 第1のp型MOSFETのソース領域上のNiSi層に達するコンタクト
7222 第2のp型MOSFETのソース領域上のNiSi層に達するコンタクト
720a 制御ゲート電極320a上のNiSi層に達するコンタクト
720b 制御ゲート電極320b上のNiSi層に達するコンタクト
710 浮遊ゲート電極310上のNiSi層に達するコンタクト
Claims (17)
- 半導体基板と、
前記半導体基板に離間して形成された第1ソース領域および第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間に設けられる第1チャネル領域と、
前記第1チャネル領域上に形成された第1ゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第1ゲート電極と、
前記第1ソース領域上に形成され第1方向に磁化容易軸を有する強磁性層を含む第1ソース電極と、
前記第1ドレイン領域上に形成され前記第1方向に対して0度より大きく180度未満の角度をなす第2方向に磁化した強磁性層を含む第1ドレイン電極と、
前記第1ドレイン領域上に前記第1ドレイン電極と離間して形成され前記第2方向と略反平行な方向に磁化した強磁性層を含む第2ドレイン電極と、
を備えたことを特徴とする半導体装置。 - 第1導電型の第1半導体領域を有する半導体基板と、
前記第1半導体領域に形成された第2導電型の第1ソース領域と、
前記第1半導体領域にそれぞれが前記第1ソース領域と離間して形成されるとともに互いに分離して形成される第2導電型の第1および第2ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間および前記第1ソース領域と第2ドレイン領域との間に設けられる第1チャネル領域と、
前記第1チャネル領域上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記第1ソース領域上に形成され第1方向に磁化容易軸を有する強磁性層を含む第1ソース電極と、
前記第1ドレイン領域上に形成され前記第1方向に対して0度より大きく180度未満の角度をなす第2方向に磁化した強磁性層を含む第1ドレイン電極と、
前記第2ドレイン領域上に形成され前記第2方向と概反平行な方向に磁化した強磁性層を含む第2ドレイン電極と、
を備えたことを特徴とする半導体装置。 - 前記半導体基板は、前記第1導電型とは異なる第2導電型の第2半導体領域を有し、
前記第2半導体領域に離間して形成された第1導電型の第2ソース領域および第3ドレイン領域と、
前記第2ソース領域と前記第3ドレイン領域との間の第2チャネル領域となる前記第2半導体領域上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、
を更に備えたことを特徴とする請求項2記載の半導体装置。 - 前記第1ゲート電極上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された制御ゲート電極と、
を更に備えたことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 前記第1ドレイン電極に接続される第1半導体素子と、前記第2ドレイン電極に接続される第2半導体素子とを更に備えていることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- 前記第1ソース電極は、それぞれが前記第1方向に磁化容易軸を有する強磁性層を含む複数の電極を備えていることを特徴する、請求項1乃至5のいずれかに記載の半導体装置。
- 前記第1ソース領域上に強磁性層を含む第2ソース電極が更に設けられ、前記第2ソース電極の強磁性層の磁化容易軸が前記第1および第2ドレイン電極のいずれかの強磁性層の磁化方向とのなす方向余弦の絶対値が、前記第1方向が前記第1及び第2ドレイン電極のいずれかの強磁性層の磁化方向となす方向余弦の絶対値に等しいことを特徴する請求項1乃至5のいずれかに記載の半導体装置。
- 前記第1ソース領域上に、前記第1ソース電極の強磁性層と異なる反磁場係数を有する強磁性層を含む第2ソース電極が更に設けられていることを特徴する請求項1乃至6のいずれかに記載の半導体装置。
- 前記第1ソース領域上に、前記第1ソース電極の強磁性層と異なる組成の強磁性層を含む第2ソース電極を更に備えていることを特徴する請求項1乃至6のいずれかに記載の半導体装置。
- 前記第1ソース電極の強磁性層は、非磁性体からなる磁壁誘導領域を有し、複数の磁区を有していることを特徴する請求項1乃至5のいずれかに記載の半導体装置。
- 互いに反平行な方向に磁化が固着された2つの磁気固着導電層が、それぞれ非磁性層を介して前記第1ソース電極の強磁性層に接続されていることを特徴する請求項1乃至6のいずれかに記載の半導体装置。
- 前記第1ソース電極上に、前記第1ソース電極の強磁性層の磁化方向を反転させる配線が設けられていることを特徴する請求項1乃至6のいずれかに記載の半導体装置。
- 前記第1ドレイン電極と前記第2ドレイン電極の間に、電気的に絶縁された軟磁性体物質が設けられていることを特徴とする請求項1乃至12のいずれかに記載の半導体装置。
- 前記第1ドレイン電極或いは前記第2ドレイン電極に反強磁性体膜が積層されていることを特徴とする請求項1乃至13のいずれかに記載の半導体装置。
- 前記第1ソース電極、前記第1ドレイン電極、或いは前記第2ドレイン電極と前記半導体基板との間にトンネルバリア層が設けられていることを特徴とする請求項1乃至14のいずれかに記載の半導体装置。
- 前記第1ドレイン電極と前記第2ドレイン電極の反磁場係数が異なることを特徴とする請求項1乃至15のいずれかに記載の半導体装置。
- 前記第1ドレイン電極或いは前記第2ドレイン電極が複数の電極に分割されていることを特徴とする請求項1乃至15のいずれかに記載の半導体装置。
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