KR20070024525A - 스핀 배리어 강화형 듀얼 자기저항 효과 요소 및 그 요소를이용한 자기 메모리 - Google Patents

스핀 배리어 강화형 듀얼 자기저항 효과 요소 및 그 요소를이용한 자기 메모리 Download PDF

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Abstract

자기 메모리에 사용될 수 있는 자기 요소를 제공하기 위한 방법 및 시스템이 개시된다. 자기 요소는 제 1 핀드, 스페이서, 프리, 스핀 배리어, 및 제 2 핀드 층을 포함한다. 스페이서는 비자성이고 상기 핀드 층과 프리 층 사이에 위치된다. 라이트(write) 전류가 자기 요소를 통과할 때 스핀 트랜스퍼를 이용하여 프리 층이 스위칭될 수 있다. 프리 층이 스페이서 층과 스핀 배리어 층 사이에 위치된다. 상기 스핀 배리어 층은 상기 프리 층과 상기 제 2 핀드 층 사이에 위치된다. 프리 층 댐핑 상수에 대한 외측 표면의 기여를 감소시키도록 상기 스핀 배리어 층이 구성된다. 일 측면에서, 스핀 배리어 층은 큰 면적 저항을 가지고, 스핀 펌핑 유도 댐핑을 실질적으로 제거할 것이다. 다른 측면에서, 자기 요소는 또한 상기 스핀 배리어 층과 프리 층 사이의 스핀 축적 층을 포함한다. 스핀 축적 층은 높은 전도도를 가지고 긴 스핀 확산 길이를 가질 것이다.

Description

스핀 배리어 강화형 듀얼 자기저항 효과 요소 및 그 요소를 이용한 자기 메모리{SPIN BARRIER ENHANCED DUAL MAGNETORESISTANCE EFFECT ELEMENT AND MAGNETIC MEMORY USING THE SAME}
본 발명은 자기 메모리 시스템, 특히 스위칭에서 스핀 전달 효과를 이용하고 낮은 스위칭 전류 밀도로 스위칭될 수 있는 자기 요소를 제공하기 위한 방법 및 시스템에 관한 것이다.
도 1a, 1b, 및 1c에는 자기 메모리에 이용될 수 있는 통상적인 자기 요소(10, 10', 및 10")가 도시되어 있다. 자기 메모리 분야에서의 발전에 대한 최근의 검토내용이 예를 들어, William Reohr 등이 IEEE Circuits and Devices Magazine, pp. 17-27, September 2002에 게재한 "Memories of Tomorrow"; 그리고 SaiedTehrani 등이 Proceedings of the IEEE, vol. 91, no. 5, pp. 703-714, May 2003에 게재한 "Magnetoresistive Random Access Memory Using Magnetic Tunnel Junctions"에 기재되어 있다. 통상적인 자기 요소(10)는 스핀 밸브이고, 통상적인 반강자성(antiferromagnetic; AFM) 층(12), 통상적인 핀(pinned) 층(14), 통상적인 전도성 스페이서 층(16) 및 통상적인 프리(free) 층(18)을 포함한다. 시드 또는 캡핑(seed or capping) 층과 같은 다른 층들(도시 안 됨)이 사용될 수도 있다. 통 상적인 핀 층(14) 및 통상적인 프리 층(18)은 강자성이다. 따라서, 통상적인 프리 층(18)은 변경가능한 자화(19)를 가지는 것으로 도시되어 있다. 통상적인 스페이서 층(16)은 비자성이다. AFM 층(12)은 핀 층(14)의 자화를 특정 방향으로 고정, 또는 피닝(pin)하기 위해 사용된다. 프리 층(18)의 자화는 통상적으로 외부 자기장에 응답하여 자유롭게 회전된다. 또한, 상부 콘택(20) 및 통상적인 자기 요소(10)를 통해 전류를 드라이브하기 위해 사용될 수 있는 바닥 콘택(22)이 도시되어 있다.
도 1b에 도시된 통상적인 자기 요소(10')는 스핀 터널링 정크션(spin tunneling juction)이다. 통상적인 스핀 터널링 정크션(10')의 부분들은 통상적인 스핀 밸브(10)와 유사하다. 따라서, 통상적인 자기 요소(10')는 AFM 층(12'), 통상적인 핀 층(14'), 절연 배리어 층(16')인 통상적인 스페이스 층(16) 및 변경가능한 자화(19')를 가지는 통상적인 프리 층(18')을 포함한다. 통상적인 배리어 층(16')은 통상적인 스핀 터널링 정크션(10')을 통해 전자가 터널링할 수 있을 정도로 충분히 얇다.
통상적인 자기 요소(10")는 AFM 층(12'), 통상적인 핀 층(14'), 전류 제한 층(16")인 통상적인 스페이서 층 및 변경가능한 자화(19")를 가지는 통상적인 프리 층(18")을 포함한다. 통상적인 전류 제한 층(16")은 절연체일 수 있는 높은 저항 영역(이하에서, 절연 매트릭스(17)라 한다)을 가지는 금속 전도성의 불균일 층 혼합 영역(이하에서는, 전도성 채널(15)이라 한다)이다. 강자성 층(14" 및 18") 사이의 전도성은 본질적으로 전도성 채널(15)로 한정된다. 그에 따라, 통상적인 자 기 요소(10")는 전류 제한 자기저항 효과 박막 필름 구조물로 지칭된다. 통상적인 자기 요소(10")는 M. Takagishi 등이 기재한 "The Applicabilityof CPP-GMR,Heads for Magnetic Recording", IEEE Trans. Magn. 38, 2277 (2002)에서의 자기저항 하드 디스크 드라이브 판독 헤드에 관한 내용에 보다 상세히 기재되어 있다.
통상적인 핀 층(14/14'/14") 및 통상적인 프리 층(18/18'/18")의 각각의 자화(19/19'/19") 방향에 따라, 통상적인 자기 요소(10/10'/10")의 저항이 각각 변화된다. 통상적인 프리 층(18/18'/18")의 자화(19/19'/19")가 통상적인 핀 층(14/14'/14")의 자화에 평행한 경우에, 통상적인 자화(19/19'/19")의 저항은 낮다. 통상적인 프리 층(18/18'/18")의 자화(19/19'/19")가 통상적인 핀 층(14/14'/14")의 자화에 역평행(antiparallel)하는 경우에, 통상적인 자화(19/19'/19")의 저항은 높다. 통상적인 자화(19/19'/19")의 저항을 감지하기 위해, 통상적인 자화(19/19'/19")를 통해 전류가 구동된다. 통상적으로, 메모리 용도에서, 통상적인 자화(19/19'/19")의 층들에 수직하게, 전류가 CPP 구성(current perpendicular to the plane configuration)으로 구동된다(도 1a, 1b, 또는 1c에 도시된 z-방향을 따라 위쪽 또는 아래쪽으로). 이러한 구성에서, 전류가 각각의 상부 콘택(20, 20', 20") 및 바닥 콘택(22, 22', 및 22") 사이에서 구동된다.
높은 밀도의 메모리 셀을 가지는 자기 메모리와 관련한 특정 문제점들을 극복하기 위해, 스핀 트랜스퍼를 이용하여 통상적인 프리 층(10/10'/10")의 자화(19/19'/19")를 스위칭시킬 수 있다. 스핀 트랜스퍼는 통상적인 자기 요소(10')의 내용에 설명되어 있으나, 통상적인 자기 요소 (10 및 10")에도 동일하게 적용될 수 있다. 스핀 트랜스퍼에 관한 현재 지식이, J. C. Slonczewski의 "Current-driven Excitation of Magnetic Multilayers," Journal of Magnetism and MagneticMaterials, vol. 159, p. Ll (1996); L. Berger의 "Emission of Spin Waves by a Magnetic Multilayer Traversed by a Current, " Phys. Rev. B, vol. 54, p. 9353 (1996); F.J. Albert, J. A. Katine 및 R.A. Buhrman의 "Spin-polarized Current Switching of a Co Thin Film Nanomagnet, " Appl. Phys. Lett. , vol. 77, No. 23, p. 3809 (2000); J. Slonczewski의 "Conductance and exchange coupling of two ferromagnets separated by a tunneling barrier", Phys. Rev. B 39, 6995 (1989); 및 Y. Huai등의 "Observation of spin-transfer switching in deep submicron-sized an low-resistance magnetic tunnel junctions" Appl. Phys. Lett. 84,3118 (2004)에 기재되어 있다. 따라서, 스핀 트랜스퍼 현상에 관한 이하의 설명은 현재의 지식을 기초로 한 것이고 본 발명의 범위를 제한하기 위한 것은 아니다.
스핀-극성화(spin-polarized) 전류가 CPP 구성의 스핀 터널링 정크션(10')과 같은 자기 다층을 횡단할 때, 강자성 층으로 입사하는 전자의 스핀 각운동량의 일부가 강자성 층으로 전달될 것이다. 특히, 통상적인 프리 층(18')으로 입사하는 전자들은 스핀 각운동량의 일부를 통상적인 프리 층(18')으로 전달할 것이다. 이러한 각운동량의 전달은 프리 층 자화(109)에 작용하는 스핀 트랜스퍼 토르크로서 간주될 수 있다. 결과적으로, 전류 밀도가 충분히 높고(약 107-108 A/cm2) 스핀 터 널링 정크션의 측방향 치수가 작다면(약 200 나노미터 미만), 스핀-극성화 전류가 통상적인 프리 층(18')의 자화(19') 방향을 스위칭시킬 수 있을 것이다. 스핀 트랜스퍼 유도 스위칭이 일어날 수 있는 문턱값 전류를 임계 전류(Ic)라 한다. 또한, 스핀 트랜스퍼가 통상적인 프리 층(18')의 자화(19') 방향을 스위칭할 수 있도록, 통상적인 프리 층(18')이 충분히 얇아야 하는 것으로 믿어지며, 그 두께는 예를 들어 Co 경우에 약 10 나노미터 미만이다. 스핀 트랜스퍼에 기인한 자화의 스위칭은 다른 스위칭 기구보다 우월적이며 통상적인 자기 요소(10')의 측방향 치수가 몇 백 나노미터 정도로 작을 때 관찰 가능하다. 결과적으로, 스핀 트랜스퍼는 작은 자기 요소(10')를 가지는 고밀도 자기 메모리에 적합하다.
스핀 트랜스퍼 현상은, 통상적인 자기 요소(10/10'/10")의 통상적인 프리 층(18/18'/18")의 자화 방향을 스위칭시키기 위해 외부 스위칭 필드를 이용하는 대신에 또는 그에 부가하여, CPP 구성에서 사용될 수 있을 것이다. 예를 들어, 통상적인 자기 요소(10')에서, 통상적인 프리 층(18')의 자화(19')는 통상적인 핀 층(14')의 자화에 대한 역평행으로부터 통상적인 핀 층(14')의 자화에 평행하게 스위칭될 수 있다. 전류는 통상적인 프리 층(18')으로부터 통상적인 핀 층(14')으로 구동된다(전도 전자가 통상적인 핀 층(14')으로부터 통상적인 프리 층(18')으로 이동한다). 그 대신에, 통상적인 핀 층(14')으로부터 통상적인 프리 층(18')으로 전류가 구동되는 경우에(전도 전자가 반대 방향으로 이동한다), 프리 층(18')의 자화가 통상적인 핀 층(14')의 자화에 평행한 방향으로부터 통상적인 핀 층(14')의 자 화에 대한 역평행으로 스위칭될 수 있다.
임계 전류(Ic)의 크기는 J. C. Slonczewski의 "Current-driven Excitation of Magnetic Multilayers,"Journal of Magnetism and Magnetic Materials, vol. 159, p.L1-L5 (1996)에 기재되고, 특히 J. Grollier 등의 "Field dependence of magnetization reversal by spin transfer", Phys. Rev. B 67,174402 (2003)에 보다 구체적으로 설명된 일반적인 스핀 트랜스퍼 스핀-토르크 모델을 이용하여 결정될 수 있다. Slonczewski의 모델에 따라, 스핀 트랜스퍼 스택(stack)의 프리 층에 대한 스위칭 전류 밀도(Ic)는 αtMs[Heff - 2πMs]/g(θ)에 비례하며,
이때,
α = 현상학적인 길버트 댐핑 파라미터(phenomenological Gilbert damping parameter);
t = 프리 층의 두께;
Ms = 프리 층의 포화 자화
Heff = 프리 층을 위한 유효 필드;
g(θ) = 스핀-트랜스퍼 효율 반영.
유효 필드(Heff)는 외부 자기 필드, 형상 이방상 필드, 인-플레인 및 아웃-오브-플레인(즉, 수직) 이방성, 및 쌍극성 및 교환 필드를 포함한다. 수직 이방성은 통상적으로 결정 이방성에 기인한다. 'g(θ)' 항목은 통상적인 프리 층(18') 및 통상적인 핀 층(14')의 자화의 상대적인 각도 방향에 따라 달라진다.
따라서, 임계 전류(Ic)는 통상적인 프리 층(18')의 길버트 댐핑 파라미터(α)에 비례한다. 이는 '10'과 같은 통상적인 스핀 밸브 자기저항 효과 요소 및 통상적인 전류 제한 자기저항 효과 요소(10")에서의 스핀 트랜스퍼에도 동일하게 적용될 것으로 믿는다. 길버트 댐핑 파라미터(α)는 무차원(dimensionless) 파라미터이고, 통상적인 프리 층 자화(18')에 의해 경험되는 다이나믹 댐핑의 레벨을 정량화한다. 나머지 요소들이 동일하다고 가정하면, α의 감소는 Ic의 비례적인 감소를 초래하며, α의 증가는 Ic의 비례적인 증가를 초래한다. 다층 구조물내에 매립된 얇은 통상적인 자기 프리 층(18')의 경우에, 총 댐핑 계수(α)는 3개의 기여 부분으로 일반적으로 분할될 수 있다: 즉,
α=α0+(δαout+δαin)t0/tf 이며,
이때,
α0 = 고유 댐핑 파라미터;
δαout = 예를 들어 통상적인 프리 층(18')과 상부 콘택(20') 사이의 프리 층(18')의 외측 계면에서 발생하는 프로세스로 인한 표면 기여 부분;
δαin = 예를 들어 통상적인 프리 층(18')과 배리어 층(16') 사이의 프리 층(18')의 내측 계면에서 발생하는 프로세스로 인한 표면 기여 부분;
to = 임의 스케일링 길이;
tf = 나노미터로 단위의 프리 층 두께.
고유 댐핑 파라미터(α0)는 통상적인 프리 층(18')을 생성하기 위해 이용되는 물질에만 의존한다. 임의 스케일링 길이(to)는 일반성의 손실 없이 3나노미터의 값으로 일반적으로 취해진다. 통상적인 프리 층(18')의 두께(tF)는 나노미터 단위의 프리 층(18') 두께이다.
댐핑 파라미터(δαin)에 대한 내측 표면 기여 부분은 통상적인 프리 층(18')과 통상적인 배리어 층(16') 사이의 계면, 통상적인 배리어 층(16') 자체, 통상적인 배리어 층(16')과 통상적인 핀 층(14') 사이의 계면, 그리고 통상적인 핀 층(14')의 구조 및 조성에 따라 달라진다. 특히, 자기 요소(10')는 프리 층(10')의 상부(외측) 계면에서 발생하는 "스핀 펌핑"으로 역추적될 수 있는 상당하고 치명적인 기여 부분(δαout)을 경험할 수 있다. 스핀 펌핑 댐핑은 상부 콘택(20')내에 프리 층을 남길 수 있는 자유 전자와의 커플링을 교환에 의해 통상적인 프리 층(18')의 경시성 자화로부터의 각운동량의 손실에 의해 생성된다. 그러한 효과는 예를 들어, Y. Tserkovnyak 등이 기재한 "Dynamic stiffness of spin valves", Phys. Rev. B 67,140404(R) (2003)에 구체적으로 설명되어 있다. 그러한 스핀 펌핑 유도 댐핑은 종래 기술에서 공지된 바와 같이 자기저항 효과 박막 필름 구조에 대한 원하는 레벨까지 Ic를 감소시킬 수 있는 능력을 제한하는 요소이며, 이때 프리 층 두께는 통상적으로 1 내지 5 나노미터이다.
따라서, 비록 스핀 트랜스퍼가 통상적인 자기 요소(10/10'/10")를 스위칭하기 위한 기구로서 작용하지만, 소위 당업자는 통상적인 자기 요소(10/10'/10")에 대해 유도 스위칭하는데 있어서 높은 전류 밀도가 통상적으로 필요하다는 것을 이해할 것이다. 특히, 스위칭 전류 밀도는 107 A/cm2 단위 이상이다. 따라서, 높은 스위칭 전류 밀도를 얻기 위해서는 높은 라이트(write) 전류가 사용된다. 높은 작동 전류는 고밀도 MRAM에서 가열, 높은 전력 소모, 큰 트랜지스터 크기, 및 기타 문제와 같은 디자인 문제점을 일으킨다.
소위 당업자는 스위칭 전류의 감소를 위한 하나의 기구가 듀얼 자기저항 요소를 채용하는 것임을 이해할 것이다. 도 2 는 통상적인 듀얼 자기저항 요소(50)를 도시한다. 듀얼 자기저항 요소(50)는 AFM 층(52), 제 1 의 통상적인 핀 층(54), 제 1 의 통상적인 스페이서 층(56), 통상적인 프리 층(58), 제 2 의 통상적인 스페이서 층(60), 제 2 의 통상적인 핀 층(62), 및 제 2 의 AFM 층(64)을 포함한다. 시드 또는 캡핑 층과 같은 기타 층들(도시 안 됨)도 이용될 수 있을 것이다. 바닥 콘택(66) 및 상부 콘택(68) 도 도시되어 있다. 통상적인 핀 층(54 및 62) 및 통상적인 프리 층(58)은 강자성체이다. 따라서, 통상적인 프리 층(58)은 변경가능한 자화(59)를 가지는 것으로 도시되어 있다. 통상적인 스페이서 층(56 및 60)은 미자성체이다. 통상적인 스페이서 층(56 및 60)은 전도성의 터널링 배리 어 층, 또는 전류 제한 층일 수 있다. 따라서, 통상적인 스페이서 층(56 및 60)은 도 1a-1c 에 도시된 층(16, 16' 및/또는 16")에 대응한다. 도 2 를 다시 참조하면, 핀 층(54) 자화를 특정 방향으로 고정 및 피닝하기 위해 AFM 층(52 및 64)이 사용된다. 프리 층(58)의 자화는, 통상적으로 외부 자기 필드에 응답하여, 자유롭게 회전한다.
스핀-극성화 전류가 통상적인 자기 요소(50)를 횡단할 때, 스핀 트랜스퍼를 이용하여 프리 층(58)의 자화(59)를 스위칭할 수 있다. 각운동량은 제 1 의 통상적인 핀 층(54) 및 통상적인 프리 층(58) 사이의 전기적 전류에 의해 전달된다. 이러한 전류는 통상적인 프리 층(58)에 작용하는 제 1 스핀 트랜스퍼 토르크(T1)을 생성한다. 또한, 각운동량은 제 2의 통상적인 핀 층(64) 및 통상적인 프리 층(58) 사이의 전기 전류에 의해 전달된다. 이러한 전류는 통상적인 프리 층(58)에 작용하는 제 2 스핀 트랜스퍼 토르크(T2)를 생성한다. 층의 두께, 조성, 및 핀 층(54 및 62)의 자화 방향을 적절하게 선택함으로써, 두개의 토르크(T1 및 T2)가 원하는 양식(fashion)을 부가하는 통상적인 자기 요소(50)를 생성할 수 있다. 결과적으로, 임계 전류(Ic)의 상당한 감소가 얻어질 수 있다.
임계 전류(Ic)가 감소될 수 있지만, 소위 당업자는 그러한 통상적인 자기 요소(50)가 통상적인 자기 요소(50) 및 최종적으로 구축되는 자기 메모리의 성능에 부정적인 영향을 미칠 수 있는 단점을 가진다는 것을 알 수 있을 것이다.
첫번째로, 제 2 통상적인 스페이서 층(60)이 전도체로 가정한다. 전술한 바 와 같이, 임계 전류(Ic)는 통상적인 프리 층(58)의 길버트 댐핑 파라미터(α)에 비례한다. 전술한 바와 같이, α는 α0, δαout, δαin으로 분할될 수 있다. 금속인 제 2 의 통상적인 스페이서 층(60)을 이용하는 통상적인 자기 요소(50)는 제 2 자기 핀 층(62)과 관련하여 프리 층(58)의 상부 계면에서 발생하는 "스핀 펌핑"으로 역추적될 수 있는 상당하고 치명적인 부가적인 기여 부분(δαout)을 경험할 수 있다. 그러한 "스핀 펌핑"은 전술한 스핀 펌핑과 유사하다.
제 2 의 통상적인 스페이서 층(60)은 터널 배리어이고, 프리 층(58)과 제 2 의 비 통상적인 스페이서 층(60) 사이의 계면에서의 "스핀 펌핑"은 임계 전류에 부정적인 영향을 미치지 않는다. 그러나, 프리 층(58), 제 1 의 통상적인 스페이서 층(56), 및 제 1 의 통상적인 핀 층(54)으로 구성된 하위-구조물(sub-structure)에서 통상적인 자기 요소(50)의 자기저항 영향을 최대화하기 위해, 제 1 의 통상적인 스페이서 층(56)이 또한 터널 배리어가 되고 제 2 의 스페이서 층(60)의 면적 저항이 제 1 터널 배리어(56)의 면적 저항 보다 상당히 작게 된다는 것을 소위 당업자는 이해할 것이다. 그러한 통상적인 듀얼 스핀 터널링 정크션(50)에서, 제 2 의 통상적인 스페이서 층(60)의 면적 저항은 일반적으로 통상적인 스페이서 층(56)의 면적 저항의 1/10 이하로 작다. 또한, 스핀 트랜스퍼를 이용하여 통상적인 자기 요소(50)가 라이팅될 수 있도록, 제 1 의 통상적인 스페이서 층(56)이 일반적으로 20 Ω.㎛2 이하의 비교적 작은 면적 저항을 가진다. 그러한 낮은 면적 저항을 가지는 두 개의 터널링 배리어(56 및 60)를 포함하는 그러한 통상적인 자기 요소(50)를 제조하는 것은 매우 어렵다. 결국, 두 개의 낮은 면적 저항 자기 터널 정크션을 적층할 필요 없이 스핀 펌핑 기여 부분(δαout)을 억제할 수 있는 듀얼 자기저항 효과 박막 필름 구조를 위한 변형 디자인을 규정하는 것이 매우 바람직할 것이다.
마지막으로, 제 2 의 통상적인 스페이서 층(60)은 전류 제한 층이며, 만약 통상적인 프리 층(58)과 제 2 의 통상적인 스페이서 층(60) 사이의 계면의 면적 저항이 0.1 Ω.㎛2 보다 크다면, 통상적인 프리 층(58)의 다이나믹 댐핑에 대한 스핀 펌핑 기여 부분이 효과적으로 억제된다는 것을 확인할 수 있을 것이다. 그러나, 도 1a-1c에 도시된 바와 같이, 그러한 통상적인 자기 요소(50)를 규정하는 여러 물질 및 기하학적 파라미터의 통상적인 값들의 경우에, 두 개의 콘택 전극(66 및 68) 사이에서 흐르는 주어진 전류(I)에서 통상적인 프리 층(58)에 생성되는 전체 스핀 트랜스퍼 토르크가 단순한 자기저항 효과 필름 구조물과 비교할 때 3 내지 4 배 정도만 크다는 자기-전자 회로 이론을 이용하여 결정할 수 있을 것이다. 자기-전자 회로 이론에 대한 구체적인 설명을 용이하게 찾을 수 있을 것이며, 스핀 트랜스퍼에 적용한 것의 예를 들면: A. Brataas, Y. V. Nazarov, 및 G. E. W. Bauer의 "Finite-Element Theory of Transport in FerromagnetNormal Metal Systems", in Phys. Rev. Lett.84, 2481 (2000)가 있다. 따라서, 동일한 전류에서 통상적인 프리 층(58)에서 보다 큰 스핀 트랜스퍼 토르크를 나타내는 개선된 듀얼 자기저항 효과 박막 필름 구조물이 바람직할 것이다.
따라서, 낮은 전류에서 스핀 트랜스퍼를 이용하여 스위칭될 수 있고 전력 소 모가 적은 듀얼 자기저항 요소를 제공하는 방법 및 시스템이 요구되고 있다. 본 발명은 이러한 요구를 충족시킨다.
본 발명은 자기 메모리에서 사용될 수 있는 자기 요소를 제공하는 방법 및 시스템을 제공한다. 자기 요소는 제 1 의 핀드(pinned), 스페이서, 프리, 스핀 배리어, 및 제 2 의 핀드 층을 포함한다. 스페이서 층은 비자성이고 핀드 층과 프리 층 사이에 위치한다. 라이트 전류가 자기 요소를 통과할 때, 스핀 트랜스퍼를 이용하여 프리 층을 스위칭할 수 있다. 프리 층은 스페이서 층과 스핀 배리어 층 사이에 위치된다. 스핀 배리어 층은 프리 층과 제 2 핀드 층 사이에 있다. 스핀 배리어 층은 프리 층의 댐핑 상수에 대한 외측 표면의 기여 부분을 감소시키도록 구성된다. 일 측면에서, 스핀 배리어 층은 큰 면적 저항을 가지며 스핀 펌핑 유도 댐핑을 실질적으로 제거할 것이다. 다른 측면에서, 자기 요소는 또한 스핀 배리어 층과 프리 층 사이의 스핀 축적 층을 포함한다. 스핀 축적 층은 금속제이고 긴 스핀 확산 거리를 가질 것이다.
본 명세서에 기재된 시스템 및 방법에 따라, 본 발명은 낮은 전류 밀도를 이용한 스핀 트랜스퍼로 인해 스위칭될 수 있는 자기 요소를 제공하고 또 낮은 스위칭 전류 밀도의 부수적인 이점을 제공한다.
도 1a 는 통상적인 자기 요소 즉, 통상적인 스핀 밸브를 도시한 도면이다.
도 1b 는 다른 통상적인 자기 요소 즉, 통상적인 스핀 터널링 정크션을 도시 한 도면이다.
도 1c 는 제 3 의 통상적인 자기 요소 즉, 통상적인 전류 제한 자기저항 효과 박막 필름 구조를 도시한 도면이다.
도 2 는 통상적인 듀얼 자기저항 자기 요소를 도시한 도면이다.
도 3a 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소의 일부의 제 1 실시예를 도시한 도면이다.
도 3b 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소의 일부의 제 1 실시예의 다른 버전을 도시한 도면이다.
도 3c 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소의 일부의 제 1 실시예의 제 3 버전을 도시한 도면이다.
도 4a 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소의 일부의 제 2 실시예를 도시한 도면이다.
도 4b 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소의 일부의 제 2 실시예의 다른 버전을 도시한 도면이다.
도 4c 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소의 일부의 제 2 실시예의 제 3 버전을 도시한 도면이다.
도 5 는 도 4a 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소의 일 실시예를 제공하기 위한 본 발명에 따른 방법의 일 실시예를 도시한 흐름도이다.
본 발명은 MRAM과 같은 자기 요소 및 자기 메모리의 개량에 관한 것이다. 이하의 상세한 설명은 소위 당업자가 본 발명을 실시 및 이용할 수 있도록 기재하였으며 특허 명세서의 요건에 맞춰 내용을 기재하였다. 당업자는 바람직한 실시예의 여러 가지 변형예를 용이하게 인식할 수 있을 것이며, 본 명세서에 기재된 일반적인 원리는 다른 실시예에도 적용될 수 있을 것이다. 따라서, 본 발명은 기재된 실시예로 한정되지 않을 것이며, 본 명세서에 기재된 원리 및 특징들과 일치되는 가장 넓은 범위를 가질 것이다.
본 발명은 자기 메모리에 이용될 수 있는 자기 요소를 제공하기 위한 시스템 및 방법을 제공한다. 자기 요소는 제 1 핀드, 스페이서, 프리, 스핀 배리어, 및 제 2 핀드 층을 포함한다. 스페이서 층은 비자성이고 핀드 층과 프리 층 사이에 위치된다. 프리 층은 라이트 전류가 자기 요소를 통해 흐를 때 스핀 트랜스퍼를 이용하여 스위칭될 수 있을 것이다. 프리 층은 스페이서 층과 스핀 배리어 층 사이에 놓인다. 스핀 배리어 층은 프리 층과 제 2 핀드 층 사이에 위치된다. 스핀 배리어 층은 프리 층의 댐핑 상수에 대한 외측 표면의 기여(contribution)를 감소시키도록 구성된다. 일 측면에서, 스핀 배리어 층은 높은 면적 저항을 가지며 스핀 펌핑 유도 댐핑을 상당히 감소시킬 것이다. 다른 측면에서, 자기 요소는 또한 스핀 배리어 층과 프리 층 사이의 스핀 축적 층을 포함한다. 상기 스핀 축적 층은 금속(예를 들어, 높은 전도도를 가진다)이며, 긴 스핀 확산 거리를 가질 것이다.
본 발명은 특정 구성요소를 가지는 특정 자기 메모리 및 특정 자기 요소와 관련하여 설명될 것이다. 그러나, 소위 당업자는 이러한 방법 및 시스템이 본 발 명과 다른 여러 특징 및/또는 기타 특징을 가지는 다른 자기 메모리 및/또는 여러 구성요소 및/또는 추가적인 구성요소를 가지는 다른 자기 메모리에 대해서도 효과적으로 작용할 것임을 이해할 수 있을 것이다. 본 발명은 스핀 트랜스퍼 현상의 현 기술수준에서의 이해를 내용으로 하여 설명된다. 결국, 당업자는 상기 방법 및 시스템의 거동에 대한 이론적인 설명이 이러한 스핀 트랜스퍼에 대한 현 기술수준에서의 이해를 기초로 한다는 것을 이해할 것이다. 당업자는 상기 방법 및 시스템이 기판에 대해 특정 관계를 가지는 구조물을 기초로 설명되었다는 것을 이해할 것이다. 예를 들어, 도면에 도시된 바와 같이, 기판의 바닥은 통상적으로 구조물의 상부 보다 하부 기판에 보다 근접한다. 그러나, 당업자는 상기 방법 및 시스템은 기판에 대해 다른 관계를 가지는 기타 구조물에서도 동일하게 적용된다는 것을 이해할 것이다 또한, 상기 방법 및 시스템은 합성 및/또는 단일의 특정 층을 내용으로 하여 설명되었다. 그러나, 당업자는 상기 층들이 다른 구조를 가질 수 있다는 것을 이해할 것이다. 예를 들어, 상기 방법 및 시스템이 단순한 프리 층을 내용으로 하여 설명되지만, 본 발명은 합성 프리 층에도 이용될 수 있을 것이다. 또한, 특정 층들을 가지는 자기 요소를 내용으로 하여 본 발명이 설명된다. 그러나, 당업자는 본 발명에서와 다른 층들 및/또는 추가적인 층들을 가지는 자기 요소도 이용될 수 있다는 것을 이해할 것이다. 또한, 특정 부품들이 강자성체인 것으로 설명되었다. 그러나, 본 명세서에 기재된 바와 같이, 강자성체라는 용어는 페리자성체(ferrimagnetic) 또는 그와 유사한 구조를 포함할 수 있을 것이다. 따라서, 본 명세서에 기재된 바와 같이, "강자성"이라는 용어는 강자성체 및 페리자성체를 포 함하며, 또 그 것으로 한정되지 않는다. 본 발명은 또한 단일 요소를 내용으로 하여 설명된다. 그러나, 당업자는 본 발명이 다수의 요소, 비트 라인, 및 워드 라인을 가지는 자기 메모리의 사용에도 적용될 수 있다는 것을 이해할 것이다. 본 발명은 또한 낮은 스위칭 전류 밀도를 제공하기 위해, 프리 층에 대한 감소된 댐핑 상수, 특정 기구를 내용으로 설명되었다. 그러나, 당업자는 본 명세서에 기재된 방법 및 시스템이 낮은 포화 자화 프리 층과 같이 스위칭 전류 밀도를 감소시키기 위한 다른 기구와 조합될 수 있다는 것을 이해할 것이다.
본 발명에 따른 방법 및 시스템을 보다 특정하여 설명하기 위해, 도 3a 를 참조하며, 상기 도 3a 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소(100)의 일부의 제 1 실시예를 도시한다. 바람직하게, 자기 요소(100)는 CPP 구성에서의 MRAM과 같은 자기 메모리에 사용된다. 따라서, 자기 요소(100)는 자기 메모리의 다른 구성 및 절연 트랜지스터(도시 안 됨)를 포함하는 메모리 셀내에 사용될 것이다. 또한, 바람직하게, 자기 요소(100)는 자기 요소(100)의 상부 및 바닥부 각각에 인접한 두 개의 단자(102 및 104)를 이용한다. 그러나, 예를 들어 자기 요소의 중심에 인접한 제 3 단자와 같은 다른 단자 부재의 이용도 가능하다. 자기 요소(100)는 제 1 핀드 층(120), 스페이서 층(130), 프리 층(140), 및 제 2 핀드 층(160)을 포함한다. 일반적으로, 자기 요소(100)는 또한 각각의 핀드 층(120 및 160)의 각각의 자화(122 및 162)를 피닝하는데 사용되는 제 1 피닝 층(110) 및 제 2 피닝 층(170), 그리고 시드 층(도시 안 됨) 및 캡핑 층(도시 안 됨)을 포함한다. 또한, 자기 요소(100)는 스핀 트랜스퍼 를 이용하여 프리 층(140)이 라이팅(writing)될 수 있도록 구성된다. 바람직한 실시예에서, 프리 층(140)의 폭(w)과 같은 측방향 치수는 작고 바람직하게는 2백 나노미터 미만이다. 또한, 프리 층(140)이 프리 층(140)의 평면내에서 특정의 용이한 축선(easy axis)을 가지도록 측방향 치수들 사이에 약간의 차이를 둔다.
바람직하게, 피닝 층(110 및 170)은 교환 커플링을 통해 각각의 핀드 층(120 및 160)의 각각의 자화(122 및 162)를 피닝하는 AFM 층(110 및 170)이다. 비록 핀드 층 자화(122 및 162)가 역평행으로 도시되어 있지만, 자화(122 및 162)가 각가 다른 배향을 가질 수 있을 것이다. 예를 들어, AFM 층(170)은 핀드 층(160)의 자화(162)를 핀드 층(120)의 자화(122)에 평행, 역평행, 또는 수직으로 피닝시킬 것이다. 핀드 층(120 및 160)은 강자성체이다. 일 실시예에서, 핀드 층(120) 및/또는 핀드 층(160)은 합성체이다. 그러한 실시예에서, 핀드 층(120) 및/또는 핀드 층(160)은 비자성 층들에 의해 분리된 강자성 층들을 포함하며 강자성 층들이 역평행하게 정렬되도록 구성된다. 핀드 층(120) 및/또는 핀드 층(160)은 자화(122 및 162)의 성능을 개선하기 위한 기타 특징들을 가질 수 있다. 스페이서 층(130)은 비자성체이다. 일 실시예에서, 스페이서 층(130)은 예를 들어 Cu와 같이 전도성을 가질 수 있다. 다른 실시예에서, 스페이서 층(130)은 알루미나와 같은 절연체를 포함하는 배리어 층이다. 그러한 실시예에서, 전하 캐리어(charge carrier)가 프리 층(140)과 핀드 층(120) 사이에서 터널링할 수 있도록 배리어 층(130)이 구성된다. 다른 실시예에서, 스페이서 층(130)은 전류 한정 층이다. 따라서, 스페이서 층(130)은 도 1a, 1b, 또는 1c 에 각각 도시된 스페이서 층(16, 16', 또는 16")에 대응할 것이다. 그에 따라, 도 3a 를 다시 참조하면, 자기 요소(100)는 전류 제한 자기저항 구조물이 될 수 있을 것이다.
프리 층(140)은 강자성체이다. 전술한 바와 같이, 핀드 층(120)의 자화(122)에 대해 평행 또는 역평행일 때 프리 층(140)의 자화(142)가 안정하도록 프리 층(140)이 이방성 형상을 가지는 것이 바람직하다. 또한, 프리 층(140)은 도 3a 에 도시된 바와 같인 단순한 것(simple) 또는 합성체일 수 있다.
자기 요소(100)는 또한 프리 층(140)과 제 2 핀드 층(160) 사이의 스핀 배리어 층(150)을 포함할 수 있다. 스핀 배리어 층(150)은 또한 제 2 스페이서 층으로 작용하는 것으로 보일 수 있다. 스핀 배리어 층(150)은 프리 층(140)의 댐핑 상수(α)에 대한 외측 표면의 기여를 감소시키도록 구성된다. 바람직하게, 스핀 배리어 층(150)은 큰 면적 저항(rb)을 가진다. 바람직한 실시예에서, 큰 면적 저항은 0.1 Ω.㎛2 이상이다. 도시된 실시예에서, 스핀 배리어 층(150)은 본질적으로 절연 매트릭스(154)내의 전도성 채널(152)을 포함하는 전류 제한 층이다. 댐핑 상수에 대한 외측 표면의 기여를 감소시키는 스핀 배리어 층(150)의 존재로 인해, 프리 층(140)의 자화(142)가 스위칭되는 임계 전류가 감소된다.
전술한 일반적인 스핀 트랜스퍼 스핀-토르크 모델을 이용하여 스핀 배리어 층(150)의 효과를 이해할 수 있을 것이다. 특히, 스핀 배리어 층(150)은 프리 층(140)의 외측 계면을 변경시키기 위해서, 그에 따라 댐핑 파라미터(δαout)에 대한 외측 표면의 기여가 총 댐핑 파라미터에 대해 기여하는 것을 줄이기 위해서 사 용된다. 결국, 임계 전류가 감소된다.
스핀 배리어 층(150)으로 인한 임계 전류의 감소를 보다 구체적으로 설명하기 위해, Slonczewski의 모델을 참조한다. 이러한 모델에 따라, 스핀 트랜스퍼 스택의 프리 층에 대한 임계 전류(Ic)는 프리 층(140)의 현상학적인 길버트 댐핑 파라미터(phenomenological Gilbert damping parameter)(α)에 비례한다. 전술한 바와 같이, 다수층 구조에 매립된 박막 자기 프리 층(140)의 경우에, 총 댐핑 계수(α)는 3개의 기여 부분으로 일반적으로 분할될 수 있다: 즉,
α=α0+(δαout+δαin)t0/tf 이다.
고유 댐핑 파라미터(α0)가 프리 층(140)에 사용된 물질에 따라 달라지기 때문에, 고유 댐핑 파라미터는 임계 전류 감소를 위한 엔지니어링에서 이용할 수 없다. 댐핑 파라미터(δαin)에 대한 표면 기여가 프리 층(140)과 제 1 스페이서 층(130) 사이의 계면, 제 1 스페이서 층(130) 자체, 제 1 스페이서 층(130)과 제 1 핀드 층(120) 사이의 계면, 및 제 1 핀드 층(120)의 조성 및 구조에 따라 달라진다. 이러한 여러 요소들(120, 130 및 140)의 구조 및 조성은 일반적으로 여러 가지 다른 제약과 관련하여 최적화된다. 특히, 자기 요소(100)의 해당 부분의 저항을 최적하도록 그리고 기타 제약 및 원하는 적절한 범위의 자기 요소(100)의 면적 저항을 조정하도록, 프리 층(140), 제 1 스페이서 층(130), 및 제 1 핀드 층(120)이 구성된다. 결국, 결과적인 파라미터(δαin)가 그대로 취해진다.
한편, 프리 층(140)의 외측 계면을 변경할 수 있다. 특히, 스핀 배리어 층(150)을 이용하여 프리 층(140)의 외측 계면을 변경하고 그에 따라 댐핑 파라미터(δαout)에 대한 외측 표면의 기여가 총 댐핑 파라미터에 대해 기여하는 것을 감소시킨다. 본 명세서의 내용에서, 댐핑 파라미터(δαout)에 대한 외측 표면의 감소는, 이러한 기여(δαout)가 프리 층(140)만의 경우 보다 작도록 보장한다.
본 발명의 바람직한 실시예에서, 스핀 배리어 층(150)은 0.1 Ω.㎛2 이상의 큰 면적 저항(rb)을 가진다. 그러한 큰 면적 저항은, 스핀 배리어 층(150)에 걸쳐, 외측 전극 전극(104)내의 전도성 전자와 프리 층(140)의 경시성 자화 사이의 결합을 감소시킨다. 결과적으로, 이러한 결합은 프리 층(150)의 자화의 댐핑에 더이상 큰 기여를 하지 않을 것이다. 달리 말하면, 스핀 배리어 층(150)의 큰 면적 저항은 스핀 펌핑 유도된 추가적인 댐핑의 효과적인 상쇄를 초래하고, 그에 따라 댐핑 파라미터(δαout)에 대한 표면의 기여분을 감소시킨다. 결국, 프리 층 자화(142)를 스위칭하는데 필요한 임계 전류 크기(Ic)의 바람직한 감소가 얻어진다. 따라서, 듀얼 자기저항 요소(100)는 추가적으로 감소된 임계 전류를 가진다.
도 3a 에 도시된 자기 요소(100)에서, 스핀 배리어 층(150)은 전류 제한 스핀 배리어 층이다. 스핀 배리어 층(150)은 층(150)의 평면에 걸쳐 불균일한 박막 층이다. 그에 따라, 스핀 배리어 층(150)은 전도성 채널(152)이라고 지칭하는 금속(오옴) 전도성 영역, 및 절연 매트릭스(154)라고 지칭하는 큰 저항 영역을 가진 다. 절연 매트릭스(154)는 실질적으로 절연 영역일 수 있고, 또는 단지 전도성 채널(154)에 비해 높은 저항을 가질 수도 있다. 결과적으로, 스핀 배리어 층(150)을 통한 전류 전도는 주로 전도성 채널(154)로 한정된다. 자기 요소(100)에서, 스핀 배리어 층(150)의 면적 저항은 전도성 채널(154)의 크기 및 밀도를 변경함으로써 조정될 수 있으며, 그에 따라 면적 저항(rb)에 대한 목표 요건에 비교적 용이하게 맞출 수 있게 된다.
자기 요소(100)의 바람직한 실시예에서, 전류 제한 스핀 배리어 층(150)은 바람직하게 0.2 내지 5nm의 두께를 가진다. 또한, 바람직한 실시예에서, 스핀 배리어 층(150)은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및 Ni로 이루어진 그룹으로부터 선택된 하나 이상의 물질의 산화물로 대부분이 제조된다. 전도성 채널(154)은 낮은 산소 원자 농도 영역에 상응할 것이다. 바람직한 실시예에서, 산소 원자 농도가 30 퍼센트 이하인 영역은 전도성 채널(154)로 간주된다. 큰 저항 영역 즉, 절연 매트릭스(154)는 높은 산소 원자 농도 영역에 상응할 것이다. 바람직한 실시예에서, 절연 매트릭스(154)는 산소 원자 농도가 50퍼센트 이상인 영역에 상응한다. 또한, 바람직하게, 스핀 배리어 층(150)에 걸친 산소 원자 농도의 측방향 변화(fluctuation)는 스핀 배리어 층(150)에 쉽게 산화되지 않는 산소 편석제(segregation agent) 또는 금속 원소를 첨가함으로써 유도된다. 예를 들어, 전도성 채널(154)은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 이루어진 그룹으로부터 선택된 원소(들)를 포함할 수 있다.
전류 제한 스핀 배리어 층(150)의 다른 실시예에서, 전류 제한 스핀 배리어 층(150)은 바람직하게 0.2 내지 5nm의 두께를 가진다. 또한, 그러한 실시예에서, 스핀 배리어 층(150)은 Al, B, Si, Ge, Ti로 이루어진 그룹으로부터 선택된 원소(매트릭스 원소)의 질화물로부터 대부분이 제조된다. 전도성 채널(154)은 질소 원자 농도가 낮은 영역에 상응한다. 바람직한 실시예에서, 전도성 채널(154)은 질소 원자 농도가 30퍼센트 이하인 영역에 상응한다. 절연 매트릭스(154)는 질소 원자 농도가 높은 영역, 바람직하게는 40퍼센트 이상인 영역에 상응한다. 또한, 스핀 배리어 층(150)에 걸친 질소 원자 농도의 측방향 변화는 질소와 쉽게 반응하지 않는 질소 편석제 또는 금속 원소를 스핀 배리어 층(150)에 첨가함으로써 바람직하게 유도된다. 예를 들어, 그 원소들은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 이루어진 그룹으로부터 선택된 원소들이다.
작동중에, 리딩 및 라이팅을 위한 여러 전류가 사용된다. 리딩 중에, 낮은 리드 전류가 이용된다. 예를 들어, 백 내지 오백 마이크로암페어의 전류가 리드 전류로 이용된다. 그러한 리드 전류는 프리 층(140)의 스핀 트랜스퍼 유도 스위칭이 아직 일어나지 않았는지와 관련한 자기 요소(100)의 상태가 결정될 수 있게 허용한다. 라이팅중에, 임계 전류(Ic) 이상의 라이트 전류가 적절한 방향(즉, 도 3a 의 위쪽 또는 아래쪽)으로 인가되어 자기 요소에 라이팅한다. 따라서, 프리 층(140)의 자화(142)가 핀드 층(120)의 자화(122)에 평행 또는 역평행하게 스위칭될 수 있다. 그러한 라이트 전류는 10 내지 2천 마이크로암페어일 것이다.
따라서, 스핀 배리어 층(150)은 프리 층의 댐핑 상수(α)에 대한 외측 표면 의 기여를 감소시킨다. 결과적으로, 프리 층(140)의 자화(142)가 스위칭되는 임계 전류가 감소된다. 결과적으로, 자기 요소(100)의 성능이 개선될 수 있다.
도 3b 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소(100')의 일부의 제 1 실시예의 다른 버전을 도시한다. 자기 요소(100')의 부품들은 자기 요소(100)와 유사하다. 결과적으로, 자기 요소(100')의 부분들에 대해서는 자기 요소(100)와 유사하게 도면부호를 부여하였다. 따라서, 자기 요소(100')는 바람직하게 AFM 층인 제 1 피닝 층(110'), 핀드 층(120'), 스페이서 층(130'), 프리 층(140'), 스핀 배리어 층(150'), 제 2 핀드 층(160'), 및 바람직하게 AFM 층인 제 2 피닝 층(170')을 포함한다. 바람직하게, 전극(102' 및 104')을 이용하여 CPP 구성에서 전류가 구동된다. 스페이서 층(130')은 전도성 층, 터널링 배리어 층, 또는 전류 제한 층을 포함하는 여러 가지 형태를 가질 수 있을 것이다. 따라서, 자기 요소(100')의 층들은 자기 요소(100)의 층들과 실질적으로 동일하고 또 유사한 방식으로 작용할 것이다.
비록, 스핀 배리어 층(150')이 스핀 배리어 층(150)과 유사한 방식으로 작동하나, 스핀 배리어 층(150)의 구조와 상이하다. 특히, 스핀 배리어 층(150')은 박막 절연, 반도체 층, 또는 기타 유사한 층을 포함하는 터널링 배리어이다. 그에 따라, 전자 터널링, 전자 호핑(hoping) 및/또는 열적 활성 전도에 의해 스핀 배리어 층(150')을 통한 전류 전도가 허용된다. 그러한 자기 요소(100')에서, 스핀 배리어 층(150')의 면적 저항은 스핀 배리어 층(150')의 두께 및 조성을 변화시킴으 로써 조정될 수 있다. 따라서, 면적 저항(rb)에 대한 목표 요건이 충족될 수 있을 것이다.
자기 요소(100')의 바람직한 실시예에서, 스핀 배리어 층(150')의 두께는 0.2 내지 5nm 이다. 또한 바람직한 실시예에서, 스핀 배리어 층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 또는 Ni로 이루어진 그룹으로부터 선택된 원소의 산화물로 대부분이 구성된다. 자기 요소(100')의 다른 실시예에서, 스핀 배리어 층(150')은 0.2 내지 5nm의 두께를 가지며, A, B, Si, Ge, Ti로 이루어진 그룹으로부터 선택된 원소(들)의 질화물로부터 대부분이 제조된다. 다른 실시예에서, 스핀 배리어 층(150')은 반도체 물질로부터 대부분이 제조된다. 그러한 자기 요소(100')에서, 바람직하게, 스핀 배리어 층(150')은 0.2 내지 5nm의 두께를 가진다. 그러한 실시예에서 이용되는 반도체 물질은 바람직하게 Si, Ge, Ga, Cd, Te, Sb, In, Al, As, Hg, 및 C 로 이루어진 그룹으로부터 선택된 원소(들)로 제조된다.
스핀 배리어 층(150')은 프리 층의 댐핑 상수에 대한 외측 표면의 기여를 감소시킨다. 스핀 배리어 층(150')이 전술한 바와 유사한 방식으로 댐핑 상수에 대한 외측 표면의 기여를 감소시키기 때문에, 프리 층(140')의 자화(142')가 스위칭되는 임계 전류가 감소된다. 결과적으로, 자기 요소(100')의 성능이 개선될 수 있다.
도 3c 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소(100")의 일부의 제 1 실시예의 제 3 버전을 도시한다. 자기 요소(100")의 부품들은 자기 요소(100)와 유사하다. 결과적으로, 자기 요소(100")의 부분들에 대해서는 자기 요소(100 및 100')와 유사하게 도면부호를 부여하였다. 따라서, 자기 요소(100")는 바람직하게 AFM 층인 제 1 피닝 층(110"), 제 1 핀드 층(120"), 스페이서 층(130"), 프리 층(140"), 스핀 배리어 층(150"), 제 2 핀드 층(160"), 및 바람직하게 AFM 층인 제 2 피닝 층(170")을 포함한다. 바람직하게, 전극(102" 및 104")을 이용하여 CPP 구성에서 전류가 구동된다. 스페이서 층(130")은 전도성 층, 터널링 배리어 층, 또는 전류 제한 층을 포함하는 여러 가지 형태를 가질 수 있을 것이다. 따라서, 자기 요소(100")의 층들은 자기 요소(100 및 100')의 층들과 실질적으로 동일하고 또 유사한 방식으로 작용할 것이다.
스핀 배리어 층(150")은 스핀 배리어 층(150)과 같은 전류 제한 스핀 배리어 층, 또는 스핀 배리어 층(150')과 같은 터널링 스핀 배리어 층일 수 있다. 따라서, 스핀 배리어 층(150")은 스핀 배리어 층(150 및 150')과 유사한 방식으로 작용한다. 그러나, 도시된 자기 요소(100')에서, 핀드 층(120" 및 160") 및 프리 층(140")은 합성체이다. 결과적으로, 제 1 핀드 층(120")은 바람직하게 Ru 인 비자성 스페이서 층(126)에 의해 분리된 강자성 층(124 및 128)을 포함한다. 강자성 층(124 및 128)의 자화(125 및 127)가 각각 반강자성적으로 결합되도록 비자성 스페이서 층(126)이 구성된다. 제 2 핀드 층(160")은 바람직하게 Ru인 비자성 스페이서 층(166)에 의해 분리된 강자성 층(164 및 168)을 포함한다. 강자성 층(164 및 168)의 자화(165 및 167)가 각각 반강자성적으로 결합되도록 비자성 스페이서 층(166)이 구성된다. 유사하게, 프리 층(140")은 바람직하게 Ru인 비자성 스페이서 층(146)에 의해 분리된 강자성 층(144 및 148)을 포함한다. 강자성 층(144 및 148)의 자화(145 및 147)가 각각 반강자성적으로 결합되도록 비자성 스페이서 층(146)이 구성된다.
따라서, 전술한 바와 유사한 방식으로, 스핀 배리어 층(150')은 프리 층의 댐핑 상수(α)에 대한 외측 표면의 기여를 감소시킨다. 결과적으로, 프리 층(140")의 자화(142")가 스위칭되는 임계 전류가 감소된다. 결국, 자기 요소(100")의 성능이 개선될 수 있다.
도 4a 는 스핀 트랜스퍼를 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소(200)의 일부의 제 2 실시예를 도시한다. 바람직하게, 자기 요소(200)는 CPP 구성에서의 MRAM과 같은 자기 메모리에 사용된다. 따라서, 자기 요소(200)는 자기 메모리의 다른 구성 및 절연 트랜지스터(도시 안 됨)를 포함하는 메모리 셀내에 사용될 것이다. 또한, 바람직하게, 자기 요소(200)는 자기 요소(200)의 상부 및 바닥부 각각에 인접한 두 개의 단자(202 및 204)를 이용한다. 그러나, 예를 들어 자기 요소의 중심에 인접한 제 3 단자와 같은 다른 단자 부재의 이용도 가능하다. 자기 요소(200)는 제 1 핀드 층(220), 스페이서 층(230), 프리 층(240), 및 스핀 축적 층(250), 스핀 배리어 층(260), 및 제 2 핀드 층(270)을 포함한다. 일반적으로, 자기 요소(200)는 또한 제 1 핀드 층(220)의 자화(222)를 피닝하는데 사용되는 제 1 피닝 층(210), 및 제 2 피닝 층(270)의 자화(272)를 피닝하는데 사용되는 제 2 피닝 층(280), 그리고 시드 층(도시 안 됨) 및 캡핑 층(도시 안 됨)을 포함한다. 또한, 자기 요소(200)는 스핀 트랜스퍼를 이용하여 프리 층(240)이 라이팅(writing)될 수 있도록 구성된다. 바람직한 실시예에서, 프리 층(240)의 폭(w)과 같은 측방향 치수는 작고 또 바람직하게는 2백 나노미터 미만이다. 또한, 프리 층(240)이 프리 층(240)의 평면내에서 특정의 용이한 축선(easy axis)을 가지도록 측방향 치수들 사이에 약간의 차이를 둔다.
핀드 층(220 및 280)은 강자성체이다. 일 실시예에서, 제 1 핀드 층(220) 및/또는 제 2 핀드 층(280)은 합성체이다. 그러한 실시예에서, 제 1 핀드 층(220) 및/또는 제 2 핀드 층(280)은 비자성 층들에 의해 분리된 강자성 층들을 포함하며 강자성 층들이 역평행하게 정렬되도록 구성된다. 제 1 핀드 층(220) 및/또는 제 2 핀드 층(260)은 자기 요소(200)의 성능을 개선하기 위한 기타 특징들을 가질 수 있다. 스페이서 층(230)은 비자성체이다. 일 실시예에서, 스페이서 층(230)은 예를 들어 Cu와 같이 전도성을 가질 수 있다. 다른 실시예에서, 스페이서 층(230)은 알루미나와 같은 절연체를 포함하는 배리어 층이다. 그러한 실시예에서, 전하 캐리어가 프리 층(240)과 핀드 층(220) 사이에서 터널링할 수 있도록 배리어 층(230)이 구성된다. 다른 실시예에서, 스페이서 층(230)은 전류 한정 층이다. 따라서, 스페이서 층(230)은 도 1a, 1b, 또는 1c 에 각각 도시된 스페이서 층(16, 16', 또는 16")에 대응할 것이다. 그에 따라, 도 4a 를 다시 참조하면, 자기 요소(200)는 전류 제한 자기저항 구조물이 될 수 있을 것이다.
프리 층(240)은 강자성체이다. 전술한 바와 같이, 핀드 층(220)의 자화(222)에 대해 평행 또는 역평행일 때 프리 층(240)의 자화(242)가 안정하도록 프 리 층(240)이 이방성 형상을 가지는 것이 바람직하다. 또한, 프리 층(240)은 도 4a 에 도시된 바와 같이 단순한 것(simple) 또는 합성체일 수 있다.
자기 요소(200)는 또한 스핀 축적 층(250) 및 스핀 배리어 층(260)을 포함한다. 스핀 축적 층(250)과 스핀 배리어 층(260)의 조합을 이용하여 프리 층(240)의 외측 계면을 변경하고 그에 따라 댐핑 파라미터(δαout)에 대한 외측 표면의 기여가 총 댐핑 파라미터에 대해 기여하는 것을 줄인다. 따라서, 스핀 배리어 층(260)과 조합된 스핀 축적 층(250)은 프리 층의 댐핑 상수(α)에 대한 외측 표면의 기여를 감소시킨다. 결과적으로, 프리 층(240")의 자화(242")가 스위칭되는 임계 전류가 감소된다. 결국, 자기 요소(200")의 성능이 개선될 수 있다.
스핀 축적 층(250) 및 스핀 배리어 층(260)의 기능을 이하에서 설명한다. 스핀 축적 층(250)은 금속(예를 들어, 높은 전도도를 가진다)이다. 또한, 바람직한 실시예에서, 스핀 축적 층(250)은 매우 긴 스핀 플립 산란 시간(spin flip scattering time), 또는 상응하게 긴 스핀 확산 시간을 가진다. 본 발명의 바람직한 실시예에서, 스핀 축적 층(250)은 매우 순수하고 비교적 작은 원자량의 높은 전도성 금속, 예를 들어 매우 긴 스핀 확산 길이를 가지는 것으로 알려진 Al, Ci 또는 Ag로 제조된다. 상온에서 그러한 금속 층에서의 "긴" 스핀 확산 길이의 통상적인 값은 40 나노미터 이상이다. 또한, 본 발명의 바람직한 실시예에서, 스핀 축적 층은 0.5 내지 5 nm의 두께를 가지며, 그러한 두께는 스핀 축적 층에서의 스핀 확산 길이 보다 크기가 상당히 작다. 스핀 축적 층(250)의 매우 긴 스핀 확산 길이 로 인해, 프리 층(240)의 경시성 자화로부터의 스핀 펌핑에 의해 스핀 축적 층(250)으로 트랜스퍼된 각운동량이 오래 존재하고 축적될 수 있다. 결과적으로, 스핀 배리어 층(260)을 항해 외측으로 이동되는 이러한 축적된 각운동량에 대한 일부 넌제로 가능성(nonzero probability)이 존재한다. 유사하게, 이러한 축적된 각운동량이 프리 층(240)으로 다시 내측으로 이동되는 일부 넌제로 가능성이 존재한다.
스핀 배리어 층(260)은 스핀 배리어 층(150, 150' 및 150")과 유사하고, 그에 따라 유사하게 작용한다. 바람직한 실시예에서, 스핀 배리어 층(260)은 바람직하게 큰 면적 저항(rb)을 가진다. 특히, Ω.㎛2 로 표시되는 스핀 배리어 층(260)의 면적 저항은 무차원적인 곱(dimensionless product)
Figure 112006082358512-PCT00001
이 10 이상이 되도록 충분히 크다.
Figure 112006082358512-PCT00002
양(quantity)은 프리 층(240)과 스핀 축적 층(250) 사이의 계면의 스핀 혼합 컨덕턴스이며, Ω-1.㎛- 2 로 표시된다. 스핀 혼합 컨덕턴스는 자기저항 효과 필름 구조의 자기-전자 이론에 관한 설명되어 있으며, 그러한 설명의 예를 들면, K. Xia 등이 작성한 "Spin torques in ferromagnetic/metal structures", by Phys. Rev. B 65,220401 (R) (2002)가 있다. 금속/금속 계면에 대한 스핀 혼합 컨덕턴스의 통상적인 값은 백 내지 천 Ω-1.㎛- 2 이다. 결국, 본 발명의 바람직한 실시예에서, 약 10의 무차원 곱을 얻기 위해 스핀 배리어 층(260)은 0.01 Ω.㎛2 이상, 바람직하게는 0.1 Ω.㎛2 이상의 면적 저항을 가질 것이다.
스핀 축적 층(250)과 조합 사용되어 큰 면적 저항 요건을 충족시키는 스핀 배리어 층(260)에서, 자기 프리 층(240)으로 다시 내측으로 이동되는 스핀 축적 층(250)내로 각운동량이 축적될 가능성이 스핀 배리어 층(260)을 통해 외측으로 이동될 가능성 보다 크게 된다. 다시 말해, 스핀 축적 층(250)내에 축적된 각운동량이 프리 층(140)으로 복귀될 가능성이 상당히 크다. 이는 스핀 펌핑 유도 추가 댐핑의 효과적인 상쇄를 초래하고, 그에 따라 댐핑 파라미터(δαout)에 대한 외측 표면 기여의 감소를 초래한다. 결과적으로, 프리 층(240) 자화를 스위칭하기 위한 임계 전류 크기(Ic)의 바람직한 감소가 얻어진다.
도시된 실시예에서, 스핀 배리어 층(260)은 본질적으로 전류 제한 층이다. 따라서, 스핀 배리어 층(260)은 도 3a 에 도시된 스핀 배리어 층(150)과 유사하다. 도 4a 를 다시 참조하면, 스핀 배리어 층(260)은 층(260)의 평면에 걸쳐 불균일한 박막 층이다.
그에 따라, 스핀 배리어 층(260)은 전도성 채널(262)이라고 지칭하는 금속(오옴) 전도성 영역, 및 절연 매트릭스(264)라고 지칭하는 큰 저항 영역을 가진다. 절연 매트릭스(264)는 실질적으로 절연 영역일 수 있고, 또는 단지 전도성 채널(264)에 비해 높은 저항을 가질 수도 있다. 결과적으로, 스핀 배리어 층(260)을 통한 전류 전도는 주로 전도성 채널(264)로 한정된다. 자기 요소(200)에서, 스핀 배리어 층(260)의 면적 저항은 전도성 채널(264)의 크기 및 밀도를 변경함으로써 조정될 수 있으며, 그에 따라 면적 저항(rb)에 대한 목표 요건에 비교적 용이하게 맞출 수 있게 된다.
자기 요소(200)의 바람직한 실시예에서, 전류 제한 스핀 배리어 층(260)은 바람직하게 0.2 내지 5nm의 두께를 가진다. 또한, 바람직한 실시예에서, 스핀 배리어 층(260)은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및 Ni로 이루어진 그룹으로부터 선택된 하나 이상의 물질의 산화물로 대부분이 제조된다. 전도성 채널(264)은 낮은 산소 원자 농도 영역에 상응할 것이다. 바람직한 실시예에서, 산소 원자 농도가 30 퍼센트 이하인 영역은 전도성 채널(262)로 간주된다. 큰 저항 영역 즉, 절연 매트릭스(264)는 높은 산소 원자 농도 영역에 상응할 것이다. 바람직한 실시예에서, 절연 매트릭스(264)는 산소 원자 농도가 50퍼센트 이상인 영역에 상응한다. 또한, 바람직하게, 스핀 배리어 층(260)에 걸친 산소 원자 농도의 측방향 변화(fluctuation)는 스핀 배리어 층(260)에 쉽게 산화되지 않는 산소 편석제(segregation agent) 또는 금속 원소를 첨가함으로써 유도된다. 예를 들어, 전도성 채널(262)은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 이루어진 그룹으로부터 선택된 원소(들)를 포함할 수 있다.
전류 제한 스핀 배리어 층(260)의 다른 실시예에서, 전류 제한 스핀 배리어 층(260)은 바람직하게 0.2 내지 5nm의 두께를 가진다. 또한, 그러한 실시예에서, 스핀 배리어 층(260)은 Al, B, Si, Ge, Ti로 이루어진 그룹으로부터 선택된 원소(매트릭스 원소)의 질화물로부터 대부분이 제조된다. 전도성 채널(262)은 질소 원 자 농도가 낮은 영역에 상응한다. 바람직한 실시예에서, 전도성 채널(262)은 질소 원자 농도가 30퍼센트 이하인 영역에 상응한다. 절연 매트릭스(264)는 질소 원자 농도가 높은 영역, 바람직하게는 40퍼센트 이상인 영역에 상응한다. 또한, 스핀 배리어 층(260)에 걸친 질소 원자 농도의 측방향 변화는 질소와 쉽게 반응하지 않는 질소 편석제 또는 금속 원소를 스핀 배리어 층(260)에 첨가함으로써 바람직하게 유도된다. 예를 들어, 그 원소들은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 이루어진 그룹으로부터 선택된 원소들이다.
작동중에, 리딩 및 라이팅을 위한 여러 전류가 사용된다. 리딩 중에, 낮은 리드 전류가 이용된다. 예를 들어, 백 내지 오백 마이크로암페어의 전류가 리드 전류로 이용된다. 그러한 리드 전류는 프리 층(240)의 스핀 트랜스퍼 유도 스위칭이 아직 일어나지 않았는지와 관련한 자기 요소(200)의 상태가 결정될 수 있게 허용한다. 라이팅중에, 임계 전류(Ic) 이상의 라이트 전류가 적절한 방향(즉, 도 4a 의 위쪽 또는 아래쪽)으로 인가되어 자기 요소에 라이팅한다. 따라서, 프리 층(240)의 자화(242)가 핀드 층(220)의 자화(222)에 평행 또는 역평행하게 스위칭될 수 있다. 그러한 라이트 전류는 10 내지 2천 마이크로암페어일 것이다.
따라서, 스핀 각운동량을 축적하는 스핀 축적 층(250)과 축적된 스핀 각운동량이 프리 층(240)으로 복귀할 보다 높은 가능성을 가지도록 허용하는 스핀 배리어 층의 조합이 프리 층의 댐핑 상수(α)에 대한 외측 표면의 기여를 감소시키게 한다. 결과적으로, 자기 요소(200)의 성능이 개선될 수 있다.
도 4b 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소(200')의 일부의 제 1 실시예의 다른 버전을 도시한다. 자기 요소(200')의 부품들은 자기 요소(200)와 유사하다. 결과적으로, 자기 요소(200')의 부분들에 대해서는 자기 요소(200)와 유사하게 도면부호를 부여하였다. 따라서, 자기 요소(200')는 바람직하게 AFM 층인 제 1 피닝 층(210'), 제 1 핀드 층(220'), 스페이서 층(230'), 프리 층(240'), 스팬 축적 층(250'), 스핀 배리어 층(260'), 제 2 핀드 층(270'), 및 바람직하게 AFM 층인 제 2 피닝 층(280')을 포함한다. 바람직하게, 전극(202' 및 204')을 이용하여 CPP 구성에서 전류가 구동된다. 스페이서 층(230')은 전도성 층, 터널링 배리어 층, 또는 전류 제한 층을 포함하는 여러 가지 형태를 가질 수 있을 것이다. 따라서, 자기 요소(200')의 층들은 자기 요소(200)의 층들과 실질적으로 동일하고 또 유사한 방식으로 작용할 것이다.
비록, 스핀 축적 층(205')과 스핀 배리어 층(260')의 조합이 스핀 축적 층(250) 및 스핀 배리어 층(260)의 조합과 유사한 방식으로 작동하나, 스핀 배리어 층(260')의 구조는 상이하다. 특히, 스핀 배리어 층(260')은 박막 절연, 반도체 층, 또는 기타 유사한 층을 포함하는 터널링 배리어이다. 그에 따라, 전자 터널링, 전자 호핑(hoping) 및/또는 열적 활성 전도에 의해 스핀 배리어 층(260')을 통한 전류 전도가 허용된다. 그러한 자기 요소(200')에서, 스핀 배리어 층(260')의 면적 저항은 스핀 배리어 층(260')의 두께 및 조성을 변화시킴으로써 조정될 수 있 다. 따라서, 면적 저항(rb)에 대한 목표 요건이 충족될 수 있을 것이다.
자기 요소(200')의 바람직한 실시예에서, 스핀 배리어 층(260')의 두께는 0.2 내지 5nm 이다. 또한 바람직한 실시예에서, 스핀 배리어 층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 또는 Ni로 이루어진 그룹으로부터 선택된 원소의 산화물로 대부분이 구성된다. 자기 요소(200')의 다른 실시예에서, 스핀 배리어 층(260')은 0.2 내지 5nm의 두께를 가지며, A, B, Si, Ge, Ti로 이루어진 그룹으로부터 선택된 원소(들)의 질화물로부터 대부분이 제조된다. 다른 실시예에서, 스핀 배리어 층(260')은 반도체 물질로부터 대부분이 제조된다. 그러한 자기 요소(200')에서, 바람직하게, 스핀 배리어 층(260')은 0.2 내지 5nm의 두께를 가진다. 그러한 실시예에서 이용되는 반도체 물질은 바람직하게 Si, Ge, Ga, Cd, Te, Sb, In, Al, As, Hg, 및 C 로 이루어진 그룹으로부터 선택된 원소(들)로 제조된다.
도 4a 와 관련하여 전술한 것과 유사한 방식으로, 스핀 축적 층(250')과 스핀 배리어 층(260')의 조합은 프리 층(240')의 댐핑 상수(α)에 대한 외측 표면의 기여를 감소시킨다. 스핀 배리어 층(260')과 함께 스핀 축적 층(250')이 전술한 바와 유사한 방식으로 댐핑 상수에 대한 외측 표면의 기여를 감소시키기 때문에, 프리 층(240')의 자화(242')가 스위칭되는 임계 전류가 감소된다. 결과적으로, 자기 요소(200')의 성능이 개선될 수 있다.
도 4c 는 스핀 트랜스퍼 스위칭을 위한 감소된 라이트 전류 밀도를 가지는 본 발명에 따른 자기 요소(200")의 일부의 제 2 실시예의 제 3 버전을 도시한다. 자기 요소(200")의 부품들은 자기 요소(200)와 유사하다. 결과적으로, 자기 요소(200")의 부분들에 대해서는 자기 요소(300 및 200')와 유사하게 도면부호를 부여하였다. 따라서, 자기 요소(200")는 바람직하게 AFM 층인 제 1 피닝 층(210"), 제 1 핀드 층(220"), 스페이서 층(230"), 프리 층(240"), 스핀 축적 층(250'), 스핀 배리어 층(260"), 제 2 핀드 층(270"), 및 바람직하게 AFM 층인 제 2 피닝 층(280")을 포함한다. 바람직하게, 전극(202" 및 204")을 이용하여 CPP 구성에서 전류가 구동된다. 스페이서 층(230")은 전도성 층, 터널링 배리어 층, 또는 전류 제한 층을 포함하는 여러 가지 형태를 가질 수 있을 것이다. 따라서, 자기 요소(200")의 층들은 자기 요소(200 및 200')의 층들과 실질적으로 동일하고 또 유사한 방식으로 작용할 것이다.
스핀 배리어 층(260")은 스핀 배리어 층(250)과 같은 전류 제한 스핀 배리어 층, 또는 스핀 배리어 층(250')과 같은 터널링 스핀 배리어 층일 수 있다. 따라서, 스핀 축적 층(250")과 조합된 스핀 배리어 층(260")은 스핀 배리어 층(250 및 250')과 유사한 방식으로 작용한다. 그러나, 도시된 자기 요소(200")에서, 제 1 핀드 층(220"), 프리 층(240"), 및 제 2 핀드 층(270")은 합성체이다. 결과적으로, 핀드 층(220")은 바람직하게 Ru 인 비자성 스페이서 층(226)에 의해 분리된 강자성 층(224 및 228)을 포함한다. 강자성 층(224 및 228)의 자화(225 및 227)가 각각 반강자성적으로 결합되도록 비자성 스페이서 층(226)이 구성된다. 핀드 층(270")은 바람직하게 Ru인 비자성 스페이서 층(276)에 의해 분리된 강자성 층(274 및 278)을 포함한다. 강자성 층(274 및 278)의 자화(275 및 277)가 각각 반강자성적으로 결합되도록 비자성 스페이서 층(276)이 구성된다. 유사하게, 프리 층(240")은 바람직하게 Ru인 비자성 스페이서 층(246)에 의해 분리된 강자성 층(244 및 248)을 포함한다. 강자성 층(244 및 248)의 자화(245 및 247)가 각각 반강자성적으로 결합되도록 비자성 스페이서 층(246)이 구성된다.
따라서, 자기 요소(200)와 대해 전술한 바와 유사한 방식으로, 스핀 배리어 층(260")-스핀 축적 층(250") 조합은 프리 층(240)의 댐핑 상수(α)에 대한 외측 표면의 기여를 감소시킨다. 결과적으로, 프리 층(240")의 자화(242")가 스위칭되는 임계 전류가 감소된다. 결국, 자기 요소(200")의 성능이 개선될 수 있다.
따라서, 자기 요소(100, 100', 100", 200, 200', 및 200")를 이용하여, 대응 프리 층(130, 130', 130", 230, 230', 및 230")에 대한 자화 방향을 스위칭시키기 위한 임계 전류가 감소된다. 결과적으로, Ic가 낮다는 이점 및 전력 소모 개선이 달성될 수 있다.
도 5 는 본 발명에 따른 자기 요소의 일 실시예를 제공하기 위한 본 발명에 따른 방법의 일 실시예를 도시한 흐름도이다. 그 방법(600)은 자기 요소(100, 100', 100", 200, 200', 및 200")와 관련한 내용에 설명되어 있다. 단계(302)를 통해, 핀드 층(120, 120', 120", 220, 220', 및/또는 220")과 같은 제 1 핀드 층이 제공된다. 일 실시예에서, 단계(302)는 합성 핀드 층을 제공하는 단계를 포함한다. 단계(304)를 통해, 스페이서 층(130, 130', 130", 230, 230', 및/또는 230")이 제고된다. 단계(304)는 배리어 층, 전도성 층, 또는 전류 제한 층을 제공하는 단계를 포함할 수 있다. 단계(306)를 통해 프리 층(140, 140', 140", 240, 240', 및/또는 240")이 제공된다. 단계(308)를 통해, 제조되는 실시예에 따라, 스핀 축적 층(240, 240' 또는 240")이 선택적으로 제공된다. 일 실시예에서, 단계(308)는 고진동 증착 챔버내에서 고순도 금속 타겟으로부터 스핀 축적 층(250, 250', 또는 250")을 스퍼터링하는 단계를 포함한다. 단계(310)를 통해, 스핀 배리어 층(150, 150', 150", 260, 260', 및/또는 260")이 제공된다. 따라서, 단계(310)는 스핀 확산 층(150 또는 250)을 형성하는데 이용될 수 있다. 일 실시예에서, 단계(310)는 고순도의 선택된 산소 편석제 타겟과 함께 선택된 매트릭스 원소(들)의 고순도 타겟으로부터 서브-모노층(sub-monolayer)의 고진공 증착 챔버내에서 선택된 매트릭스 원소(들)를 교류 공동-스퍼터링(alternate co-sputtering)하는 것을 포함한다. 선택된 비율 및 선택된 전체 두께가 달성될 수 있도록 공동-스퍼터링을 조정한다. 그러한 실시예에서, 증착 후에 자연 산화가 이루어질 것이다. 다른 실시예에서, 단계(310)는 선택된 질소 편석제의 고순도으로부터 그리고 선택된 매트릭스 원소(들)의 고순도 타겟으로부터 서브-모노층(sub-monolayer)의 고진공 증착 챔버내에서 교류 반응성 공동-스퍼터링(alternate reactive co-sputtering)하는 것을 포함한다. 선택된 비율 및 선택된 총 두께가 얻어지도록 공동-스퍼터링을 조정한다. 매트릭스의 질화 작업시에 아르곤 및 질소의 혼합물을 스퍼터링 가스로서 이용할 수 있을 것이다. 그러한 실시예에 의해, 스핀 배리어 층(150 또는 260)으로서 전류 제한 층이 초래된다. 다른 실시예에서, 선택된 매트릭스 원소(들)의 고순도 타겟으로부터 고진공 증착 챔버내에서 스퍼터링하고, 이어서 희박화된(rarefied) 순 수 산소 분위기에서 자연 산화시킴으로써, 단계(310)가 터널링 층(150' 또는 260')을 제공한다. 다른 터널 스핀 배리어 층을 제공하기 위해, 스퍼터링 가스로서 아르곤과 질소의 혼합물을 이용하고, 고진공 증착 챔버내에서 선택된 매트릭스 원소(들)의 고순도 타겟으로부터의 반응성 스퍼터링을 이용할 수 있을 것이다. 고진공 증착 챔버내에서 선택된 반도체 물질의 고순도 타겟으로부터 스퍼터링함으로써, 다른 터널 스핀 배리어 층(150' 또는 160')이 제공될 수 있다. 단계(312)를 통해, 핀드 층(160, 160', 160", 270, 270', 및/또는 270")과 같은 제 2 핀드 층이 제공된다. 자기 요소의 나머지 부분(들) 및 대응하는 자기 메모리(명료하게 도시되지 않음)가 있다. 따라서, 자기 요소(100, 100', 100", 200, 200', 및 200")가 제공될 것이다.
낮은 스위칭 전류 밀도의 스핀 트랜스퍼를 이용하여 라이팅될 수 있는 자기 요소를 제공하는 방법 및 시스템이 설명되었다. 비록 본 발명이 도시된 실시예에 따라 설명되었지만, 소위 당업자는 여러 실시예들에 대한 변형이 있을 수 있으며 그러한 변형은 본 발명의 범위 및 사상내에서 이루어진 것일 수 있다는 것을 이해할 것이다. 따라서, 특허청구범위의 사상 및 범위내에서도 당업자는 많은 변형을 할 수 있을 것이다.

Claims (43)

  1. 자기 요소로서:
    제 1 의 핀드 층;
    비자성의 스페이서 층;
    프리 층 자화를 가지는 프리 층;
    스핀 배리어 층; 및
    제 2 핀드 층을 포함하며,
    상기 스페이서 층은 상기 제 1 핀드 층과 프리 층 사이에 위치하고, 상기 프리 층은 상기 스핀 배리어 층과 상기 스페이서 층 사이에 위치하며, 상기 스핀 배리어 층은 프리 층의 댐핑 상수에 대한 외측 표면의 기여를 감소시키도록 구성되며, 상기 스핀 배리어 층은 상기 프리 층과 상기 제 2 핀드 층 사이에 위치되며,
    상기 자기 요소는 라이트(write) 전류가 상기 자기 요소를 통과할 때 스핀 트랜스퍼로 인해 프리 층 자화가 스위칭될 수 있게 허용하도록 구성되는 자기 요소.
  2. 제 1 항에 있어서, 상기 스핀 배리어 층은 큰 면적 저항을 가지는 자기 요소.
  3. 제 2 항에 있어서, 상기 큰 면적 저항은 0.1 Ω.㎛2 이상인 자기 요소.
  4. 제 1 항에 있어서, 스핀 펌핑 유도 댐핑이 실질적으로 제거되도록 상기 스핀 배리어 층이 구성되는 자기 요소.
  5. 제 1 항에 있어서, 상기 스핀 배리어 층은 절연 매트릭스내의 전도성 채널을 포함하는 전류 제한 층인 자기 요소.
  6. 제 5 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및/또는 Ni로 이루어진 그룹으로부터 선택된 물질의 산화물을 포함하는 자기 요소.
  7. 제 6 항에 있어서, 상기 전도성 채널은 산화물이 30원자% 산소 미만인 영역을 포함하는 자기 요소.
  8. 제 6 항에 있어서, 상기 스핀 배리어 층은 Cu, Ag, Au, Pt, Pd, Ir, 및/또는 Os를 더 포함하는 자기 요소.
  9. 제 5 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, Ti로 이루어진 그 룹으로부터 선택된 물질의 질화물을 포함하는 자기 요소.
  10. 제 9 항에 있어서, 상기 전도성 채널은 질화물이 30원자% 질소 미만인 영역을 포함하는 자기 요소.
  11. 제 9 항에 있어서, 상기 스핀 배리어 층은 Cu, Ag, Au, Pt, Pd, Ir, 및/또는 Os를 더 포함하는 자기 요소.
  12. 제 1 항에 있어서, 상기 스핀 배리어 층을 통한 전도가 터널링, 호핑 및/또는 열적 활성 전도를 포함하도록 상기 스핀 배리어 층이 터널링 배리어인 자기 요소.
  13. 제 12 항에 있어서, 상기 스핀 배리어 층은 절연체인 자기 요소.
  14. 제 12 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, Ni를 포함하는 물질 그룹의 산화물을 포함하는 자기 요소.
  15. 제 12 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, Ti로 이루어진 물질 그룹의 질화물을 포함하는 자기 요소.
  16. 제 12 항에 있어서, 상기 스핀 배리어 층은 반도체인 자기 요소.
  17. 제 16 항에 있어서, 상기 스핀 배리어 층은 Si, Ge, Ga, Cd, Te, Sb, In, Al, As, Hg, 및 C로 이루어진 그룹으로부터 선택된 물질을 포함하는 자기 요소.
  18. 제 1 항에 있어서, 상기 스페이서 층은 전도체, 절연 배리어 층, 또는 전류 제한 층인 자기 요소.
  19. 제 1 항에 있어서, 상기 프리 층은 제 1 강자성 층, 제 2 강자성 층, 및 상기 제 1 강자성 층과 상기 제 2 강자성 층 사이의 비자성 스페이서 층을 포함하는 합성 프리 층이며, 상기 제 1 강자성 층과 상기 제 2 강자성 층이 반강자성적으로 결합되도록 상기 비자성 스페이서 층이 구성되는 자기 요소.
  20. 제 1 항에 있어서, 상기 핀드 층은 제 1 강자성 층, 제 2 강자성 층, 및 상기 제 1 강자성 층과 상기 제 2 강자성 층 사이의 비자성 스페이서 층을 포함하는 합성 핀드 층이며, 상기 제 1 강자성 층과 상기 제 2 강자성 층이 반강자성적으로 결합되도록 상기 비자성 스페이서 층이 구성되는 자기 요소.
  21. 제 1 항에 있어서, 상기 스핀 배리어 층과 상기 프리 층 사이에 위치하는 스핀 축적 층을 더 포함하며,
    상기 스핀 축적 층은 높은 전도도를 가지는 자기 요소.
  22. 제 21 항에 있어서, 상기 스핀 축적 층은 긴 스핀 확산 길이를 가지는 자기 요소.
  23. 제 21 항에 있어서, 상기 스핀 축적 층은 Al, Cu, 또는 Ag를 포함하는 자기 요소.
  24. 제 21 항에 있어서, 상기 스핀 배리어 층은 0.01 Ω.㎛2 이상의 큰 면적 저항을 가지는 자기 요소.
  25. 제 21 항에 있어서, 스핀 펌핑 유도 댐핑이 실질적으로 제거되도록 상기 스핀 배리어 층이 구성되는 자기 요소.
  26. 제 21 항에 있어서, 상기 스핀 배리어 층은 절연 매트릭스내의 전도성 채널을 포함하는 전류 제한 층인 자기 요소.
  27. 제 26 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및/또는 Ni로 이루어진 그룹으로부터 선택된 물질의 산화물을 포함하는 자기 요소.
  28. 제 27 항에 있어서, 상기 전도성 채널은 산화물이 30원자% 산소 미만인 영역을 포함하는 자기 요소.
  29. 제 27 항에 있어서, 상기 스핀 배리어 층은 Cu, Ag, Au, Pt, Pd, Ir, 및/또는 Os를 더 포함하는 자기 요소.
  30. 제 26 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, Ti로 이루어진 그룹으로부터 선택된 물질의 질화물을 더 포함하는 자기 요소.
  31. 제 30 항에 있어서, 상기 전도성 채널은 질화물이 30원자% 질소 미만인 영역을 포함하는 자기 요소.
  32. 제 30 항에 있어서, 상기 스핀 배리어 층은 Cu, Ag, Au, Pt, Pd, Ir, 및/또는 Os를 더 포함하는 자기 요소.
  33. 제 21 항에 있어서, 상기 스핀 배리어 층을 통한 전도가 터널링, 호핑 및/또는 열적 활성 전도를 포함하도록 상기 스핀 배리어 층이 터널링 배리어인 자기 요소.
  34. 제 33 항에 있어서, 상기 스핀 배리어 층은 절연체인 자기 요소.
  35. 제 33 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, Ni를 포함하는 물질 그룹의 산화물을 포함하는 자기 요소.
  36. 제 33 항에 있어서, 상기 스핀 배리어 층은 Al, B, Si, Ge, Ti로 이루어진 물질 그룹의 질화물을 포함하는 자기 요소.
  37. 제 33 항에 있어서, 상기 스핀 배리어 층은 반도체인 자기 요소.
  38. 제 37 항에 있어서, 상기 스핀 배리어 층은 Si, Ge, Ga, Cd, Te, Sb, In, Al, As, Hg, 및 C로 이루어진 그룹으로부터 선택된 하나 이상의 원소를 포함하는 자기 요소.
  39. 제 21 항에 있어서, 상기 스페이서 층은 전도체, 절연 배리어 층, 또는 전류 제한 층인 자기 요소.
  40. 제 21 항에 있어서, 상기 프리 층은 제 1 강자성 층, 제 2 강자성 층, 및 상기 제 1 강자성 층과 상기 제 2 강자성 층 사이의 비자성 스페이서 층을 포함하는 합성 프리 층이며, 상기 제 1 강자성 층과 상기 제 2 강자성 층이 반강자성적으로 결합되도록 상기 비자성 스페이서 층이 구성되는 자기 요소.
  41. 제 21 항에 있어서, 상기 핀드 층은 제 1 강자성 층, 제 2 강자성 층, 및 상기 제 1 강자성 층과 상기 제 2 강자성 층 사이의 비자성 스페이서 층을 포함하는 합성 핀드 층이며, 상기 제 1 강자성 층과 상기 제 2 강자성 층이 반강자성적으로 결합되도록 상기 비자성 스페이서 층이 구성되는 자기 요소.
  42. 자기 요소 제조 방법으로서:
    (a) 제 1 핀드 층을 제공하는 단계;
    (b) 비자성 스페이서 층을 제공하는 단계;
    (c) 프리 층 자화를 가지는 프리 층을 제공하는 단계;
    (d) 스핀 배리어 층을 제공하는 단계; 및
    (e) 제 2 핀드 층을 제공하는 단계를 포함하고,
    상기 스페이서 층은 상기 핀드 층과 상기 프리 층 사이에 위치되고, 상기 프리 층은 상기 스핀 배리어 층과 상기 스페이서 층 사이에 위치되며, 상기 프리 층의 댐핑 상수에 대한 외측 표면의 기여가 감소되도록 상기 스핀 배리어 층이 구성되며,
    상기 자기 요소는 라이트 전류가 상기 자기 요소를 통과할 때 스핀 트랜스퍼로 인해 프리 층 자화가 스위칭될 수 있게 허용하도록 구성되는 자기 요소 제조 방 법.
  43. 제 42 항에 있어서, (f) 상기 스핀 배리어 층과 상기 프리 층 사이에 위치하고 높은 전도도를 가지는 스핀 축적 층을 제공하는 단계를 더 포함하는 자기 요소 제조 방법.
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