KR101435549B1 - 스핀을 이용한 상보성 소자 및 그 구현 방법 - Google Patents
스핀을 이용한 상보성 소자 및 그 구현 방법 Download PDFInfo
- Publication number
- KR101435549B1 KR101435549B1 KR1020130027349A KR20130027349A KR101435549B1 KR 101435549 B1 KR101435549 B1 KR 101435549B1 KR 1020130027349 A KR1020130027349 A KR 1020130027349A KR 20130027349 A KR20130027349 A KR 20130027349A KR 101435549 B1 KR101435549 B1 KR 101435549B1
- Authority
- KR
- South Korea
- Prior art keywords
- drain electrode
- electrode
- spin
- source electrode
- drain
- Prior art date
Links
- 230000000295 complement effect Effects 0.000 title claims description 37
- 238000000034 method Methods 0.000 title claims description 14
- 230000005415 magnetization Effects 0.000 claims description 42
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000009987 spinning Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66984—Devices using spin polarized carriers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Hall/Mr Elements (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
게이트 전극, 채널, 게이트 전극 및 채널에 연결되어 있는 소스 전극, 및 게이트 전극 및 채널에 연결되어 있는 제1 드레인 전극 및 제2 드레인 전극을 포함하고, 제1 드레인 전극은, 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제1 드레인 전극으로 제1 방향으로 회전하며 이동하도록 구성되고, 제2 드레인 전극은, 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제2 드레인 전극으로 제2 방향으로 회전하며 이동하도록 구성되고, 제1 드레인 전극 및 제2 드레인 전극에 도달한 스핀의 방향이 서로 반대인, 상보성 소자를 제공한다.
Description
본 발명은 스핀을 이용한 상보성 소자에 관한 것이다. 좀더 상세하게는, 본 발명은 스핀의 회전 방향을 이용하여 구현할 수 있는 상보성 소자에 관한 것이다.
최근 전자가 가진 성질 중 전하만이 아닌 스핀 성질을 이용한 연구가 활발히 진행되고 있다. 이를 스핀트로닉스(spintronics)라 한다. 대표적인 스핀 소자는 1990년 Datta&Das에 의해 개념이 소개된 스핀 트랜지스터로, 고속, 비휘발성, 저전력, 고집적 소자로 각광받고 있다. 최근 이러한 스핀 트랜지스터를 기반으로 논리 소자에 관한 많은 연구가 진행되고 있다.
논리회로는 대표적으로 상보성 소자(Complementary Element)를 사용한 논리회로가 있다. 기존의 상보성(CMOS) 트랜지스터는 p 채널의 MOS 트랜지스터와 n 채널의 MOS 트랜지스터를 절연하여 동일 칩에 만들어 넣어, 양자가 상보적으로 동작하도록 한 것이다. 상보성 소자는 스위칭 속도가 빠르고 전력소모가 작은 장점이 있으나, 상기와 같이 구현하는 경우 구현하기가 쉽지 않고, 소형화가 되지 않는 등의 문제점이 있다.
따라서 본 발명은 전자의 스핀을 이용하여 구현할 수 있는 상보성 소자를 제공하고자 한다.
본 발명의 일 실시예에 따른 상보성 소자는, 게이트 전극, 채널, 게이트 전극 및 채널에 연결되어 있는 소스 전극, 및 게이트 전극 및 채널에 연결되어 있는 제1 드레인 전극 및 제2 드레인 전극을 포함하고, 제1 드레인 전극은, 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제1 드레인 전극으로 제1 방향으로 회전하며 이동하도록 구성되고, 제2 드레인 전극은, 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제2 드레인 전극으로 제2 방향으로 회전하며 이동하도록 구성되고, 제1 드레인 전극 및 제2 드레인 전극에 도달한 스핀의 방향이 서로 반대이다. 여기서 제1 드레인과 제2 드레인으로 이동하는 스핀의 진행방향이 서로 반대이기 때문에 라쉬바 효과 (Rashba effect) 에 의해 회전(precession)방향도 서로 반대가 된다. 제1 방향과 제2 방향은 서로 반대 방향이고, 소스 전극은, 소정의 방향으로 정렬되어 있는 스핀을 주입 받고, 제1 드레인 전극과 제2 드레인 전극은, 소스 전극으로부터 반대 방향의 동일한 거리에 각각 위치한다. 상보성 소자는, 게이트 전극, 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 및 게이트 전극, 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터를 더 포함할 수 있고, 제1 드레인 전극의 자화 방향과 제1 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 제1 트랜지스터의 상태를 온(ON) 상태로 하고, 제1 드레인 전극의 자화 방향과 제1 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 제1 트랜지스터의 상태를 오프(OFF) 상태로 하고, 제2 드레인 전극의 자화 방향과 제2 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 제2 트랜지스터의 상태를 온 상태로 하고, 제2 드레인 전극의 자화 방향과 제2 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 제2 트랜지스터의 상태를 오프 상태로 한다.
본 발명의 일 실시예에 따른 상보성 소자의 구현 방법은, 게이트 전극, 채널, 게이트 전극 및 채널에 연결되어 있는 소스 전극 및 게이트 전극 및 채널에 연결되어 있고, 게이트 전극으로부터 반대 방향의 동일한 거리에 각각 위치하며, 소스 전극으로부터 반대 방향의 동일한 거리에 각각 위치하는 제1 드레인 전극 및 제2 드레인 전극을 포함하는, 상보성 소자에 있어서, 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제1 드레인 전극으로 제1 방향으로 회전하며 이동하는 단계, 및 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제2 드레인 전극으로 제2 방향으로 회전하며 이동하는 단계를 포함하며, 제1 드레인 전극 및 제2 드레인 전극에 도달한 스핀의 방향이 서로 반대이다. 제1 방향과 제2 방향은 서로 반대 방향이고, 소스 전극에 소정의 방향으로 정렬되어 있는 스핀을 주입 받는 단계를 더 포함할 수 있다. 상보성 소자는, 게이트 전극, 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 및 게이트 전극, 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터를 더 포함할 수 있고, 제1 드레인 전극의 자화 방향과 제1 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 제1 트랜지스터의 상태를 온(ON) 상태로 하고, 제1 드레인 전극의 자화 방향과 제1 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 제1 트랜지스터의 상태를 오프(OFF) 상태로 하고, 제2 드레인 전극의 자화 방향과 제2 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 제2 트랜지스터의 상태를 온 상태로 하고, 제2 드레인 전극의 자화 방향과 제2 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 제2 트랜지스터의 상태를 오프 상태로 한다.
본 발명의 일 실시예에 따른 상보성 소자는, 채널, 채널의 상방에 위치하는, 장방형의 소스 전극, 채널의 상방에서, 소스의 일측에 위치하며, 소스 전극의 긴 변과 평행한 방향으로 연장되는, 장방형의 제1 드레인 전극, 채널의 상방에서, 소스의 일측에 위치하며, 소스 전극의 긴 변과 평행한 방향으로 연장되는, 장방형의 제2 드레인 전극, 및 소스 전극, 제1 드레인 전극 및 제2 드레인 전극의 상방에 위치하며, 소스 전극의 긴 변과 교차하는 방향으로 위치하는, 장방형의 게이트 전극을 포함하며, 제1 드레인 전극과 제2 드레인 전극은 소스 전극으로부터 동일한 거리에 위치하며, 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제1 드레인 전극으로 제1 방향으로 이동하고, 게이트 전극에의 전압 인가에 따라, 소스 전극에 주입된 스핀이 채널을 통하여 소스 전극에서 제2 드레인 전극으로 제2 방향으로 회전하며 이동하고, 제1 드레인 전극 및 제2 드레인 전극에 도달한 스핀의 방향이 서로 반대이다. 제1 방향과 제2 방향은 서로 반대 방향이고, 소스 전극은, 소정의 방향으로 정렬되어 있는 스핀을 주입 받는다. 상보성 소자는, 게이트 전극, 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터, 및 게이트 전극, 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터를 더 포함할 수 있고, 제1 드레인 전극의 자화 방향과 제1 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 제1 트랜지스터의 상태를 온(ON) 상태로 하고, 제1 드레인 전극의 자화 방향과 제1 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 제1 트랜지스터의 상태를 오프(OFF) 상태로 하고, 제2 드레인 전극의 자화 방향과 제2 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 제2 트랜지스터의 상태를 온 상태로 하고, 제2 드레인 전극의 자화 방향과 제2 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 제2 트랜지스터의 상태를 오프 상태로 한다.
본 발명에 따르면, 고속, 비휘발성, 저전력, 고집적 상보성 소자를 전자의 스핀 성질인 스핀의 방향으로 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 상보성 소자를 수평 방향에서 바라본 것을 개략적으로 나타낸 도면이다.
도 2는 도 1의 상보성 소자를 연직 상방에서 바라본 것을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 상보성 소자를 수평 방향에서 바라보았을 때, 상보성 소자의 동작을 개략적으로 나타낸 도면이다.
도 4는 도 3의 동작에 따른 제1 드레인 전극 및 제2 드레인 전극으로 이동한 스핀의 방향과 제1 드레인 전극 및 제2 드레인 전극의 자화 방향을 개략적으로 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 상보성 소자를 제1 트랜지스터 및 제2 트랜지스터의 두 개의 트랜지스터로 나타낸 도면이다.
도 6은 게이트 전극에 인가되는 전압에 따라, 드레인 전극의 자화 방향 및 드레인 전극으로 이동한 스핀의 방향을 비교하여, 본 발명의 상보성 소자가 구현되는 것을 설명하는 도면이다.
도 2는 도 1의 상보성 소자를 연직 상방에서 바라본 것을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 상보성 소자를 수평 방향에서 바라보았을 때, 상보성 소자의 동작을 개략적으로 나타낸 도면이다.
도 4는 도 3의 동작에 따른 제1 드레인 전극 및 제2 드레인 전극으로 이동한 스핀의 방향과 제1 드레인 전극 및 제2 드레인 전극의 자화 방향을 개략적으로 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 상보성 소자를 제1 트랜지스터 및 제2 트랜지스터의 두 개의 트랜지스터로 나타낸 도면이다.
도 6은 게이트 전극에 인가되는 전압에 따라, 드레인 전극의 자화 방향 및 드레인 전극으로 이동한 스핀의 방향을 비교하여, 본 발명의 상보성 소자가 구현되는 것을 설명하는 도면이다.
어느 부분이 다른 부분의 “위에” 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 “바로 위에” 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 “포함하는”의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
“아래”, “위” 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 “아래”에 있는 것으로 설명된 어느 부분들은 다른 부분들의 “위”에 있는 것으로 설명된다. 따라서 “아래”라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90˚ 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 상보성 소자(100)를 수평 방향에서 바라본 것을 개략적으로 나타낸 도면이다. 도 1의 상보성 소자(100)의 구조는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다. 따라서 상보성 소자(100)의 구조를 다양하게 변형할 수 있다.
상보성 소자(100)는 게이트 전극(10), 채널(20), 소스 전극(30), 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)을 포함한다. 이외에, 필요에 따라 상보성 소자(100)는 다른 소자들을 더 포함할 수 있다.
도 1을 참조하면, 수평 방향에서 바라본 채널(20)은 상하간의 길이보다 좌우의 길이가 긴 형태이며, 채널(20)의 두께, 길이, 높이 등은 특별히 한정되지는 않는다.
채널(20)의 가로 방향 중심 부근에는 소스 전극(30)이 채널 상에 놓여 있다. 소스 전극(30)을 중심으로, 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2) 각각 반대편의 대향하는 곳에 위치한다. 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)은 소스 전극(30)으로부터 동일한 거리만큼 떨어져 있다.
게이트 전극(10)은 소스 전극(30), 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)의 위에 놓여 있다. 수평 방향에서 바라본 게이트 전극(10)은 상하간의 길이보다 좌우의 길이가 긴 형태이며, 도 1에서는 게이트 전극(10)의 좌우의 길이가 채널(20)의 좌우의 길이보다 짧은 것으로 도시되었으나, 특별히 이에 한정되는 것은 아니다.
도 2는 도 1의 상보성 소자(100)를 연직 상방에서 바라본 것을 개략적으로 나타낸 도면이다.
도 2를 참조하면, 소스 전극(30)은 한 변의 길이가 다른 변보다 긴 형태이며, 소스 전극(30)의 긴 변이 게이트 전극(10)과 교차하는 방향으로 놓여 있다.
도 2에 도시된 바와 같이, 소스 전극(30)과 채널(20) 사이에는, 소스 전극(30)에서 채널(20)로의 방향으로 전류가 흐른다. 이와 같이 전류를 흘림으로써, 소스 전극(30)에 주입된 스핀이 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)으로 회전하면서 이동한다. 자세한 내용은 후술한다.
제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)도 마찬가지로, 한 변의 길이가 다른 변보다 긴 형태이며, 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)의 긴 변은 소스 전극(30)의 긴 변과 대략 평행하게 놓여 있다.
게이트 전극(10)도 마찬가지로, 한 변의 길이가 다른 변보다 긴 형태이며, 게이트 전극(10)의 긴 변은 소스 전극(30)의 긴 변과 교차하는 방향으로 놓여 있다. 그러나, 게이트 전극의 개수 및 형태는 이에 한정되는 것은 아니며, 필요하다면 다른 형태도 가능하다. 게이트 전극(10)은 소스 전극(30), 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)의 위에 놓여 있으며, 소스 전극의 상측(게이트 전극의 대략 중심측)에 게이트 전압(Vg)이 인가된다.
게이트 전극(10)은 게이트 전극(10)에 인가되는 게이트 전압(Vg)에 따라 스핀 회전을 제어한다. 구체적으로는, 게이트 전극(10)에 인가되는 전압에 따라 스핀의 회전 속도가 달라지므로, 스핀이 이동하는 채널(20)의 길이가 정해져 있다면, 소스 전극(30)에서 드레인 전극(40)으로 스핀이 회전하면서 이동하는 경우, 드레인 전극(40)에 도달하는 스핀의 방향은 게이트 전극(10)에 인가되는 전압에 따라 정해지게 되어 있다.
채널(20)은 소스 전극(30)과의 사이에 전류를 흘려, 소스 전극(30)으로부터 드레인 전극(40)으로 스핀이 이동하는 통로 역할을 한다. 채널(20)은 2DEG(2-Dimensional Electron Gas)로 이루어져 있다. 그러나 이는 본 발명에서 일례로 든 것에 지나지 않으며, 채널의 재료는 이에 한정되지 않는다.
소스 전극(30)은 게이트 전극(10)과 채널(20) 사이에 위치하며, 게이트 전극(10)과 채널(20)에 모두 연결되어 있다. 상술한 바와 같이, 소스 전극(30)으로부터 채널(20)로는 전류가 흐르며, 흐르는 전류에 의해 소스 전극(30)에 주입된 방향성을 가지는 스핀이 채널(20)을 통하여 드레인 전극(40)으로 이동된다.
즉, 소스 전극(30)으로부터 채널(20)로 흐르는 전류 및 게이트 전극(10)에 인가되는 전압에 따라, 소스 전극(30)으로부터 드레인 전극(40)으로 스핀이 회전하면서 채널(20)을 통하여 이동한다.
구체적으로는, 소스 전극(30)으로 주입된 스핀은 라쉬바 효과(Rashba effect)에 의해 회전(precession)을 하게 되는데, 스핀의 이동방향에 따라 시계방향 또는 반 시계 방향으로 회전한다. 즉, 후술하는 도 3에 도시한 바와 같이 왼쪽으로 이동하는 스핀은 반 시계방향, 오른쪽으로 이동하는 스핀은 시계방향으로 회전한다.
본 발명의 소스 전극(30)에는 소정의 방향으로 정렬된, 모두 동일한 방향의 스핀이 주입된다. 소스 전극(30)에 모두 동일한 방향의 스핀이 주입되는 것은, 상술한 바와 같이 드레인 전극(40)으로 이동된 스핀의 방향은 소스 전극(30)에 주입된 스핀의 방향에서 게이트 전극(10)에 인가되는 전압에 따라 소정의 회전만큼 회전된 방향이 되는데, 드레인 전극(40)에 이동된 스핀의 방향을 이용하여 상보성 소자를 구현하기 위해서는, 이동 전의 소스 전극(30)에서의 스핀의 방향이 동일해야 하기 때문이다.
도 3은 본 발명의 일 실시예에 따른 상보성 소자를 수평 방향에서 바라보았을 때, 상보성 소자의 개략적인 동작을 나타낸 도면이다.
도 3을 참조하면, 상술한 바와 같이, 소스 전극(30)으로부터 제1 드레인 전극(40-1)로의 스핀은 반 시계 방향으로 회전하며 이동하며, 소스 전극(30)으로부터 제2 드레인 전극(40-2)로의 스핀은 시계 방향으로 회전하며 이동한다.
소스 전극(30)으로 주입된 스핀의 방향이 12시 방향으로 정렬되어 있는 경우, 소정의 게이트 전압(V1)으로 스핀의 회전을 조절하면, 제1 드레인 전극(40-1)으로 향하는 스핀은 반 시계 방향으로 90도 회전되어, 제1 드레인 전극(40-1)으로 이동한 스핀은 9시 방향을 향하게 된다. 또한, 제2 드레인 전극(40-2)으로 향하는 스핀은 시계 방향으로 90도 회전되어, 제2 드레인 전극(40-2)으로 이동한 스핀은 3시 방향을 향하게 된다.
소스 전극(30)으로 주입된 스핀의 방향이 12시 방향으로 정렬되어 있는 경우, V1과는 다른 소정의 게이트 전압(V2)으로 스핀의 회전을 조절하면, 제1 드레인 전극(40-1)으로 향하는 스핀은 반 시계 방향으로 270도 회전되어, 제1 드레인 전극(40-1)으로 이동한 스핀은 3시 방향을 향하게 된다. 또한, 제2 드레인 전극(40-2)으로 향하는 스핀은 시계 방향으로 270도 회전되어, 제2 드레인 전극(40-2)으로 이동한 스핀은 9시 방향을 향하게 된다.
여기에서, V1 및 V2 서로 다른 전압이며, 일례로서 V1=0V, V2=1V일 수 있으나, 이에 한정되는 것은 아니다. 또한, 소스 전극(30)으로 주입된 스핀의 방향은 반드시 12시 방향으로 정렬되어 있는 것은 아니다.
도 4는 도 3의 동작에 따른 제1 드레인 전극 및 제2 드레인 전극으로 이동한 스핀의 방향과 제1 드레인 전극 및 제2 드레인 전극의 자화 방향을 개략적으로 나타낸 도면이다.
도 4를 참조하면, 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)에는 고정된 방향의 스핀이 위치한다. 이렇게 드레인 전극에 위치하는 고정된 스핀 방향을, 드레인 전극의 자화 방향이라고 한다. 도 4에서는 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)이 모두 3시 방향의 자화 방향을 가지나, 반드시 이에 한정되는 것은 아니다.
도 4에서는 소스 전극(30)으로 주입된 스핀의 방향이 12시 방향으로 정렬되어 있는 경우만을 설명하며, 소스 전극(30)으로 주입된 스핀의 방향은 이에 한정되는 것은 아니다.
게이트 전압(Vg)이 V1인 경우, 제1 드레인 전극(40-1)으로 이동한 스핀의 방향은 9시 방향이고, 제2 드레인 전극(40-2)으로 이동한 스핀의 방향은 3시 방향이다. 이 경우, 상술한 바와 같이, 제1 드레인 전극(40-1)의 자화 방향은 3시 방향이므로, 제1 드레인 전극(40-1)으로 이동한 스핀의 방향과 제1 드레인 전극(40-1)의 자화 방향이 반-평행 상태(anti-parallel state)가 되고, 제2 드레인 전극(40-2)으로 이동한 스핀의 방향과 제2 드레인 전극(40-2)의 자화 방향이 평행 상태(parallel state)가 된다.
게이트 전압(Vg)이 V2인 경우, 제1 드레인 전극(40-1)으로 이동한 스핀의 방향은 3시 방향이고, 제2 드레인 전극(40-2)으로 이동한 스핀의 방향은 9시 방향이다. 이 경우, 상술한 바와 같이, 제1 드레인 전극(40-1)의 자화 방향은 3시 방향이므로, 제1 드레인 전극(40-1)으로 이동한 스핀의 방향과 제1 드레인 전극(40-1)의 자화 방향이 평행 상태가 되고, 제2 드레인 전극(40-2)으로 이동한 스핀의 방향과 제2 드레인 전극(40-2)의 자화 방향이 반-평행 상태가 된다.
도 5는 본 발명의 일 실시예에 따른 상보성 소자(100)를 제1 트랜지스터(50-1) 및 제2 트랜지스터(50-2)의 두 개의 트랜지스터로 나타낸 도면이다.
도 5에 도시된 바와 같이, 제 1트랜지스터(50-1)는 제1 드레인 전극(40-1), 소스 전극(30) 및 게이트 전극(10)을 포함한다. 제2 트랜지스터(50-2)는 제1 드레인 전극(40-1), 소스 전극(30) 및 게이트 전극(10)을 포함한다. 여기에서, 게이트 전극은 한 개가 아니고 복수개 존재해도 되며, 도면에서는 한 개로 도시하였으나, 이에 한정되는 것은 아니다.
제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)의 자화 방향과, 제1 드레인 전극(40-1) 및 제2 드레인 전극(40-2)으로 이동한 스핀의 방향을 각각 비교하여, 제1 트랜지스터(50-1) 및 제2 트랜지스터(50-2)의 ON/OFF, 또는 2진수의 1/0에 대응시킬 수 있으며, 그에 따라 제1 트랜지스터(50-1) 및 제2 트랜지스터(50-2)의 턴 온 및 턴 오프 상태를 이용하여 본 발명의 상보성 소자(100)를 사용하여 스위치 기능을 할 수 있고, 또한 논리회로로 동작시킬 수도 있다.
도 6은 게이트 전극(10)에 인가되는 전압에 따라, 드레인 전극(40)의 자화 방향 및 드레인 전극(40)으로 이동한 스핀의 방향을 비교하여, 본 발명의 상보성 소자(100)가 구현되는 것을 설명하는 도면이다.
상술한 바와 같이, 게이트 전극(10)에 인가되는 전압이 V1인 경우, 제1 드레인 전극(40-1)의 자화 방향 및 제1 드레인 전극(40-1)으로 이동한 스핀의 방향은 서로 반-평행한 상태이고, 제2 드레인 전극(40-2)의 자화 방향 및 제2 드레인 전극(40-2)으로 이동한 스핀의 방향은 서로 평행한 상태이다. 또한, 게이트 전극(10)에 인가되는 전압이 V2인 경우, 제1 드레인 전극(40-1)의 자화 방향 및 제1 드레인 전극(40-1)으로 이동한 스핀의 방향은 서로 평행한 상태이고, 제2 드레인 전극(40-2)의 자화 방향 및 제2 드레인 전극(40-2)으로 이동한 스핀의 방향은 서로 반-평행한 상태이다.
제1 드레인 전극(40-1)의 자화 방향 및 제1 드레인 전극(40-1)으로 이동한 스핀의 방향, 또는 제2 드레인 전극(40-2)의 자화 방향 및 제2 드레인 전극(40-2)으로 이동한 스핀의 방향이 서로 평행한 경우, 트랜지스터의 스위칭 상태를 "ON"으로 할 수 있고, 제1 드레인 전극(40-1)의 자화 방향 및 제1 드레인 전극(40-1)으로 이동한 스핀의 방향, 또는 제2 드레인 전극(40-2)의 자화 방향 및 제2 드레인 전극(40-2)으로 이동한 스핀의 방향이 서로 반-평행한 경우, 트랜지스터의 스위칭 상태를 "OFF"로 할 수 있다.
이를 정리하면, 이하의 표와 같다.
| Vg | V1 | V2 |
| 제1 트랜지스터 | OFF | ON |
| 제2 트랜지스터 | ON | OFF |
상기 [표 1]에서 알 수 있듯이, 게이트 전극(10)에 인가되는 게이트 전압(Vg)에 따라, 제1 트랜지스터(50-1)과 제2 트랜지스터(50-2)의 스위칭 상태는 서로 반대가 됨을 알 수 있다. 따라서, 전자의 스핀을 이용하여 상보성 소자를 구현할 수 있음을 알 수 있다.
본 발명을 앞서 기재한 바에 따라 설명하였지만, 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10: 게이트 전극
20: 채널
30: 소스 전극
40-1, 40-2: 제1 드레인 전극, 제2 드레인 전극
50-1, 50-2: 제1 트랜지스터, 제2 트랜지스터
20: 채널
30: 소스 전극
40-1, 40-2: 제1 드레인 전극, 제2 드레인 전극
50-1, 50-2: 제1 트랜지스터, 제2 트랜지스터
Claims (16)
- 게이트 전극;
채널;
상기 게이트 전극 및 상기 채널에 연결되어 있는 소스 전극; 및
상기 게이트 전극 및 상기 채널에 연결되어 있고, 상기 소스 전극으로부터 반대 방향의 동일한 거리에 각각 위치하는 제1 드레인 전극 및 제2 드레인 전극
을 포함하고,
상기 제1 드레인 전극은, 상기 게이트 전극에의 전압 인가에 따라, 상기 소스 전극에 주입된 스핀이 상기 채널을 통하여 상기 소스 전극에서 상기 제1 드레인 전극으로 제1 방향으로 회전하며 이동하도록 구성되고,
상기 제2 드레인 전극은, 상기 게이트 전극에의 전압 인가에 따라, 상기 소스 전극에 주입된 스핀이 상기 채널을 통하여 상기 소스 전극에서 상기 제2 드레인 전극으로 제2 방향으로 회전하며 이동하도록 구성되고,
상기 제1 드레인 전극 및 상기 제2 드레인 전극에 도달한 스핀의 방향이 서로 반대인, 상보성 소자. - 제1항에 있어서,
상기 제1 방향과 제2 방향은 서로 반대 방향인, 상보성 소자. - 제2항에 있어서,
상기 소스 전극은, 소정의 방향으로 정렬되어 있는 스핀을 주입 받는, 상보성 소자. - 삭제
- 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 게이트 전극, 상기 소스 전극, 및 상기 제1 드레인 전극을 포함하는 제1 트랜지스터; 및
상기 게이트 전극, 상기 소스 전극, 및 상기 제2 드레인 전극을 포함하는 제2 트랜지스터를 더 포함하는 상보성 소자. - 제5항에 있어서,
상기 제1 드레인 전극의 자화 방향과 상기 제1 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 상기 제1 트랜지스터의 상태를 온(ON) 상태로 하고, 상기 제1 드레인 전극의 자화 방향과 상기 제1 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 상기 제1 트랜지스터의 상태를 오프(OFF) 상태로 하고,
상기 제2 드레인 전극의 자화 방향과 상기 제2 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 상기 제2 트랜지스터의 상태를 온 상태로 하고, 상기 제2 드레인 전극의 자화 방향과 상기 제2 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 상기 제2 트랜지스터의 상태를 오프 상태로 하는, 상보성 소자. - 게이트 전극, 채널, 상기 게이트 전극 및 상기 채널에 연결되어 있는 소스 전극 및 상기 게이트 전극 및 상기 채널에 연결되어 있고, 상기 게이트 전극으로부터 반대 방향의 동일한 거리에 각각 위치하며, 상기 소스 전극으로부터 반대 방향의 동일한 거리에 각각 위치하는 제1 드레인 전극 및 제2 드레인 전극을 포함하는, 상보성 소자의 구현 방법에 있어서,
상기 게이트 전극에의 전압 인가에 따라, 상기 소스 전극에 주입된 스핀이 상기 채널을 통하여 상기 소스 전극에서 상기 제1 드레인 전극으로 제1 방향으로 회전하며 이동하는 단계; 및
상기 게이트 전극에의 전압 인가에 따라, 상기 소스 전극에 주입된 스핀이 상기 채널을 통하여 상기 소스 전극에서 상기 제2 드레인 전극으로 제2 방향으로 회전하며 이동하는 단계
를 포함하며,
상기 제1 드레인 전극 및 상기 제2 드레인 전극에 도달한 스핀의 방향이 서로 반대인, 상보성 소자의 구현 방법. - 제7항에 있어서,
상기 제1 방향과 제2 방향은 서로 반대 방향인, 상보성 소자의 구현 방법. - 제8항에 있어서,
상기 소스 전극에 소정의 방향으로 정렬되어 있는 스핀을 주입 받는 단계를 더 포함하는 상보성 소자의 구현 방법. - 제7항 내지 제9항 중 어느 한 항에 있어서,
상기 상보성 소자는, 상기 게이트 전극, 상기 소스 전극, 및 상기 제1 드레인 전극을 포함하는 제1 트랜지스터; 및
상기 게이트 전극, 상기 소스 전극, 및 상기 제2 드레인 전극을 포함하는 제2 트랜지스터를 더 포함하는, 상보성 소자의 구현 방법. - 제10항에 있어서,
상기 제1 드레인 전극의 자화 방향과 상기 제1 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 상기 제1 트랜지스터의 상태를 온(ON) 상태로 하고, 상기 제1 드레인 전극의 자화 방향과 상기 제1 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 상기 제1 트랜지스터의 상태를 오프(OFF) 상태로 하고,
상기 제2 드레인 전극의 자화 방향과 상기 제2 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 상기 제2 트랜지스터의 상태를 온 상태로 하고, 상기 제2 드레인 전극의 자화 방향과 상기 제2 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 상기 제2 트랜지스터의 상태를 오프 상태로 하는, 상보성 소자의 구현 방법. - 채널;
상기 채널의 상방에 위치하는, 장방형의 소스 전극;
상기 채널의 상방에서, 상기 소스의 일측에 위치하며, 상기 소스 전극의 긴 변과 평행한 방향으로 연장되는, 장방형의 제1 드레인 전극;
상기 채널의 상방에서, 상기 소스의 일측에 위치하며, 상기 소스 전극의 긴 변과 평행한 방향으로 연장되는, 장방형의 제2 드레인 전극; 및
상기 소스 전극, 상기 제1 드레인 전극 및 상기 제2 드레인 전극의 상방에 위치하며, 상기 소스 전극의 긴 변과 교차하는 방향으로 위치하는, 장방형의 게이트 전극
을 포함하며,
상기 제1 드레인 전극과 상기 제2 드레인 전극은 상기 소스 전극으로부터 반대 방향의 동일한 거리에 위치하며,
상기 게이트 전극에의 전압 인가에 따라, 상기 소스 전극에 주입된 스핀이 상기 채널을 통하여 상기 소스 전극에서 상기 제1 드레인 전극으로 제1 방향으로 이동하고,
상기 게이트 전극에의 전압 인가에 따라, 상기 소스 전극에 주입된 스핀이 상기 채널을 통하여 상기 소스 전극에서 상기 제2 드레인 전극으로 제2 방향으로 회전하며 이동하고,
상기 제1 드레인 전극 및 상기 제2 드레인 전극에 도달한 스핀의 방향이 서로 반대인, 상보성 소자. - 제12항에 있어서,
상기 제1 방향과 제2 방향은 서로 반대 방향인, 상보성 소자. - 제13항에 있어서,
상기 소스 전극은, 소정의 방향으로 정렬되어 있는 스핀을 주입 받는, 상보성 소자. - 제12항 내지 제14항 중 어느 한 항에 있어서,
상기 게이트 전극, 상기 소스 전극, 및 상기 제1 드레인 전극을 포함하는 제1 트랜지스터; 및
상기 게이트 전극, 상기 소스 전극, 및 상기 제2 드레인 전극을 포함하는 제2 트랜지스터를 더 포함하는 상보성 소자. - 제15항에 있어서,
상기 제1 드레인 전극의 자화 방향과 상기 제1 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 상기 제1 트랜지스터의 상태를 온(ON) 상태로 하고, 상기 제1 드레인 전극의 자화 방향과 상기 제1 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 상기 제1 트랜지스터의 상태를 오프(OFF) 상태로 하고,
상기 제2 드레인 전극의 자화 방향과 상기 제2 드레인 전극으로 이동한 스핀의 방향이 서로 동일하면, 상기 제2 트랜지스터의 상태를 온 상태로 하고, 상기 제2 드레인 전극의 자화 방향과 상기 제2 드레인 전극으로 이동한 스핀의 방향이 서로 상이하면, 상기 제2 트랜지스터의 상태를 오프 상태로 하는, 상보성 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130027349A KR101435549B1 (ko) | 2013-03-14 | 2013-03-14 | 스핀을 이용한 상보성 소자 및 그 구현 방법 |
| US14/052,129 US9099328B2 (en) | 2013-03-14 | 2013-10-11 | Complementary spin device having a gate, a source, a first and second drain electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130027349A KR101435549B1 (ko) | 2013-03-14 | 2013-03-14 | 스핀을 이용한 상보성 소자 및 그 구현 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101435549B1 true KR101435549B1 (ko) | 2014-09-02 |
Family
ID=51523682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130027349A KR101435549B1 (ko) | 2013-03-14 | 2013-03-14 | 스핀을 이용한 상보성 소자 및 그 구현 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9099328B2 (ko) |
| KR (1) | KR101435549B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101843917B1 (ko) * | 2016-09-06 | 2018-03-30 | 한국과학기술연구원 | 스핀-궤도 결합의 차이를 이용한 상보성 논리 소자 및 그 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299992A (ja) | 2006-05-01 | 2007-11-15 | Toshiba Corp | スピンｆｅｔ |
| JP2008060905A (ja) | 2006-08-31 | 2008-03-13 | Toshiba Corp | プログラマブル論理回路 |
| JP2009188230A (ja) | 2008-02-07 | 2009-08-20 | Toshiba Corp | 半導体装置 |
| JP2011040678A (ja) * | 2009-08-18 | 2011-02-24 | Japan Science & Technology Agency | 電子回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6741494B2 (en) * | 1995-04-21 | 2004-05-25 | Mark B. Johnson | Magnetoelectronic memory element with inductively coupled write wires |
| US5847993A (en) * | 1997-06-23 | 1998-12-08 | Xilinx, Inc. | Non-volatile programmable CMOS logic cell and method of operating same |
| CN100568532C (zh) * | 2006-12-21 | 2009-12-09 | 国际商业机器公司 | 存储单元及其制造方法 |
| KR100832583B1 (ko) * | 2007-01-04 | 2008-05-27 | 한국과학기술연구원 | 누설자장을 이용한 스핀 트랜지스터 |
| KR101598542B1 (ko) * | 2009-01-13 | 2016-02-29 | 삼성전자주식회사 | 스핀 전계효과 트랜지스터를 이용한 논리소자 |
| KR101084019B1 (ko) | 2010-05-12 | 2011-11-16 | 한국과학기술연구원 | 상보성 스핀 트랜지스터 논리회로 |
-
2013
- 2013-03-14 KR KR1020130027349A patent/KR101435549B1/ko active IP Right Grant
- 2013-10-11 US US14/052,129 patent/US9099328B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299992A (ja) | 2006-05-01 | 2007-11-15 | Toshiba Corp | スピンｆｅｔ |
| JP2008060905A (ja) | 2006-08-31 | 2008-03-13 | Toshiba Corp | プログラマブル論理回路 |
| JP2009188230A (ja) | 2008-02-07 | 2009-08-20 | Toshiba Corp | 半導体装置 |
| JP2011040678A (ja) * | 2009-08-18 | 2011-02-24 | Japan Science & Technology Agency | 電子回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9099328B2 (en) | 2015-08-04 |
| US20140264514A1 (en) | 2014-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Weber et al. | Reconfigurable nanowire electronics–a review | |
| US8125247B2 (en) | Complementary spin transistor logic circuit | |
| US10382040B2 (en) | High voltage level shifting (HVLS) circuit and related semiconductor devices | |
| TWI679643B (zh) | 快閃路徑中的高速高電壓耐受性電路 | |
| US10367053B2 (en) | Apparatuses and methods for semiconductor circuit layout | |
| US10050028B2 (en) | Semiconductor device with reduced leakage current | |
| TWI575712B (zh) | 具有解耦合電容器之不對稱緻密浮動閘極非揮發性記憶體 | |
| CN106537605A (zh) | 非易失性多次可编程存储器器件 | |
| US20170125409A1 (en) | Semiconductor device | |
| US20170018625A1 (en) | Transistor including topological insulator | |
| CN108538828B (zh) | 使用单极半导体器件的逻辑门、集成电路和数字电路 | |
| KR101435549B1 (ko) | 스핀을 이용한 상보성 소자 및 그 구현 방법 | |
| US9257984B2 (en) | Multi-threshold circuitry based on silicon-on-insulator technology | |
| Liu et al. | Understanding high temperature static and dynamic characteristics of 1.2 kV SiC power MOSFETs | |
| Saxena et al. | Dual-material-gate technique for enhanced transconductance and breakdown voltage of trench power MOSFETs | |
| US9570388B2 (en) | FinFET power supply decoupling | |
| KR101568373B1 (ko) | 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법 | |
| CN1728032A (zh) | 降低基片噪音的电流驱动器电路及其操作方法 | |
| US20130257514A1 (en) | Source-follower based voltage mode transmitter | |
| US20160211029A1 (en) | Non-volatile Memory Cell | |
| Uhlig et al. | A18-a novel 0.18 μm smart power SOC IC technology for automotive applications | |
| US20140029354A1 (en) | Non-volatile memory cell with high bit density | |
| Sharma et al. | Verilog-A based compact modeling of the magneto-electric FET device | |
| US7759721B2 (en) | Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same | |
| KR101700992B1 (ko) | 비휘발성 메모리 및 비휘발성 메모리의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170728 Year of fee payment: 4 |