TWI575712B - 具有解耦合電容器之不對稱緻密浮動閘極非揮發性記憶體 - Google Patents

具有解耦合電容器之不對稱緻密浮動閘極非揮發性記憶體 Download PDF

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TWI575712B
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賽諾西斯公司
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Description

具有解耦合電容器之不對稱緻密浮動閘極非揮發性記憶體
本發明大體上係關於非揮發性記憶體之領域，特別係關於非揮發性記憶體位元晶胞佈局。
非揮發性記憶體(NVM)指代當未供電時永久地儲存資訊位元之記憶體。一非揮發性記憶體位元晶胞(NVM位元晶胞)儲存一單一資料位元。使用具有浮動閘極之電晶體實施一些類型的NVM位元晶胞。駐留在一浮動閘極上之電荷量判定該位元晶胞是否儲存一邏輯「1」或一邏輯「0」。該浮動閘極被稱為「浮動」，此係因為閘極藉由氧化物或介電質與周圍環境電隔離。某一NVM可在該位元晶胞中儲存一種以上的狀態。
為擴大應用且減小記憶體裝置之成本，可期望在一給定區域中容納極大量位元晶胞。亦可期望藉由使用標準互補金氧半導體製造程序(「CMOS程序」)降低製造每一位元晶胞之成本。當前可用的記憶體裝置包含皆具有缺點之EEPROM及eFLASH。當前，eFLASH具有一極小位元晶胞，但是需要除該標準CMOS程序以外的步驟，進而增加生產位元晶胞之成本且可改變所生產的裝置之效能或特性。EEPROM可與標準CMOS程序相容，但是具有一相對較大的位元晶胞大小，且因此僅適用於低位元計數記憶體。
實施例係關於一種非揮發性記憶體(「NVM」)位元晶胞，其具有電容耦合至浮動閘極但是與源極及汲極二者分離之一或多個作用區域。包含與該源極及該汲極分離之電容器容許改良對該浮動閘極之電壓之控制。此繼而容許在遠高於現有位元晶胞之效率下執行通道熱電子注入(「CHEI」)或碰撞離子化熱電子注入(「IHEI」)，藉此減小一電荷泵之大小，且在一些情況中甚至需要使一電荷泵對該位元晶胞提供電流，降低該位元晶胞之總大小。該等位元晶胞可成對構造，進一步減小該每一位元晶胞之空間需求，藉此緩解該等分離電容器接觸件之空間需求。該位元晶胞亦可取決於施加於源極、汲極及電容器上之電壓藉由CHEI(或IHEI)且單獨藉由帶間穿隧(「BTBT」)操作。
在一例示性實施例中，一非揮發性記憶體位元晶胞包含一基板中之一第一作用區域，該第一作用區域包含一源極及一汲極。該基板中亦存在一第二作用區域，其中該第二作用區域藉由一不導電區域與該第一作用區域分離。一浮動閘極位於第一作用區域上方且位於該源極與該汲極之間。該浮動閘極亦位於該第二作用區域及該不導電區域上方。藉由由該浮動閘極在該第二作用區域上方之部分組成之一第一板及由該第二作用區域在該浮動閘極下方之部分組成之一第二板形成一電容器。該電容器與該源極及該汲極分離。
在另一例示性實施例中，一非揮發性記憶體位元晶胞包含一基板中之一第一作用區域中，該第一作用區域包含一源極及一汲極。該基板中亦存在一第二作用區域且該第二作用區域藉由一第一不導電區域與該第一作用區域分離。該基板中亦存在一第三作用區域且該第三作用區域藉由一第二不導電區域與該第一作用區域及該第二作用區域分離。一浮動閘極位於第一作用區域上方且位於該源極與該汲極之間。該浮動閘極亦位於該第二作用區域、該第三作用區域及該兩個不 導電區域上方。藉由由該浮動閘極在該第二作用區域上方之部分組成之一第一板及由該第二作用區域在該浮動閘極下方之部分組成之一第二板形成一電容器。此外，藉由由該浮動閘極在該第三作用區域上方之部分組成之一第一板及由該第三作用區域在該浮動閘極下方之部分組成之一第二板形成一帶間穿隧(BTBT)電容器。
100‧‧‧位元晶胞
100a‧‧‧位元晶胞
100b‧‧‧位元晶胞
100c‧‧‧位元晶胞
100d‧‧‧位元晶胞
100e‧‧‧位元晶胞
100f‧‧‧位元晶胞
100g‧‧‧位元晶胞
102‧‧‧源極
102a‧‧‧源極
102b‧‧‧源極
104‧‧‧汲極
104a‧‧‧汲極
104b‧‧‧汲極
104g‧‧‧汲極
106‧‧‧浮動閘極
106a‧‧‧浮動閘極
106b‧‧‧浮動閘極
108‧‧‧通道區域
110‧‧‧電容器
110a‧‧‧電容器
110b‧‧‧電容器
112‧‧‧不導電區域
114a‧‧‧第一作用區域
114b‧‧‧第二作用區域
116a‧‧‧第一接觸件
116b‧‧‧第二接觸件
116c‧‧‧第三接觸件
140‧‧‧浮動閘極之寬度
150‧‧‧閘極氧化物
152‧‧‧源極-汲極(S/D)延伸部/輕微摻雜汲極(LDD)植入物
154‧‧‧暈圈植入物
156‧‧‧井
158‧‧‧間隔件
160‧‧‧源極-汲極(S/D)延伸部/輕微摻雜汲極(LDD)植入物/植入電荷載體
200‧‧‧成對位元晶胞
200a‧‧‧第一成對位元晶胞
200b‧‧‧第二成對位元晶胞
200c‧‧‧第三成對位元晶胞
220‧‧‧覆疊區段
300a‧‧‧非揮發性記憶體(NVM)位元晶胞
300b‧‧‧非揮發性記憶體(NVM)位元晶胞
300c‧‧‧非揮發性記憶體(NVM)位元晶胞
306a‧‧‧浮動閘極
306b‧‧‧浮動閘極
310a‧‧‧電容器
310b‧‧‧電容器
340a‧‧‧浮動閘極之寬度A
340b‧‧‧浮動閘極之寬度B
400‧‧‧位元晶胞
400a‧‧‧位元晶胞
400b‧‧‧位元晶胞
400c‧‧‧位元晶胞
400d‧‧‧位元晶胞
400e‧‧‧位元晶胞
400f‧‧‧位元晶胞
400g‧‧‧位元晶胞
402‧‧‧源極
402a‧‧‧源極
402b‧‧‧源極
404‧‧‧汲極
404a‧‧‧汲極
404b‧‧‧汲極
404g‧‧‧汲極
406‧‧‧浮動閘極
406a‧‧‧浮動閘極
406b‧‧‧浮動閘極
408‧‧‧通道區域
410‧‧‧電容器
410a‧‧‧電容器
410b‧‧‧電容器
412‧‧‧不導電區域
414a‧‧‧第一作用區域
414b‧‧‧第二作用區域
414c‧‧‧第三作用區域
416a‧‧‧第一接觸件
416b‧‧‧第二接觸件
416c‧‧‧第三接觸件
416d‧‧‧第四接觸件
430‧‧‧帶間穿隧(BTBT)電容器
430a‧‧‧帶間穿隧(BTBT)電容器
430b‧‧‧帶間穿隧(BTBT)電容器
440‧‧‧帶間穿隧(BTBT)植入物
450‧‧‧浮動閘極在該第二作用區域上方之寬度
500‧‧‧成對位元晶胞
500a‧‧‧成對位元晶胞
500b‧‧‧成對位元晶胞
500c‧‧‧成對位元晶胞
500d‧‧‧成對位元晶胞
520‧‧‧覆疊區段
606‧‧‧浮動閘極
610‧‧‧電容器
630‧‧‧帶間穿隧(BTBT)電容器
圖1A圖解說明根據一實施例之一NVM位元晶胞之一俯視圖。
圖1B及圖1C係根據一實施例之一NVM位元晶胞之橫截面圖。
圖1D係根據一實施例之一成對NVM位元晶胞之一電路圖。
圖1E係根據一實施例之一成對NVM位元晶胞之一俯視圖。
圖2A係根據一實施例之一成對NVM位元晶胞陣列之一電路圖。
圖2B係根據一實施例之一成對NVM位元晶胞陣列之一俯視圖。
圖2C係具有根據一實施例之金屬層之一成對NVM位元晶胞陣列之一俯視圖。
圖3A係具有根據一實施例之一經修改電容器之一NVM位元晶胞之一俯視圖。
圖3B係具有具備根據一實施例之額外光微影術植入物之一經修改電容器結構之一NVM位元晶胞之一俯視圖。
圖3C係具有根據一實施例之另外的金屬接觸件之一NVM位元晶胞之一電路圖。
圖4A係根據一實施例之一NVM位元晶胞之一俯視圖。
圖4B係根據一實施例之一成對NVM位元晶胞之一電路圖。
圖4C係根據一實施例之一成對NVM位元晶胞之一俯視圖。
圖5A係根據一實施例之一成對NVM位元晶胞陣列之一電路圖。
圖5B係根據一實施例之一成對NVM位元晶胞陣列之一俯視圖。
圖5C係具有根據一實施例之金屬層之一成對NVM位元晶胞陣列 之一俯視圖。
圖6係具有根據一實施例之一經修改電容器結構之一成對NVM位元晶胞陣列之一俯視圖。
圖7係圖解說明設計及製造根據一實施例之一積體電路之各種操作之一流程圖。
實施例係關於一種非揮發性記憶體(「NVM」)位元晶胞，其具有電容耦合至浮動閘極但是與源極及汲極二者電解耦合之一或多個作用區域。包含與該源極及該汲極分離之電容器容許改良對該浮動閘極之電壓之控制。此繼而容許在遠高於現有位元晶胞之效率下執行CHEI或(IHEI)，藉此減小對該位元晶胞提供電流所需之電荷泵之大小，降低該記憶體之總大小。該等位元晶胞可成對構造，進一步減小該每一位元晶胞之空間需求，藉此緩解該等分離電容器接觸件之空間需求。該位元晶胞亦可取決於施加於源極、汲極及電容器上之電壓藉由CHEI(或IHEI)且單獨藉由BTBT操作。
可使用一標準互補金氧半導體製造程序(「CMOS程序」)產生位元晶胞。本文描述之「NVM位元晶胞」、「位元晶胞」或「位元」指代CMOS類型(即，基於電晶體)之非揮發性記憶體。一CMOS NVM位元晶胞區別於其他類型的NVM記憶體(諸如磁性記憶體(諸如見於軟碟中)或光學記憶體(諸如見於CD或DVD中))。使用包含多個程序步驟之一CMOS程序在一製造設施(「fab」)中生產NVM位元晶胞。
解耦合電容器位元晶胞
圖1A圖解說明根據一實施例之一NVM位元晶胞之一俯視圖。位元晶胞100具體實施為一P型或一N型浮動閘極MOSFET。該位元晶胞100包含橫越藉由不導電區域112而彼此隔離之兩個分離作用區域114a、114b之一浮動閘極106。不導電區域112亦可包圍該等作用區域 114a、114b。該第一作用區域114a包含該位元晶胞之源極102及汲極104。該源極102及該汲極104係藉由該浮動閘極106下方之一通道區域108而分離。
該浮動閘極106亦至少部分在一第二作用區域114b上方延伸。該浮動閘極106在該第二作用區域114b上方之表面面積涵蓋範圍經塑形使得在一植入程序期間至該第二作用區域114b中之電荷載體之離子植入能夠滲透該浮動閘極106駐留在該第二作用區域114b上方之部分下方。在一實施例中，該浮動閘極106之寬度140低於一臨限值使得至該第二作用區域114b中之電荷載體之植入物能夠滲透該浮動閘極106駐留在該第二作用區域114b上方之部分下方。在一實施例中，此等植入電荷載體完全滲透該浮動閘極106下方。因此，形成一電容器110，其中該電容器之第一板係浮動閘極106且該電容器之第二板係該第二作用區域114b。
該位元晶胞100具有可施加電壓於該位元晶胞藉此影響該浮動閘極106上之電荷之三個分離電接觸件。該源極102係耦合至該第一接觸件116a，該汲極104係耦合至該第二接觸件116b且該電容器110係耦合至該第三接觸件116c。
圖1B及圖1C係根據一實施例之一NVM位元晶胞之橫截面圖。圖1B圖解說明NVM位元晶胞100在對應於該第一作用區域114a之位元晶胞之區域中沿圖1A之軸X/Y取得之一橫截面。位元晶胞100包含坐落在閘極氧化物150之頂部上之一浮動閘極106。該浮動閘極106由一或多個間隔件158包圍。該等間隔件可由氧化物或另一不導電材料製成。該閘極氧化物150擱在一作用區域114a之頂部上。該等作用區域114可為矽基板，或替代地其等可為絕緣體上覆矽(SOI)型基板。在另一實施例中，該位元晶胞100係一多閘極(或FinFET)裝置之部分。
該作用區域114a包含一井156，其中當開啟該位元晶胞100時在該 井156之表面附近形成一通道區域108。該通道區域108係藉由浮動閘極106覆蓋。該作用區域114a亦包含一源極102及汲極104。該通道區域208之大小特徵在於：取決於該源極102、該汲極104處之電壓、該浮動閘極106上之電荷、該電容器110上之電壓、該源極102及該汲極104之摻雜、該閘極氧化物150之厚度及該位元晶胞100之其他特性(諸如尺寸及所使用的材料)，載體在該源極102與該汲極104區域之間流動。
該源極102及該汲極104可包含不同位準的植入電荷載體。在一實施例中，該源極102及/或該汲極104包含一源極-汲極(S/D)延伸部152。在一實施例中，該源極102及/或該汲極104包含一輕微摻雜汲極(LDD)植入物152。在一實施例中，該源極102及/或該汲極104包含一暈圈植入物154。該等源極及汲極區域可彼此不同地摻雜以形成一不對稱裝置。例如，該汲極可具有該源極不具備之一植入物，或反之亦然。
在各種實施例中，可改變該源極102、該汲極104、該第一作用區域114a及該第二作用區域114b之摻雜以變更裝置之行為。在一實施例中，該第二作用區域114b具有與該第一作用區域中之一源極/汲極植入物相同之一極性之一植入物。此調整該電容器110及讀取裝置二者之臨限電壓VT(即，透過通道區域108)。該電容器110將會接收植入物以降低其VT，且該讀取裝置將會接收植入物以增加其VT。在另一實施例中，該汲極包含一暈圈植入物及一源極/汲極延伸植入物。可使用兩個不同的攝影/植入步驟在該汲極上形成暈圈植入物。在另一實施例中，該第一作用區域114a具有與該源極及該汲極相反之極性之一植入物，且該第二作用區域114b並不具有該植入物。在另一實施例中，該源極及該汲極二者皆具有一暈圈植入物。在此情況中，該汲極之暈圈植入物具有高於該源極之暈圈植入物之一電荷載體濃度。在另 一實施例中，該第二作用區域114b具有與一源極及汲極植入物之極性相同之一植入物。在此情況中，該植入物使該第二作用區域114在該浮動閘極106下方之部分短路。
圖1C圖解說明NVM位元晶胞100在對應於該第二作用區域114b之位元晶胞之區域中沿圖1A之軸M/N取得之一橫截面。與圖1B相比，在圖1C中，該第二作用區域114b包含一S/D延伸部160或一LDD植入物160之至少一者。歸因於該第二作用區域114b上方之浮動閘極106之形狀，該等植入電荷載體160在該浮動閘極106下方延伸，在一些實施例中，其等完全如圖1C中圖解說明般在該浮動閘極下方延伸。該浮動閘極106及該等電荷載體植入物160形成電容器110之該兩個板。
為減小該位元晶胞100之空間需求，位元晶胞100可「成對」。如圖1D及圖1E中圖解說明，成對位元晶胞適當地構造為近似翻轉而彼此顛倒。圖1E係根據一實施例之一成對NVM位元晶胞之一電路圖。成對位元晶胞200包含兩個分離的個別位元晶胞100a及100b。每一位元晶胞100a及100b包含一類似浮動閘極106、源極102、汲極104及電容器110。例如，位元晶胞100a包含浮動閘極106a、源極102a、汲極104a及電容器110a，而位元晶胞100b包含浮動閘極106b、源極102b、汲極104b及電容器110b。
雖然一個別位元晶胞100a或100b具有經操作以實現該位元晶胞之三個電接觸件，但是在一實施例中該成對位元晶胞200僅具有四個電接觸件以控制兩個個別位元晶胞100a及100b之操作。在此構造中，位元晶胞100a及100b共用兩個電接觸件以減小操作該等位元晶胞所需之電接觸件之總數目。每一汲極104a及104b具有其自身的電接觸件。在具有以陣列方式配置之許多位元晶胞之一記憶體結構中，可對此等電接觸件指派識別碼以彼此區分位元。例如，汲極104a之電接觸件可被稱為頁1位元0接觸件，且汲極104b之電接觸件可被稱為頁0位元1接觸 件。
然而，該等源極102a及102b分別與該對位元晶胞中之另一位元晶胞之電容器(在此情況中110b及110a)共用一電接觸件。例如，位元晶胞100a之源極102a與位元晶胞100b之電容器110b共用一電接觸件。此電接觸件可被稱為列0頂部接觸件。位元晶胞100b之源極102b與位元晶胞100a之電容器110a共用一電接觸件。此電接觸件可被稱為列0底部接觸件。
圖1D圖解說明配置一成對位元晶胞200之電接觸線之一種可能方式。在一實施例中，使用經單獨沈積使得其等彼此電隔離之複數個金屬層產生該成對位元晶胞200之電接觸件。圖1E係根據圖1D中所描繪之相同實施例之一成對NVM位元晶胞之一俯視圖。
圖2A係根據一實施例之一成對NVM位元晶胞陣列之一電路圖。一位元晶胞陣列共用位元晶胞之間之電接觸件以最小化操作該位元晶胞陣列所需之電接觸件之數目。該位元晶胞陣列共用呈一列及行形式之電接觸件使得藉由選擇性地對特定列及陣列供電而可控制該陣列中之個別位元晶胞。
行係耦合至該陣列中之位元晶胞之汲極104。每一行可被稱為一「頁」，因為位元晶胞100具有一行-頁架構(例如，圖2A中之頁1至5)。該位元晶胞陣列之不同列中之位元晶胞之汲極104之間可共用每一頁。例如，諸列之間共用行之電接觸件，使得一位元晶胞100a與位元晶胞100g之汲極104g共用一汲極104a電接觸件，在此處為頁0。列係耦合至該陣列中之位元晶胞之源極102及電容器110，例如圖2A中之列0及1。在一實施例中，該等列各自被分為兩個分離群組，列頂部接觸件及列底部接觸件。
圖2B係根據一實施例之一成對NVM位元晶胞陣列之一俯視圖。圖2B圖解說明一單一列及該陣列之六行之三個成對位元晶胞200。圖 2B圖解說明一位元晶胞陣列之一單一列中之三個成對位元晶胞200或六個個別位元晶胞100，然而可如藉由圖式邊緣處之虛線指示般繼續圖解說明該位元晶胞之列。圖2B僅圖解說明位元晶胞之一單一列，然而一位元晶胞陣列可包含許多類似列。位元晶胞100a及100b構成一第一成對位元晶胞200a，位元晶胞100c及100d構成該第二成對位元晶胞200b，且位元晶胞100e及100f構成一第三成對位元晶胞200c。
在圖2B之實例中，該列0頂部接觸件與一第一位元晶胞100a之電容器110a共用一第二位元晶胞100b之源極102b，與一第三位元晶胞100c之電容器110c共用一第四位元晶胞100d之源極102d，與一第五位元晶胞100e之電容器110e共用一第六位元晶胞100f之源極102f，且共用連接至列0頂部之第一列中之其他位元晶胞之源極及電容器(未展示)。類似地，該列0底部接觸件與一第四位元晶胞之電容器110d共用一第一位元晶胞之源極102a，與一第六位元晶胞102f之電容器110f共用一第三位元晶胞102c之源極102c、一第五位元晶胞100e之源極102e，且共用未連接至列0頂部之第一列中之其他位元晶胞之源極及電容器(未展示)。
圖2C係具有根據一實施例之金屬層之一成對NVM位元晶胞陣列之一俯視圖。在圖2C中，僅針對可讀性上覆該等位元晶胞100之浮動閘極106，因為該等浮動閘極與對該等位元晶胞供電之金屬層電隔離。在圖2C中，垂直沈積頁金屬層而水平沈積列金屬層。在一實施例中，該等列金屬層大體上垂直於該等行金屬層延伸。在一實施例中，該等列金屬層包括自該等列金屬層突出以將該等列金屬層耦合至該等位元晶胞100之源極102及電容器110之覆疊區段220。電接觸件之間垂直地(垂直於基板之平面)發生耦合。此等覆疊區段220可在該等列頂部金屬層與該等列底部金屬層之間交錯以進一步節省位元晶胞陣列之總大小中之空間。
圖3A係具有根據一實施例之一經修改電容器結構之一NVM位元晶胞300a之一俯視圖。電容器310a之電容係藉由該第二作用區域114b上方之浮動閘極306a之形狀加以判定，因為該浮動閘極306a用作該電容器之一板。此外，該浮動閘極306a之形狀至少部分判定額外的電荷載體將會在何處進入該第二作用區域114b，藉此形成該電容器310a之第二板。取決於該第二作用區域114b上方之浮動閘極306a之大小及形狀，將會改變該浮動閘極306a與該第二作用區域114b之間之電容。一般而言，增加該第二作用區域114b上方之浮動閘極306b之大小增加該浮動閘極306b之區域中之電容，其中該第二作用區域114b中之植入物能夠滲透該浮動閘極306下方。
若該浮動閘極306a之寬度大於一特定寬度304a，則無關於植入角度，額外的電荷載體之植入物皆將無法完全滲透該浮動閘極306a之此加寬區域下方。此容許為該加寬區域以下之一通道區域騰出空間。該浮動閘極之加寬區域用作一電晶體。當該浮動閘極之寬度等於該特定寬度340a或更小時，LDD植入物使該浮動閘極以下一起短路。當植入物使該浮動閘極306以下一起短路時，該浮動閘極306完全電容地耦合至該作用區域114b。進一步言之，在此情況中，其與該作用區域114b下方之井或基板隔離。
在圖3A之實施例中，已從圖1A中所示之浮動閘極106之實施例變更該浮動閘極306a之形狀及大小以與圖1A中圖解說明之實施例相比增加該浮動閘極306a在該第二作用區域114b上方之表面面積。在該第二作用區域114b上之所有點處，浮動閘極306a具有小於或等於植入電荷載體不再完全滲透該浮動閘極306a下方之一臨限寬度之一寬度A340a。亦預期增加該浮動閘極306a在該第二作用區域114b上方之表面面積而不超過該特定寬度之其他形狀。亦預期增加該浮動閘極306a在該第二作用區域114b上方之表面面積同時亦超過該特定寬度之其他形 狀。
圖3B係具有具備根據一實施例之額外光微影術植入物之一經修改電容器結構之一NVM位元晶胞300b之一俯視圖。在此實施例中，給標準CMOS邏輯程序添加一額外的光微影術或攝影植入步驟而非限制浮動閘極之寬度。在此實施例中，該攝影植入步驟在給該位元晶胞300b添加該浮動閘極306b之前將額外的電荷載體植入該第二作用區域114b中。由於該浮動閘極306a仍未添加給該位元晶胞，所以無關於該浮動閘極306b之寬度340b，該攝影植入皆可在該第二作用區域114b上任何之處植入電荷載體以形成該電容器310b之板之一者。額外的植入物使該浮動閘極電容器310b與其下方的井或基板隔離。在其他實施例中，電容器並未與其下方的井隔離。
因此，無需為了增加該浮動閘極306b與該第二作用區域114b之間之電容而將該浮動閘極306b限於上述臨限寬度。在一實施例中，浮動閘極306b具有大於寬度A 340a之一寬度B 340b。在此實施例中，作用區域114b具有額外的電荷載體之一攝影植入物。
圖3C係具有根據一實施例之另外電接觸件之一成對NVM位元晶胞300c之一電路圖。一成對位元晶胞300c並未共用源極102a與電容器110b之間之電接觸件。相反，每一源極102及電容器110具有其自身之與一位元晶胞陣列(未展示)之相同列中之其他位元晶胞共用之電接觸件。
一位元晶胞陣列之一單一列中之成對位元晶胞300c中之位元晶胞之源極102與一列源極頂部電接觸件或與一列源極底部電接觸件共用一電接觸件。一位元晶胞陣列之一單一列中之成對位元晶胞300c中之位元晶胞之電容器110與一列電容器頂部電接觸件或與一列電容器底部電接觸件共用一電接觸件。成對位元晶胞300c中之位元晶胞之源極102及電容器110之電接觸件分離容許當施加電流於該位元晶胞陣列時 更好地控制且更加靈活地寫入、讀取或擦除位元。
解耦合電容器位元晶胞操作
位元晶胞100之結構容許大幅控制如何操作該位元晶胞100。該位元晶胞100使用帶間穿隧(BTBT)以程式化浮動閘極且取決於該位元晶胞是否係N型或P型使用通道熱電子注入(CHEI)或碰撞離子化熱電子注入(IHEI)以擦除該浮動閘極。下列描述描述使用CHEI擦除一N型位元晶胞100之操作，然而，相反地，概念同樣適用於使用IHEI擦除一P型位元晶胞。
位元晶胞100之許多優點之一者係：因為電容器110與該源極102及該汲極104解耦合，所以可使用該電容器110以調整該浮動閘極106上之電壓而不影響該源極102或該汲極104處之電壓。歸因於浮動閘極106與該第二作用區域114b之間之電容，無論在該第二作用區域114b處施加何種電壓，該浮動閘極106電壓皆將為該電壓之一比例。例如，若該浮動閘極106與該第二作用區域114b之間存在一50%電容耦合，則該浮動閘極106電壓將會耦合施加於該第二作用區域114b(即，該電容器110電接觸件)之電壓變化之50%。使該浮動閘極偏壓而不影響該源極102電壓或該汲極104之能力改良讀取及CHEI/IHEI操作之效率並改良對BTBT操作之控制。
為經由CHEI擦除該浮動閘極106，單獨調整該等源極102及汲極104電壓以在該源極102與該汲極104之間產生一電壓降。該源極被設定為一高電壓(例如7伏特(V))，且該汲極被設定為一低電壓(例如0 V)。該電壓降在該源極102與該汲極104之間跨該通道區域108建立一高強度電場。該電場導致電子自該源極102加速朝向該汲極104。該等電子之一些將具有足夠的能量(例如，其等足夠「熱」)以注入該浮動閘極106上。
藉由透過電容器控制閘極電壓，可更好地最佳化CHEI。藉由獨 立地使該閘極電壓高於源極-汲極電壓Vds，CHEI效率增加至一點。在一實施方案中，可藉由使該浮動閘極上升至8 V同時使該源極與該汲極之間之電壓降(Vds)上升至5 V有效地進行CHEI。在一實施方案中，位元晶胞100係在該源極與該汲極上具有不對稱植入物之一5 V位元晶胞。
在擦除操作期間在位元晶胞100中可調整該浮動閘極106之電壓同時發生CHEI以最大化電子注入效率。例如，藉由在該電容器110處施加一低電壓將該浮動閘極106耦合至一低電壓改良注入效率，而不影響該源極102或該汲極104處之電壓。可隨著該浮動閘極106處之電壓歸因於CHEI變化而改變該電容器110電壓值進一步最佳化CHEI以維持較高的CHEI效率。
維持高CHEI效率降低位元晶胞執行CHEI且因此擦除該浮動閘極106所需之電流量。降低執行擦除操作所需之電流量意謂可在源極電壓及汲極電壓之供應電壓下執行CHEI，因此免除對產生足夠高的電流以執行CHEI之一電荷泵之需求。自位元晶胞移除電荷泵大幅減小包含該位元晶胞100之一記憶體基礎結構之大小及複雜性。進一步言之，在一些實施例中，可僅使用一電荷泵以驅動電容器，藉此減小電荷泵上之負載且藉此降低驅動電容器負載所需之電荷泵之大小。
為經由BTBT寫入該浮動閘極106，單獨調整該源極102電壓及該汲極104電壓以在該汲極104附近產生一強電場。當位於該汲極104及一通道區域108處之一摻雜區域之邊界附近之一空乏區域附近存在一強電場時發生BTBT。在該汲極104之摻雜區域之邊緣處存在一高電壓(例如6 V至8 V)及該通道區域108之空乏區域中缺少電荷載體導致電洞穿隧至該浮動閘極106。
BTBT亦可被描述為一顛倒二極體崩潰效應，其中正向將為電流自該源極102及該通道區域108傳遞至該汲極104。在大電壓下，二極 體反向崩潰且電洞穿隧至該浮動閘極106上。若汲極上之電壓保持相對恆定，則當足夠多的電洞穿隧至該浮動閘極106時，閘控二極體將不再大於崩潰電壓且將會切斷BTBT。因此，BTBT容許相當精確地控制給該浮動閘極106添加之電荷載體之數目。
在一實施例中，與該源極102相比可藉由不對稱地摻雜該汲極104增強BTBT。例如，添加一暈圈植入物154導致空乏區域大小降低，進而為當施加一高電壓於該汲極104時電洞穿隧至該浮動閘極106上產生更有利的條件。增加摻雜劑濃度導致空乏區域寬度收縮。跨一給定電壓之距離愈小，電場將會愈高。電場愈高，當一電子或電洞與空乏區域交叉時其獲取的能量將會更多。
為讀取浮動閘極106上之電壓，將該源極102、該汲極104及該電容器設定為將取決於該浮動閘極106上之電壓而開啟或關閉該位元晶胞100之不同電壓。對於一例示性N型位元晶胞100，假定該位元晶胞100具有0.5 V之一臨限電壓VT。一邏輯狀態0(即，該位元晶胞100處於「關閉」狀態)可由-1 V之一浮動閘極106電壓表示(假定該源極102、該汲極104及該電容器110被設定為0 V偏壓)。相比而言，一邏輯狀態1(即，該位元晶胞處於「開啟」狀態)可由0 V之一浮動閘極106電壓表示。
當自一位元晶胞100讀取時，將該源極102電壓升高至一位準使得若該位元晶胞100具有一邏輯狀態1，則該位元晶胞100開啟且電流流過該源極102與該汲極104之間之通道108。若該位元晶胞具有一邏輯狀態0且將該源極102電壓升高至相同位準，則該位元晶胞100將不會開啟且電流將不會流過該源極102與該汲極104之間之通道108。
在一位元晶胞陣列中，可變更該電容器110上之電壓以選擇性地讀取該位元晶胞陣列中之特定位元晶胞100。在一位元晶胞陣列之一實施例中，無關於該位元晶胞100是否具有儲存於該浮動閘極106上之 一邏輯狀態1或0，僅僅升高該源極102電壓不足以啟動該位元晶胞。在此實施例中，升高該電容器110電壓導致該浮動閘極106電壓升高至該電容器電壓之一百分比。升高該電容器110電壓結合升高該源極102電壓容許啟動該位元晶胞100使得電流流過通道108。若該浮動閘極106具有一邏輯值1，則選擇一適當的電容器110電壓及源極102電壓將會導致位元晶胞100開啟，且若該浮動閘極具有一邏輯狀態0，則位元晶胞100保持關閉。
一般而言，一非揮發性記憶體位元晶胞具有一快速讀取時間係有利的。一種完成快速讀取時間之方式係使用一位元晶胞之源極及汲極處之一大的電壓差進行讀取。然而，如同現有非揮發性記憶體位元晶胞之情況，若一電容器短路至源極，則當浮動閘極相反應保持關閉時源極電壓升高得太高可導致浮動閘極歸因於電容耦合而開啟。因為電容器110與位元晶胞100中之源極102及汲極104解耦合，所以位元晶胞100並未遭遇此問題。可用源極及汲極上之一低電壓及閘極上之一高電壓讀取位元晶胞。此容許通道電流相對較大，因為係在飽和時使用該裝置，但是源極對汲極電壓足夠低以避免任何電子獲得足夠能量而被注射穿過閘極氧化物至浮動閘極上。
使用一位元晶胞之源極與汲極之間之一大的電壓差以執行快速讀取亦可導致一非揮發性記憶體位元晶胞遭遇非所期CHEI干擾，其中即使歸因於高讀取電壓而不期望CHEI，亦發生CHEI。在讀取期間，位元晶胞100能夠藉由使用該電容器110以將該浮動閘極106耦合至一較高電壓來補償且防止CHEI干擾，進而容許使用低源極-汲極電壓差以達到快速讀取而不引起CHEI干擾。
位元晶胞100亦可利用調整該電容器110上之電壓以補償程序-電壓-溫度(PVT)變動之調適性讀取方案。PVT變動可影響讀取期間所提供的電流量。重複循環(程式化及擦除)可導致在該通道108與該閘極 氧化物150之間之介面處捕獲到電荷。電荷捕獲可導致一位元晶胞之臨限電壓VT移位，藉此影響該位元晶胞之效能。可使用調適性讀取方案以補償歸因於PVT或電荷捕獲而產生的錯誤位元晶胞效能。在一實施例中，藉由使用程式化為一邏輯狀態1之一參考位元晶胞以設定偏壓條件來實施一調適性讀取方案使得提供一已知讀取電流。可使用該參考位元晶胞之讀取電流以調整用以讀取該位元晶胞之各種電壓。該參考位元晶胞應應表現為與在各種PVT條件下的位元晶胞相同。該調適性讀取方案可接著調整該電容器110電壓以補償該位元晶胞之臨限電壓歸因於PVT條件而發生的任何變化。在一實施例中，參考位元晶胞關於一位元晶胞陣列中之列而循環以更好地模擬電荷捕獲行為且因此更好地控制該調適性讀取方案。
下文陳述之表1圖解說明一例示性N型實施例之讀取、寫入及擦除操作。
解耦合電容器及BTBT電容器位元晶胞
圖4A係根據一實施例之一NVM位元晶胞之一俯視圖。位元晶胞400具體實施為一P型或一N型浮動閘極MOSFET。該位元晶胞400包含橫越藉由不導電區域412而彼此隔離之三個分離作用區域414a至414c之一浮動閘極406。不導電區域412亦可包圍該等作用區域414a至414c。該第一作用區域414a包含該位元晶胞400之源極402及汲極404。該源極402及該汲極404係藉由該浮動閘極406下方之一通道區域408而分離。
該浮動閘極406亦至少部分在一第二作用區域414b及第三作用区域414c上方延伸。該浮動閘極406在該第三作用区域414c上方之表面面積涵蓋範圍經塑形使得在一植入程序期間至該第三作用區域414c中之電荷載體之源極汲極延伸植入或高電壓(HV)或低電壓(LV)輕微摻雜汲極(LDD)植入物能夠僅部分滲透該浮動閘極406駐留在該第三作用區域414c上方之部分下方。源極汲極延伸植入物係與該第三作用區域414c之井之導電類型相反之一導電類型之LDD植入物。基於該浮動閘極406之寬度，該等電荷載體僅部分滲透該浮動閘極406之此部分下方。亦將一額外的暈圈植入物(被稱為BTBT植入物440)植入該第三作用區域414c中。該BTBT植入物可部分或完全滲透該第三作用區域414c中之浮動閘極406下方。
該浮動閘極406在該第二作用區域414b上方之表面面積涵蓋範圍 經塑形使得在一植入程序期間至該第二作用區域中之電荷載體之離子植入能夠完全滲透該浮動閘極406駐留在該第二作用區域414b上方之部分下方。在一實施例中，該浮動閘極406在該第二作用區域414b上方之寬度450低於一臨限值使得電荷載體之植入物能夠完全滲透該浮動閘極406之該部分下方。
因此，形成一電容器410，其中該電容器410之第一板係浮動閘極406且該電容器410之第二板係該第二作用區域414b。類似地，形成BTBT電容器430，其中該BTBT電容器430之第一板係浮動閘極406且該BTBT電容器430之第二板係該第三作用區域414c。
該位元晶胞400具有可施加電壓於該位元晶胞藉此影響該浮動閘極106上之電荷之四個分離電接觸件。源極402係耦合至第一接觸件416a，汲極404係耦合至第二接觸件416b，該電容器410係耦合至第三接觸件416c，且該BTBT電容器430係耦合至第四接觸件416d。
該BTBT植入物440經組態以促進在該BTBT電容器處發生BTBT。該BTBT植入物440改變未被其他植入物(例如，一源極汲極延伸植入物或一LDD植入物)滲透之第三作用區域414c之部分中浮動閘極406下方的電荷載體濃度。此使得該BTBT植入物440與該浮動閘極406下方的其他植入物之間之邊界處之電荷載體類型及濃度產生一陡峭的梯度。由於該第三作用區域414c中之浮動閘極406下方存在不同類型的電荷載體，所以該BTBT電容器430亦係一電晶體，其中藉由未摻雜井以及暈圈植入物(該兩者皆由相同類型的電荷載體組成)形成通道區域。然而，此電晶體之源極及汲極彼此短路。因此即使電晶體歸因於施加一電壓於該第三作用區域414c而「開啟」，此通道區域中亦將不會有電流流動。該BTBT植入物亦促進CHEI及IHEI。
該BTBT電容器430用作一閘控二極體。在高BTBT電容器430電壓下，形成於該BTBT植入物440與另一植入物之邊界處之二極體將會崩 潰，進而引致藉由BTBT傳送電荷載體。與並不具有此一植入物之一裝置相比，BTBT植入物440的存在增強此效應。BTBT植入物摻雜濃度使該BTBT電容器430之電晶體之空乏寬度小於該BTBT植入物440與另一植入物之間之邊界處該BTBT電容器430之電晶體之空乏寬度。在BTBT中，所施加的電壓產生穿過該空乏區域之一電場，進而賦予與該空乏區域交叉之電子更多能量。此等「熱」電子碰撞產生熱電洞/電子對之其他原子。此等熱電洞之一些轉移至該浮動閘極406上，藉此改變該浮動閘極406之電荷位準。對於一NMOS位元晶胞，為啟動BTBT，將該作用區域414c拉至一高電壓(例如，6.5 V至8 V)，同時將位於其上的p井(未展示)保持為接地電壓(例如，0 V)。
圖4B係根據一實施例之一成對NVM位元晶胞之一電路圖。正如位元晶胞100，位元晶胞400可「成對」以減小被存在於一單一位元晶胞中存在之許多位元晶胞400佔據的空間。在一實施例中，如圖4B中圖解說明，位元晶胞400a及400b構造為接近翻轉而彼此顛倒。在此構造中，位元晶胞400a及400b共用電接觸件以減小操作該等位元晶胞所需的電接觸件之總數目。
在一實施例中，每一汲極404a及404b具有其自身電接觸件。例如，汲極404a之電接觸件可被稱為Col 0接觸件，且汲極404b之電接觸件可被稱為Col 1接觸件。該等源極402a及402b彼此共用一電接觸件。此與成對位元晶胞200相對比，其中一第一位元晶胞之源極與該對位元晶胞中之第二位元晶胞之一電容器共用一電接觸件。
雖然一個別位元晶胞400a或400b具有經操作以使每一位元晶胞正常運行之四個電接觸件，但是在一實施例中成對位元晶胞500僅具有五個電接觸件以控制兩個個別位元晶胞400a及400b之操作。圖4B圖解說明配置一成對位元晶胞500之電接觸線之一種可能方式。在一實施例中，使用經單獨沈積使得其等彼此電隔離之複數個金屬層產生該成 對位元晶胞500之電接觸件。
圖4C係根據一實施例之一成對NVM位元晶胞500之一俯視圖。成對位元晶胞500包含兩個分離的個別位元晶胞400a及400b。每一位元晶胞400a及400b包含一類似浮動閘極406、源極402、汲極404、電容器410及BTBT電容器430。例如，位元晶胞400a包含浮動閘極406a、源極402a、汲極404a、電容器410a及BTBT電容器430b，而位元晶胞400b包含浮動閘極406b、源極402b、汲極404b及電容器410b。
圖5A係根據一實施例之一成對NVM位元晶胞陣列之一電路圖。諸行係耦合至陣列中之位元晶胞之汲極404。該位元晶胞陣列之不同列中之位元晶胞之汲極404之間可共用每一行。例如，一位元晶胞400a與位元晶胞400g之汲極404共用一汲極404電接觸件，在此處為Col 0。一記憶體陣列之每一列含有複數個成對位元晶胞500。一單一列之列接觸件被分為三個分離線：將列0中之每一位元晶胞之源極402電連接在一起之列0源極；將列0中之每一位元晶胞之電容器410電連接在一起之列0 Cap；及將列0中之每一位元晶胞之BTBT電容器430電連接在一起之列0 Cap BTBT。
使源極402及汲極404其等自身具有電接觸件且使BTBT電容器沿每一列而非沿諸如位元晶胞100中之每一行被供電容許使用一更習知列-頁架構構造該位元晶胞400。在一列-頁架構中，藉由將逐列供電之BTBT電容器設定為一高電壓引致BTBT。相比而言，位元晶胞100及200係一較為不習知的行-頁架構。在一行-頁架構中，藉由將該等汲極104逐行設定為一高電壓引致BTBT。一列頁架構使得更易於使一位元晶胞陣列增大至大位元計數同時維持小的頁大小。
使該BTBT電容器430為一電容器且一分離電晶體自身源極及汲極短路亦具有其他優點。若該浮動閘極406被注入足以在該第三作用區域414c中之浮動閘極406下形成一通道之一電壓，則因為源極及汲極 之電壓相同而未汲取電流。此有助於防止歸因於一陣列中之位元晶胞之間之變異數而產生操作問題。相比而言，在現有位元晶胞陣列中，若一位元在其他位元歸因於製造變動開啟之前歸因於BTBT開啟，則形成可下拉用以引起BTBT之高電壓之一洩漏電流，藉此使得更難以在該陣列中之其他位元晶胞上引致BTBT。進一步言之，可添加額外的植入物給該BTBT電容器430而無需擔憂該等植入物對該BTBT電容器430之開啟電壓VT之影響。
使該BTBT電容器430與該第一作用區域414a上之通道區域108分離之另一優點係：其在BTBT期間不受捕獲電荷影響。在使用BTBT之裝置中，在閘極氧化物基板介面處捕獲之電荷可導致該裝置之開啟電壓VT移位，藉此使得更難以對該裝置執行一讀取操作。藉由移動BTBT操作至該第三作用區域414c，避免此問題。可藉由透過如上所述般獨立控制閘極、源極及汲極電壓最佳化CHEI條件最小化來自CHEI之電荷捕獲。
圖5B係根據一實施例之一成對NVM位元晶胞陣列之一俯視圖。圖5B圖解說明一位元晶胞陣列之一單一列中之四個成對位元晶胞500或八個個別位元晶胞400，然而，可繼續如該圖式之邊緣處之虛線指示般繼續圖解說明該位元晶胞陣列之列。圖5B僅圖解說明位元晶胞之一單一列，然而，一位元晶胞陣列可包含許多類似列。位元晶胞400a及400b構成一第一成對位元晶胞500a，位元晶胞400c及400d構成第二成對位元晶胞500b，位元晶胞400e及400f構成一第三成對位元晶胞500c且位元晶胞400g及400h構成一第四成對位元晶胞500d。
圖5C係根據一實施例之具有第一金屬層之一成對NVM位元晶胞陣列之一俯視圖，該金屬與作用矽接觸，浮動閘極上覆於該金屬層。在圖5C中，因為該等位元晶胞400之浮動閘極406與對位元晶胞供電之金屬層電隔離，故僅為可讀性而上覆該等浮動閘極。在一實施例 中，該等電容器410及BTBT電容器430之列金屬層大體上水平延伸使得其等大體上與位元晶胞400之列平行。在一實施例中，該等電容器410及BTBT電容器430之列金屬層包括自該等列金屬層突出以電耦合該等電容器410及BTBT電容器430之覆疊區段520。列0 Cap與列0 Cap BTBT金屬層之間可交錯此等覆疊區段520以進一步節省位元晶胞陣列之總大小中之空間。在第二金屬層及第三金屬層中對位元晶胞進行額外的電連接。源極接觸件在水平延伸之第二金屬層中全部連接在一起。行連接件穿過第二金屬層直到垂直延伸之第三金屬層。
圖6係具有根據一實施例之一經修改電容器結構之一成對NVM位元晶胞陣列之一俯視圖。在圖6之實施例中，與圖4A中圖解說明之實施例相比，已變更浮動閘極606之形狀及大小以改變該浮動閘極606在該第二作用區域414b及第三作用區域414c上方之表面面積。在該第二作用區域414b上之全部點處，浮動閘極606具有小於或等於上述寬度之一寬度A 640a，其中該第二作用區域414b中之植入物仍能夠完全滲透到該浮動閘極606下方。預期較寬的寬度，然而當浮動閘極電壓低於裝置之一VT時，寬度A 640a外的額外寬度並未促成電容器610之額外電容。
亦預期變更該浮動閘極606之表面面積之其他形狀。在位元晶胞600中，該電容器610被製成更大以增加對該浮動閘極606之電壓之控制。BTBT電容器630被製成較小以在BTBT操作期間減小該第三作用區域414c與該浮動閘極606之間之耦合。可變更該BTBT電容器630之寬度以使BTBT植入物(例如，一暈圈植入物)在該第三作用區域414c中之浮動閘極606下匯合以最大化BTBT操作之摻雜劑濃度梯度。可藉由在程序中添加影響該第三作用區域414c中之表面摻雜之任何其他植入物進一步增加井之摻雜濃度。例如，亦可給該BTBT電容器630添加一VT調整植入物。
在一實施例中，由兩個不同的攝影步驟使用植入物形成該BTBT電容器630中之LDD與暈圈區域之間之P/N接面。例如，該等植入物可包含一第一極性之一源極汲極延伸植入物及一第二極性之一LDD植入物。例如，若該BTBT電容器具有一N通道，則該源極汲極延伸植入物可為一1.8 V N型源極-汲極延伸植入物，且該LDD植入物可為一5 V P型LDD植入物。相對於該1.8 N型源極-汲極延伸植入物，該5 V P型LDD植入物以較低劑量(例如，電荷載體之較低密度)、較高植入物能量實現。此兩個植入物在該BTBT電容器630下方覆疊形成一P/N接面。因此，該LDD植入物用作該BTBT電容器630之一暈圈植入物。若該1.8 V N型源極-汲極延伸植入物以相同的攝影步驟形成其自身專用的暈圈區域，則該BTBT電容器630將具有為該1.8 V植入物之暈圈區域與該5 V LDD植入物之暈圈區域之一組合之一暈圈區域。
在該BTBT電容器630中之暈圈植入物之一實施例中，該LDD植入物在該P/N接面之一側上具有至少1e19個原子/cm3之一電荷載體濃度，且該源極-汲極延伸植入物在該P/N接面之另一側上具有至少1e20個原子/cm3之一電荷載體濃度。在該BTBT電容器630中之暈圈植入物之另一實施例中，該LDD植入物在該P/N接面之一側上具有至少1e18個原子/cm3之一電荷載體濃度，且該源極-汲極延伸植入物在該P/N接面之另一側上具有至少1e20個原子/cm3之一電荷載體濃度。
相反BTBT電容器處之植入物組合將會導致該BTBT電容器具有摻雜劑濃度高於該第一作用區域414a或該第二作用區域414b上任何之處之一暈圈區域，包含該源極402、該汲極404、該電容器610或該裝置上之任何其他暈圈植入物。在一實施例中，在用以產生該位元晶胞600之製造程序中在其他地方使用在該BTBT電容器630上形成該暈圈植入物之LDD植入物及源極汲極延伸植入物。在此情況中，可在不具備任何額外的處理步驟之情況下形成該暈圈植入物(及大體上該位元 晶胞)，此係因為用以產生該暈圈植入物之植入已經係用於該位元晶胞600之製造程序之部分。
在另一實施例中，兩個暈圈植入物可經組合以製成該BTBT電容器630。例如，用以產生一位元晶胞600之一程序可包含用於產生併有一第一暈圈植入物之一1.0 V邏輯裝置之步驟。該相同步驟可包含用於產生併有劑量及/或能量不同於該第一暈圈植入物之一第二暈圈植入物之一1.8 V I/O裝置之步驟。在此實施例中，亦可在該位元晶胞600之第三作用區域414c中植入此等暈圈植入物兩者以形成該BTBT電容器630。暈圈植入物630之組合形成具有高於該1.0 V邏輯裝置或該1.8 V I/O裝置之劑量之一暈圈。用以讀取浮動閘極之電晶體可在汲極上使用該邏輯暈圈及/或在源極上使用該I/O暈圈。
解耦合電容器及BTBT電容器位元晶胞操作
正如位元晶胞100，位元晶胞400取決於該位元晶胞是否係P型或N型而使用帶間穿隧(BTBT)以程式化浮動閘極且使用通道熱電子注入(CHEI)或碰撞離子化熱電子注入(IHEI)以擦除該浮動閘極。下列描述描述使用CHEI擦除一N型位元晶胞400之操作，然而，概念相反地同樣適用於使用IHEI擦除一P型位元晶胞。
正如位元晶胞100，位元晶胞400具有以下優點：因為電容器410與該源極402及該汲極404解耦合，所以可使用該電容器410以調整該浮動閘極406上之電壓而不影響該源極402或該汲極404處之電壓。該BTBT電容器430之情況亦如此。歸因於浮動閘極406與該第二作用區域414b及該第三作用區域414c之間之電容，無論在該第二作用區域414b及該第三作用區域414c處施加何種電壓，該浮動閘極406電壓皆將為該電壓之一比例。使該浮動閘極406偏壓而不影響該源極402電壓或該汲極404電壓之能力有益於讀取、寫入及擦除操作。
可以與位元晶胞100相同之方式完成經由CHEI擦除該浮動閘極 406。位元晶胞400具有位元晶胞100之相同優點，例如藉由在擦除期間變更該電容器410及該BTBT電容器430上之電壓維持較高CHEI之能力。在擦除期間，電容器410及BTBT電容器430執行變更該浮動閘極406上之電壓之相同功能以達成較高CHEI效率。類似地，位元晶胞400能夠利用增加的CHEI效率以藉由減小執行CHEI擦除操作所需的電荷泵之大小來降低該位元晶胞之總大小。
經由BTBT寫入位元晶胞400之浮動閘極406的發生不同於位元晶胞100。為經由BTBT寫入該浮動閘極406，施加一大電壓於該BTBT電容器430。當二極體空乏區域中之一浮動閘極406下方存在一強電場時，發生BTBT。鄰接二極體接面之二極體空乏區域介於該第三作用區域414c中之一源極延伸部與(或一LDD植入物)一BTBT植入物440之間。在該二極體接面處存在一高電壓(例如，6 V至8 V)導致電荷載體穿隧至該浮動閘極406。
位元晶胞400特別有利之處在於：其不易於受如上所述之「緩慢位元」或「快速位元」影響。因為BTBT電容器430與該通道區域408隔離，防止歸因於BTBT而形成一電流路徑。因為當使用BTBT寫入時一電流不能流過通道區域408，所以一「快速位元」不能意外地防止在相同列/行中寫入其他位元晶胞。一列中之其他位元亦不可防止程式化一「緩慢位元」。
可以與位元晶胞100相同之方式完成該浮動閘極406之讀取。在讀取期間，電容器410及BTBT電容器430執行變更該浮動閘極406上之電壓以影響任何給定時間讀取哪些位元之相同功能。為讀取浮動閘極406上之電壓，將該源極402、該汲極404、該電容器410及該BTBT電容器430設定為取決於該浮動閘極406上之電壓將會啟動或不會啟動位元晶胞400之不同電壓。可變更該電容器110及該BTBT電容器430上之電壓以選擇性地讀取位元晶胞陣列中之特定位元晶胞400。對現有非 揮發性記憶體位元晶胞(例如，關於改良讀取時間及實施調適性讀取方案)，位元晶胞400具有與位元晶胞100相同之優點。
下文陳述之表2圖解說明用於一例示性N型實施例之讀取、寫入及擦除操作。
電子設計自動化設計流程之簡介
圖7係圖解說明設計及製造一積體電路之各種操作之一流程圖 700。此程序開始於產生在使用電子設計自動化(EDA)軟體712之一設計程序期間實現之一產品思想710。當完成該設計時，其可下線734。在下線之後，製造一半導體晶粒736以在積體電路設計中形成各種物件(例如，包含閘極、金屬層、通孔之一位元晶胞)。執行封裝及組裝程序738，進而導致晶片完結740。
可在包含一記憶體之一或多個計算裝置中實施該EDA軟體712。一記憶體之一實例係一非暫時性電腦可讀儲存媒體。例如，該EDA軟體712係作為藉由用於執行下文所述之設計流程之操作714至732之一處理器執行之指令而儲存於該電腦可讀儲存媒體中。此設計流程描述係為圖解目的。特定言之，此描述並非意謂限制本發明。例如，一實際積體電路設計可要求一設計者以不同於本文描述之序列之一序列執行設計操作。
如上文參考圖1A至圖6所述之併有一或多個NVM位元晶胞或電路之一位元晶胞庫可儲存於該記憶體中。該位元晶胞庫可藉由該EDA軟體712引用以產生併有該等NVM位元晶胞或電路之一電路或電子裝置。
在系統設計714中，設計者描述要實施的功能性。其等亦可執行假設規劃以改善該功能性並檢測成本。注意，此階段處可發生硬體-軟體架構分區。在邏輯設計及功能驗證716期間，對電路中之模組寫入VHDL或Verilog程式碼且針對功能精度檢測設計。更具體言之，檢測該設計以確保其產生正確的輸出。在測試綜合及設計718中，將VHDL/Verilog轉化為一網路清單。可針對目標技術最佳化此網路清單。此外，可設計並實施測試以檢測成品晶片。在網路清單驗證720期間，檢測該網路清單符合時序限制並與VHDL/Verilog源碼對應。
在設計規劃722期間，針對時序及頂層佈線構造且分析晶片之一總平面圖。來自加拿大Mountain View的Synopsys,Inc.且可用於此階 段之例示性EDA軟體產品包含以下各者：Astro®及IC Compiler®產品。在實體實施724期間，發生放置(電路元件之定位)及佈線(電路元件之連接)。在分析及抽取726期間，在允許改善之一電晶體級別驗證電路功能。在實體驗證728期間，檢測設計以確保以下各者之正確性：製造、電氣問題、微影術問題及電路。在解析度增強730期間，執行佈局之幾何形狀操縱以改良該設計之可製造性。在光罩資料製備732期間，提供用於生產光罩以生產成品晶片之「下線」資料。
在上述階段之一或多者期間可使用本發明之實施例。具體言之，在一些實施例中，可在包含設計規劃722與實體實施224之間之操作之EDA軟體712中使用本發明。
額外的考慮
位元晶胞具有廣泛的適用性。例如，位元晶胞可被用作昂貴的快閃記憶體之一替代。快閃記憶體係昂貴的，因為其要求產生並非係標準CMOS邏輯程序之部分之多個額外的程序步驟且其增加相當多的熱量。相比而言，可在不需要額外的程序步驟之情況下使用現有的CMOS邏輯程序來構造位元晶胞。
快閃記憶體之特徵在於控制閘極電容(例如，70%電容)的大量浮動閘極。大部分此電容係在浮動閘極之側壁上，進而導致使裝置在該程序中難以與其他裝置整合之一高的閘極堆疊。
在閱讀本發明之後，讀者仍將會透過本文中的揭示原理明白額外的替代性結構及功能設計。因此，雖然已圖解說明並描述特定實施例及應用，但是應瞭解所揭示之實施例並不限於本文揭示之精確構造及組件。可在不脫離隨附申請專利範圍中定義之精神及範疇之情況下對本文揭示之方法及設備之配置、操作及細節進行熟習此項技術者將會明白之各種修改、改變及變動。
100‧‧‧位元晶胞
102‧‧‧源極
104‧‧‧汲極
106‧‧‧浮動閘極
108‧‧‧通道區域
110‧‧‧電容器
112‧‧‧不導電區域
114a‧‧‧第一作用區域
114b‧‧‧第二作用區域
116a‧‧‧第一接觸件
116b‧‧‧第二接觸件
116c‧‧‧第三接觸件
140‧‧‧浮動閘極之寬度

Claims (17)

  1. 一種非揮發性記憶體位元晶胞，其包括：一基板中之一第一作用區域，該第一作用區域包括一源極、一汲極、及一井，該源極具有一第一導電類型之一第一植入物，該汲極具有與該第一導電類型相反極性之一第二導電類型之一第二植入物，該井具有該第二導電類型；該基板中之一第二作用區域，其藉由一不導電區域與該第一作用區域分離；一浮動閘極，其在該基板上方自該源極與該汲極之間之該第一作用區域之一部份於該不導電區域之上延伸至該第二作用區域之一部份，該浮動閘極不延伸至該第一作用區域及該第二作用區域以外的作用區域；及包括一第一板及一第二板之一電容器，該第一板包括該浮動閘極在該第二作用區域上方之一部分，且該第二板包括該第二作用區域在該浮動閘極下方之一部分。
  2. 如請求項1之非揮發性記憶體位元晶胞，其中該電容器與該源極及該汲極分離。
  3. 如請求項1之非揮發性記憶體位元晶胞，其中該第二作用區域包括電荷載體之一植入物，該植入物包括一源極/汲極延伸植入物及一輕微摻雜汲極(LDD)植入物之至少一者。
  4. 如請求項3之非揮發性記憶體位元晶胞，其中該植入物經組態以將電荷載體植入該浮動閘極在該第二作用區域上方之整個部分下。
  5. 如請求項1之非揮發性記憶體位元晶胞，其中該浮動閘極延伸在該第二作用區域上方之該部分包括小於或等於一特定寬度之一 寬度，大於該特定寬度，則電荷載體之一額外的植入物無法滲透該第二作用區域在該浮動閘極之該部分下方之一整個部分。
  6. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域包括一源極汲極延伸植入物及一輕微摻雜汲極(LDD)植入物之至少一者，且其中該汲極包括一暈圈植入物。
  7. 如請求項1之非揮發性記憶體位元晶胞，其包括連接至該源極之一第一電接觸件、連接至該汲極之一第二電接觸件及連接至該第二作用區域之一第三電接觸件。
  8. 如請求項7之非揮發性記憶體位元晶胞，其中該第一電接觸件與一第二位元晶胞之一第二電容器共用，且該第三電接觸件與該第二位元晶胞之一第二源極共用。
  9. 如請求項1之非揮發性記憶體位元晶胞，其中該第二作用區域具有與該第一作用區域中之一源極/汲極植入物相同之一極性之一植入物。
  10. 如請求項1之非揮發性記憶體位元晶胞，其中該汲極包括一暈圈植入物及一源極/汲極延伸植入物。
  11. 如請求項10之非揮發性記憶體位元晶胞，其中該汲極上之該暈圈植入物係使用兩個不同的攝影/植入步驟而形成。
  12. 如請求項1之非揮發性記憶體位元晶胞，其中該第一作用區域具有與該源極及該汲極相反之極性之一植入物，且該第二作用區域並不具有該植入物。
  13. 如請求項1之非揮發性記憶體位元晶胞，其中該源極及該汲極二者皆具有一暈圈植入物，且其中該汲極之該暈圈植入物具有高於該源極之該暈圈植入物之一電荷載體濃度。
  14. 如請求項1之非揮發性記憶體位元晶胞，其中該第二作用區域具有一植入物，該植入物使該第二作用區域在該浮動閘極下之該 部分短路。
  15. 如請求項1之非揮發性記憶體位元晶胞，其中該位元晶胞經組態以用少於四個電耦合至該位元晶胞的電接觸件執行讀取、寫入及擦除操作。
  16. 一種儲存表示一非揮發性記憶體位元晶胞之資料之非暫時性機器可讀媒體，其包含：一基板中之一第一作用區域，該第一作用區域包括一源極、一汲極、及一井，該源極具有一第一導電類型之一第一植入物，該汲極具有與該第一導電類型相反極性之一第二導電類型之一第二植入物，該井具有該第二導電類型；該基板中之一第二作用區域，其藉由一不導電區域與該第一作用區域分離；一浮動閘極，其在該基板上方自該源極與該汲極之間之該第一作用區域之一部份於該不導電區域之上延伸至該第二作用區域之一部份，該浮動閘極不延伸至該第一作用區域及該第二作用區域以外的作用區域；及一電容器，其包括一第一板及一第二板，該第一板包括該浮動閘極在該第二作用區域上方之一部分，且該第二板包括該第二作用區域在該浮動閘極下方之一部分。
  17. 如請求項16之非暫時性機器可讀媒體，其中該電容器與該源極及該汲極分離。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9376332B2 (en) 2013-03-15 2016-06-28 Nitto Denko Corporation Multivalence photocatalytic semiconductor elements
US9520404B2 (en) 2013-07-30 2016-12-13 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US9553207B2 (en) 2013-09-25 2017-01-24 Synopsys, Inc. NVM device using FN tunneling with parallel powered source and drain
US9001580B1 (en) 2013-12-04 2015-04-07 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
CN104241396B (zh) * 2014-08-27 2020-05-15 上海华力微电子有限公司 n沟道SONOS器件及其编译方法
EP3121818B1 (en) 2015-07-23 2018-08-22 Synopsys, Inc. Method to program bitcells of a rom array
CN107452792A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11901315B2 (en) * 2021-03-04 2024-02-13 Innolux Corporation Package device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1091418A2 (en) * 1999-10-06 2001-04-11 Saifun Semiconductors Ltd NROM cell with self-aligned programming and erasure areas
US20050007200A1 (en) * 2003-07-09 2005-01-13 Mitsubishi Denki Kabushiki Kaisha Cascode circuit and integrated circuit having it
US7095076B1 (en) * 2001-12-06 2006-08-22 Virage Logic Corporation Electrically-alterable non-volatile memory cell
US20070099430A1 (en) * 2005-10-31 2007-05-03 Spansion Llc. Method for manufacturing a semiconductor component
US20080153225A1 (en) * 2005-10-28 2008-06-26 Mosys, Inc. Non-Volatile Memory In CMOS Logic Process
US20090181506A1 (en) * 2006-05-31 2009-07-16 Texas Instruments Incorporated Novel Method to Form Memory Cells to Improve Programming Performance of Embedded Memory Technology
US20110163356A1 (en) * 2010-01-04 2011-07-07 Chartered Semiconductor Manufacturing, Ltd. Hybrid transistor

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100983295B1 (ko) 2002-03-22 2010-09-24 조지아 테크 리서치 코오포레이션 부동 게이트 아날로그 회로
JP4314085B2 (ja) * 2003-09-08 2009-08-12 パナソニック株式会社 不揮発性半導体記憶装置
US7294882B2 (en) 2004-09-28 2007-11-13 Sandisk Corporation Non-volatile memory with asymmetrical doping profile
JP5032056B2 (ja) 2005-07-25 2012-09-26 株式会社東芝 不揮発性半導体メモリ装置の製造方法
KR100673021B1 (ko) 2005-12-23 2007-01-24 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법
US7382658B2 (en) 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
JP4901325B2 (ja) * 2006-06-22 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US7474568B2 (en) 2006-08-24 2009-01-06 Virage Logic Corporation Non-volatile memory with programming through band-to-band tunneling and impact ionization gate current
US7508719B2 (en) 2006-08-24 2009-03-24 Virage Logic Corporation Non-volatile memory cell circuit with programming through band-to-band tunneling and impact ionization gate current
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7679119B2 (en) 2006-12-11 2010-03-16 Tower Semiconductor Ltd. CMOS inverter based logic memory
US7939861B2 (en) 2007-02-02 2011-05-10 Synopsys, Inc. Non-volatile memory devices having floating-gates FETs with different source-gate and drain-gate border lengths
US20080229269A1 (en) * 2007-03-12 2008-09-18 International Business Machines Corporation Design structure for integrating nonvolatile memory capability within sram devices
US7919805B1 (en) * 2007-05-25 2011-04-05 National Semiconductor Corporation Non-volatile memory cell with two capacitors and one PNP transistor and a method of forming such a cell in a 1-poly SOI technology
JP5265898B2 (ja) * 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
JP5314873B2 (ja) 2007-10-05 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
US7800156B2 (en) 2008-02-25 2010-09-21 Tower Semiconductor Ltd. Asymmetric single poly NMOS non-volatile memory cell
US7859043B2 (en) * 2008-02-25 2010-12-28 Tower Semiconductor Ltd. Three-terminal single poly NMOS non-volatile memory cell
KR101024336B1 (ko) 2009-02-13 2011-03-23 매그나칩 반도체 유한회사 비휘발성 메모리 셀 및 그의 제조방법
US7919368B2 (en) 2009-05-29 2011-04-05 Texas Instruments Incorporated Area-efficient electrically erasable programmable memory cell
US8643107B2 (en) * 2010-01-07 2014-02-04 International Business Machines Corporation Body-tied asymmetric N-type field effect transistor
US8631371B2 (en) * 2011-06-29 2014-01-14 International Business Machines Corporation Method, system and program storage device for modeling the capacitance associated with a diffusion region of a silicon-on-insulator device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1091418A2 (en) * 1999-10-06 2001-04-11 Saifun Semiconductors Ltd NROM cell with self-aligned programming and erasure areas
US7095076B1 (en) * 2001-12-06 2006-08-22 Virage Logic Corporation Electrically-alterable non-volatile memory cell
US20050007200A1 (en) * 2003-07-09 2005-01-13 Mitsubishi Denki Kabushiki Kaisha Cascode circuit and integrated circuit having it
US20080153225A1 (en) * 2005-10-28 2008-06-26 Mosys, Inc. Non-Volatile Memory In CMOS Logic Process
US20070099430A1 (en) * 2005-10-31 2007-05-03 Spansion Llc. Method for manufacturing a semiconductor component
US20090181506A1 (en) * 2006-05-31 2009-07-16 Texas Instruments Incorporated Novel Method to Form Memory Cells to Improve Programming Performance of Embedded Memory Technology
US20110163356A1 (en) * 2010-01-04 2011-07-07 Chartered Semiconductor Manufacturing, Ltd. Hybrid transistor

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