CN104040514B - 具有去耦电容器的非对称密集浮置栅极非易失性存储器 - Google Patents

具有去耦电容器的非对称密集浮置栅极非易失性存储器 Download PDF

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Abstract

一种非易失性存储器(“NVM”)位单元，具有电容性耦合至浮置栅极但是与源极和漏极两者分离的一个或多个有源区域。包括与源极和漏极分离的电容器允许对浮置栅极的电压的改进的控制。这转而允许以比现有位单元效率高得多的执行CHEI(或IHEI)，由此消除了对于向位单元提供电流的电荷泵的需求，最终减小了位单元的总尺寸。位单元可以被成对构造，从而进一步减小每个位单元的空间需求，由此减轻分离电容器的空间需求。位单元也可以取决于施加在源极、漏极和电容器处的电压由CHEI(或IHEI)以及分离地由BTBT操作。

Description

具有去耦电容器的非对称密集浮置栅极非易失性存储器
技术领域
本公开内容总体上涉及非易失性存储器领域，特别地涉及非易失性存储器位单元布局。
背景技术
非易失性存储器(NVM)涉及当未被供电时持久地存储信息位的存储器。非易失性存储器位单元(NVM位单元)存储单个位的数据。使用具有浮置栅极的晶体管实施一些类型的NVM位单元。驻留在浮置栅极上的电荷的数量确定位单元是存储逻辑“1”还是逻辑“0”。浮置栅极被称作“浮置”，因为栅极由氧化物或电介质与周围环境电隔离。一些NVM可以在位单元中存储多于一个状态。
为了扩展应用并且减少存储器器件的成本，希望在给定面积中容纳大量位单元。也希望通过使用标准的互补金属氧化物半导体制造工艺(“CMOS工艺”)以降低制造每个位单元的成本。当前可用的存储器器件包括EEPROM和eFLASH，两者均具有缺点。当前，eFLASH具有非常小的位单元，但是需要除了标准CMOS工艺之外的步骤，这增加了制造位单元的成本并且可能改变所生产的器件的性能或特性。EEPROM与标准CMOS工艺兼容，但是具有相对大的位单元尺寸，并且因此仅适用于低位计数存储器。
发明内容
各实施例涉及一种非易失性存储器(“NVM”)位单元，其具有电容性耦合至浮置栅极但是与源极和漏极二者分离的一个或多个有源区域。包含与源极和漏极分离的电容器允许对于浮置栅极的电压的改进的控制。这转而允许以与现有位单元相比高得多的效率执行沟道热电子注入(“CHEI”)或冲击离子化热电子注入(“IHEI”)，由此减小电荷泵的尺寸，并且在一些情形下甚至减小了对于电荷泵向位单元提供电流的需求，从而降低位单元的总尺寸。位单元可以被成对构造，从而进一步减小每个位单元的空间需求，因此减轻分离的电容器接触的空间需求。位单元也可以由CHEI(或IHEI)操作并且由带间隧穿(“BTBT”)分离，这取决于施加在源极、漏极和电容器处的电压。
在一个示例实施例中，非易失性存储器位单元包括在衬底中的第一有源区域，第一有源区域包括源极和漏极。第二有源区域也位于衬底中，其中由非导电区域分离第一有源区域和第二有源区域。浮置栅极位于在源极和漏极之间的第一有源区域之上。浮置栅极也位于第二有源区域和非导电区域之上。电容器由在第二有源区域之上的浮置栅极的一部分构成的第一极板、以及在浮置栅极之下的第二有源区域的一部分构成的第二极板形成。电容器与源极和漏极分离。
在另一示例实施例中，非易失性存储位单元包括在衬底中的第一有源区域，包括源极和漏极。第二有源区域也在衬底中，并且由第一非导电区域与第一有源区域分离。第三有源区域也在衬底中，并且由第二非导电区域与第一有源区域和第二有源区域分离。浮置栅极位于在源极和漏极之间的第一有源区域之上。浮置栅极也位于第二有源区域、第三有源区域和两个非导电区域之上。电容器由在第二有源区域之上的浮置栅极的一部分构成的第一极板、以及在浮置栅极之下的第二有源区域的一部分构成的第二极板形成。此外，带间隧穿(BTBT)电容器由在第三有源区域之上的浮置栅极的一部分构成的第一极板、以及在浮置栅极之下的第三有源区域的一部分构成的第二极板形成。
附图说明
图1A图示了根据一个实施例的NVM位单元的顶视图。
图1B和图1C是根据一个实施例的NVM位单元的截面图。
图1D是根据一个实施例的成对NVM位单元的电路图。
图1E是根据一个实施例的成对NVM位单元的顶视图。
图2A是根据一个实施例的成对NVM位单元阵列的电路图。
图2B是根据一个实施例的成对NVM位单元阵列的顶视图。
图2C是根据一个实施例的具有金属层的成对NVM位单元阵列的顶视图。
图3A是根据一个实施例的具有修改的电容器结构的NVM位单元的顶视图。
图3B是根据一个实施例的具有附加光刻注入的具有修改的电容器结构的NVM位单元的顶视图。
图3C是根据一个实施例的具有额外金属接触的NVM位单元的电路图。
图4A是根据一个实施例的NVM位单元的顶视图。
图4B是根据一个实施例的成对NMV位单元的电路图。
图4C是根据一个实施例的成对NVM位单元的顶视图。
图5A是根据一个实施例的成对NVM位单元阵列的电路图。
图5B是根据一个实施例的成对NVM位单元阵列的顶视图。
图5C是根据一个实施例的具有金属层的成对NVM位单元阵列的顶视图。
图6是根据一个实施例的具有修改的电容器结构的成对NVM位单元阵列的顶视图。
图7是根据一个实施例的图示了在集成电路的设计和制造中的各种操作的流程图。
具体实施方式
各实施例涉及一种非易失性存储器(“NVM”)位单元，其具有电容性耦合至浮置栅极但是与源极和漏极二者电去耦的一个或多个有源区域。包含与源极和漏极分离的电容器允许对于浮置栅极的电压的改进的控制。这转而允许以与现有位单元相比高得多的效率执行CHEI(或IHEI)，由此减小向位单元提供电流所需的电荷泵的尺寸，从而降低存储器的总尺寸。位单元可以被成对构造，从而进一步减小每个位单元的空间需求，由此减轻分离的电容器接触的空间需求。位单元也可以由CHEI(或IHEI)操作并且由BTBT分离，这取决于施加在源极、漏极和电容器处的电压。
可以使用标准的互补型金属氧化物半导体制造工艺(“CMOS”工艺)创建位单元。在此描述的“NVM位单元”、“位单元”或“位”涉及CMOS型(即，基于晶体管的)非易失性存储器。CMOS NVM位单元区别于其他类型NVM存储器，诸如磁性存储器，诸如在软盘中找到的，或者诸如在CD或DVD中找到的光学存储器。在制造工厂(“fab”)中使用包括大量工艺步骤的CMOS工艺制造NVM位单元。
去耦电容器位单元
图1A图示了根据一个实施例的NVM位单元的顶视图。位单元100被体现为P型或N型浮置栅极MOSFET。位单元100包括浮置栅极106，其横跨两个分离的有源区域114a、114b，两者由非导电区域112相互隔离。非导电区域112也可以围绕有源区域114a、114b。第一有源区域114a包括位单元的源极102和漏极104二者。源极102和漏极104由浮置栅极106之下的沟道区域108所分离。
浮置栅极106也在第二有源区域114b之上至少延伸一部分。在第二有源区域114b之上的浮置栅极106的表面面积覆盖被成型为使得在注入工艺期间电荷载流子向第二有源区域114b中的离子注入能够穿透驻留在第二有源区域114b之上的浮置栅极106的部分至其之下。在一个实施例中，浮置栅极106的宽度140低于阈值以使得电荷载流子向第二有源区域114b中的注入能够穿透驻留在第二有源区域114b之上的浮置栅极106的部分至其之下。在一个实施例中，这些注入的电荷载流子贯穿了浮置栅极106至其之下。因此，形成了电容器110，其中电容器的第一极板是浮置栅极106，而电容器的第二极板是第二有源区域114b。
位单元100具有可以向位单元施加电压的三个分离的电接触，从而由此影响浮置栅极106上的电荷。源极102被耦合至第一接触116a，漏极104被耦合至第二接触116b，并且电容器110被耦合至第三接触116c。
图1B和图1C是根据一个实施例的NVM位单元的截面图。图1B图示了在对应于第一有源区域114a的位单元的区域中、从图1A沿着轴X/Y获得的NVM位单元100的截面。位单元100包括位于栅极氧化物150顶部上的浮置栅极106。浮置栅极106由一个或多个间隔体158所围绕。间隔体可以由氧化物或其他非导电材料制成。栅极氧化物150位于有源区域114a的顶部上。有源区域114可以是硅衬底，或者备选地它们可以是绝缘体上硅(SOI)型衬底。在另一实施例中，位单元100是多栅极(或FinFET)器件的一部分。
有源区域114a包括阱156，当位单元100导通时靠近阱156的表面处形成沟道区域108。沟道区域108被浮置栅极106覆盖。有源区域114a也包括源极102和漏极104。沟道区域208的尺寸由源极102和漏极104区域之间的载流子的流动所限定，这取决于在源极102、漏极104处的电压、浮置栅极106上的电荷、电容器110上的电压、源极102和漏极104的掺杂、栅极氧化物150的厚度以及位单元100的诸如所使用的尺寸和材料的其他特性。
源极102和漏极104可以包括不同水平的注入电荷载流子。在一个实施例中，源极102和/或漏极104包括源-漏(S/D)延伸152。在一个实施例中，源极102和/或漏极104包括轻掺杂漏极(LDD)注入152。在一个实施例中，源极102和/或漏极104包括晕环注入154。源极和漏极区域可以被相互不同地掺杂以形成非对称器件。例如，漏极可以具有注入而源极没有，反之亦然。
在各种实施例中，源极102、漏极104、第一有源区域114a和第二有源区域114b的掺杂可以被改变以改变器件的性能。在一个实施例中，第二有源区域114b具有与第一有源区域中的源极/漏极注入相同极性的注入。这调整了电容器110以及读取器件二者(即，通过沟道区域108)的阈值电压VT。电容器110将接收注入以降低其VT，并且读取器件将接收注入以提高其VT。在另一实施例中，漏极包括晕环注入和源极/漏极延伸注入。在漏极上的晕环注入可以使用两个不同的光刻/注入步骤被形成。在另一实施例中，第一有源区域114a具有与源极和漏极相反极性的注入，并且第二有源区域114b并不具有注入。在另一实施例中，源极和漏极均具有晕环注入。在这一情形下，漏极的晕环注入具有比源极的晕环注入更高浓度的电荷载流子。在另一实施例中，第二有源区域114b具有与源极和漏极注入相同极性的注入。在这一情形下，注入短接了在浮置栅极106下方的第二有源区域114的部分。
图1C图示了在对应于第二有源区域114b的位单元的区域中、从图1A沿着轴M/N获取的NVM位单元100的截面图。与图1B相比，在图1C中，第二有源区域114b包括S/D延伸160或LDD注入160中的至少一个。由于在第二有源区域114b之上的浮置栅极106的形状，注入的电荷载流子160延伸至浮置栅极106下方，在一些实施例中如图1C中所示贯穿至浮置栅极之下。浮置栅极106和电荷载流子注入160形成了电容器110的两个极板。
为了减小位单元100的空间需求，位单元100可以是“成对的”。成对位单元被构造为近似是相互的翻转反相(flipped inverse)，如图1D和图1E中所示。图1E是根据一个实施例的成对NVM位单元的电路图。成对的位单元200包括两个分离的单个位单元100a和100b。每个位单元100a和100b包括类似的浮置栅极106、源极102、漏极104和电容器110。例如，位单元100a包括浮置栅极106a、源极102a、漏极104a和电容器110a，而位单元100b包括浮置栅极106b、源极102b、漏极104b和电容器110b。
尽管单个位单元100a或100b具有被操作以形成位单元功能的三个电接触，但在一个实施例中成对的位单元200仅具有四个电接触以控制两个单独位单元100a和100b的操作。在这种结构中，位单元100a和100b共用两个电接触以便于减少操作位单元所需的电接触的总数目。每个漏极104a和104b具有其自身的电接触。在具有以阵列方式布置的许多位单元的存储器结构中，这些电接触可以赋值身份以相互区别位。例如，用于漏极104a的电接触可以被称作页面1、位0接触，并且用于漏极104b的电接触可以被称作页面0、位1接触。
然而，源极102a和102b与配对中的另一个位单元的电容器(在这一情形中分别是电容器110b和110a)共用电接触。例如，位单元100a的源极102a与位单元100b的电容器110b共用电接触。这一电接触可以被称作行0顶部接触。位单元100b的源极102b与位单元100a的电容器110a共用电接触。这一电接触可以被称作行0底部接触。
图1D图示了布置用于成对位单元200的电接触的一种可能方式。在一个实施例中，使用被分离地沉积以使得它们相互电隔离的多层金属来形成用于成对位单元200的电接触。图1E是根据在图1D所描绘的相同实施例的成对NVM位单元的顶视图。
图2A是根据一个实施例的成对NVM位单元阵列的电路图。位单元阵列共用在位单元之间的电接触以便于最小化操作位单元阵列所需的电接触的数目。位单元阵列以行和列格式共用电接触以使得通过选择性地控制向特定行和阵列供电，可以控制阵列中的单个位单元。
列被耦合至阵列中位单元的漏极104。每个列可以被称作“页面”，因为位单元100具有列-页面架构，例如，在图2A中的页面1至页面5。每个页面可以在位单元阵列的不同行中在位单元的漏极104之间被共用。例如，在行之间共用用于列的电接触，以使得位单元100a与位单元100g的漏极104g共用了漏极104a电接触，此处为页面0。行被耦合至阵列中的位单元的源极102和电容器110，例如图2A中的行0和1。在一个实施例中，行被各自划分为两个分离的群组，行顶部接触和行底部接触。
图2B是根据一个实施例的成对NVM位单元阵列的顶视图。图2B图示了单个行的三个成对位单元200以及阵列的六个列。图2B图示了在位单元阵列的单个行中的三个成对位单元200或六个单独位单元100，然而，所图示的位单元的行可以继续如由在附图中边缘处的虚线所指示。图2B仅图示了位单元的单个行，然而，位单元阵列可以包括许多类似的行。位单元100a和100b构成了第一成对位单元200a，位单元100c和100d构成了第二成对位单元200b，并且位单元100e和100f构成了第三成对位单元200c。
在图2B的示例中，行0顶部接触与第一位单元100a的电容器110a、第四位单元100d的源极102d、第三位单元100c的电容器110c、第六位单元100f的源极102f、第五位单元100e的电容器110e以及连接至行0顶部的第一行(未示出)中的其他位单元的源极和电容器共用第二位单元100b的源极102b。类似地，行0底部接触与第四位单元的电容器110d、第三位单元102c的源极102c、第五位单元100e的源极102e、第六位单元102f的电容器110f以及在并未连接至行0顶部的第一行(未示出)中的其他位单元的源极和电容器共用第一位单元的源极102a。
图2C是根据一个实施例的具有金属层的成对NVM位单元阵列的顶视图。在图2C中，仅为了可读性而覆盖了位单元100的浮置栅极106，因为浮置栅极与向位单元供电的金属层电隔离。在图2C中，竖直地沉积页面金属层，而水平地沉积行金属层。在一个实施例中，行金属层通常垂直于列金属层。在一个实施例中，行金属层包括重叠区段220，其从行金属层突起以将行金属层耦合至位单元100的源极102和电容器110。电接触之间的耦合竖直地发生，垂直于衬底的平面。这些重叠区段220可以被交织在行顶部和行底部金属层之间以便于进一步节省位单元阵列的总尺寸中的空间。
图3A是根据一个实施例的具有修改的电容器结构的NVM位单元300a的顶视图。电容器310a的电容由在第二有源区域114b之上的浮置栅极306a的形状确定，因为浮置栅极306a用作电容器的一个极板。此外，浮置栅极306a的形状至少部分地确定附加电荷载流子的注入将在何处进入第二有源区域114b，从而由此形成电容器310a的第二极板。取决于在第二有源区域114b之上的浮置栅极306a的尺寸和形状，在浮置栅极306a与第二有源区域114b之间的电容将改变。通常，增大在第二有源区域114b之上的浮置栅极306b的尺寸增加浮置栅极306b的其中第二有源区域114b中的注入物能够穿过浮置栅极306至其下方的区域中的电容。
如果浮置栅极306a的宽度大于指定宽度340a，则附加电荷载流子的注入将无法穿透浮置栅极306a的扩宽区域至其下方，不论注入的角度如何。这在扩宽区域下方为沟道区域留下了空间。浮置栅极的扩宽区域用作晶体管。当浮置栅极的宽度等于指定宽度340a或更小时，则LDD注入在浮置栅极之下短接在一起。当注入在浮置栅极306下方短接时，浮置栅极306完全电容性耦合至有源区域114b。此外，在这种情形下，其与阱或有源区域114b下方的衬底隔离开。
在图3A的实施例中，浮置栅极306a的形状和尺寸已经从在图1A中所示的浮置栅极106的实施例被变更，以与在图1A中所图示的实施例相比增大在第二有源区域114b之上的浮置栅极306a的表面积。在第二有源区域114b之上所有点处，浮置栅极306a具有小于或等于阈值宽度的宽度A340a，在阈值宽度的注入的电荷载流子不再穿透浮置栅极306a至其下方。增大第二有源区域114b之上的浮置栅极306a的表面积而不超过指定宽度的其他形状也在预期之中。增大第二有源区域114b之上的浮置栅极306a的表面积而同时也超过指定宽度的其他形状也在预期之中。
图3B是根据一个实施例的具有附加光刻注入的具有修改的电容器结构的NVM位单元300b的顶视图。在这一实施例中，不是约束浮置栅极的宽度，而是将附加光刻或光刻注入步骤添加至标准的CMOS逻辑工艺。在这一实施例中，在浮置栅极306b被添加至位单元300b之前，光刻注入步骤将附加电荷载流子注入第二有源区域114b中。因为浮置栅极306a尚未被添加至位单元，所以光刻注入可以在第二有源区域114b上的任意位置注入电荷载流子以形成电容器310b极板中的一个极板，不论浮置栅极306b的宽度340b如何。附加注入将浮置栅极电容器310b与其下方的阱或衬底隔离开。在其他实施例中，电容器并未与其下方的阱隔离开。
作为结果，浮置栅极306b无需被限定为以上描述的阈值宽度，以便增大在浮置栅极306b与第二有源区域114b之间的电容值。在一个实施例中，浮置栅极306b具有大于宽度A340a的宽度B340b。在这一实施例中，有源区域114b具有附加电荷载流子的光刻注入。
图3C是根据一个实施例的具有额外电接触的成对NVM位单元300c的电路图。成对位单元300c并未在源极102a和电容器110b之间共用电接触。作为替代，每个源极102和电容器110具有其自身的电接触，其与位单元阵列的相同行中的其他位单元共用(未示出)。
在位单元阵列的单个行中的成对位单元300c中的位单元的源极102与行源极顶部电接触或者与行源极底部电接触共用电接触。在位单元阵列的单个行中的成对位单元300c中的位单元的电容器110与行电容器顶部电接触或者与行电容器底部电接触共用电接触。对于成对位单元300c中的位单元的源极102和电容器110具有分离的电接触允许当电流被施加至位单元阵列时在电接触之上写入、读取或擦除位时的更好的控制和灵活性。去耦电容器位单元操作
位单元100的结构允许更好地处理对于如何操作位单元100的控制。位单元100使用带间隧穿(BTBT)以对浮置栅极编程，并且取决于位单元是N型还是P型而使用沟道热电子注入(CHEI)或冲击离子化热电子注入(IHEI)以擦除浮置栅极。以下描述对使用CHEI进行擦除的N型位单元100的操作进行了描述，然而，概念同样适用于作为替代的使用IHEI进行擦除的P型位单元。
位单元100的许多优点之一是因为电容器110从源极102和漏极104二者去耦，所以电容器110可以用来调整浮置栅极106上的电压而不会影响在源极102或漏极104处的电压。由于在浮置栅极106和第二有源区域114b之间的电容，浮置栅极106电压将正比于施加在第二有源区域114b处的电压。例如，如果在浮置栅极106和第二有源区域114b之间具有50％电容性耦合，则浮置栅极106电压将被耦合施加至第二有源区域114b的电压变化的50％(即，电容器110电接触)。偏置浮置栅极而不影响源极102电压或漏极104的能力改进了读取和CHEI/IHEI操作的效率，并且改进了对BTBT操作的控制。
为了经由CHEI擦除浮置栅极106，源极102和漏极104电压被分离地调整以在源极102和漏极104之间形成电压降。源极被设置为高电压，例如7伏(V)，并且漏极被设置为低电压，例如为0V。电压降跨沟道区域108在源极102和漏极104之间建立了高强度电场。电场使得电子从源极102朝向漏极104加速。一些电子将具有足够能量(例如，它们足够“热”)以被注入至浮置栅极106上。
通过经由电容器控制栅极电压，CHEI可以被更好地优化。通过独立地使得栅极电压高于源极-漏极电压Vds，在每一点上有效地增大CHEI。在一种实现方式中，可以通过使得浮置栅极高达8V而在源极和漏极之间电压降(Vds)为0V而有效地完成CHEI。在一种实现方式中，位单元100是在源极和漏极上的具有非对称注入的5V位单元。
在擦除操作期间的位单元100中，可以调整浮置栅极106的电压而同时发生CHEI以最大化电子注入效率。例如，通过在电容器110处施加低电压而将浮置栅极106耦合至低电压改进了注入效率，而没有影响在源极102或漏极104处的电压。通过随着在浮置栅极106处的电压由于CHEI而改变而改变电容器110电压的值可以进一步优化CHEI，以便于维持更高的CHEI效率。
维持高CHEI效率降低了位单元执行CHEI并且因此擦除浮置栅极106所需的电流的量。降低执行擦除操作所需的电流量意味着可以对于源极和漏极电压采用电源电压执行CHEI，由此消除了对于产生足够高电流以执行CHEI的电荷泵的需要。从位单元移除了电荷泵大大减小了包括位单元100的存储器基础结构的尺寸和复杂性。此外，在一些实施例中，电荷泵可以仅用于驱动电容器，从而由此减小电荷泵上的负载，并且从而因此减小驱动电容器负载所需电荷泵的尺寸。
为了经由BTBT对浮置栅极106写入，源极102和漏极104电压被分离地调整以在漏极104附近形成强电场。当在位于漏极104和沟道区域108处的掺杂区域的边界附近的耗尽区域附近存在强电场时，BTBT发生。在漏极104的掺杂区域的边缘处存在例如6至8V的高电压、以及在沟道区域108的耗尽区域中存在极少量电荷载流子，引起空穴隧穿至浮置栅极106。
BTBT也可以被描述为反向二极管击穿效应，其中正向方向将是电流从源极102和沟道区域108流至漏极104的方向。在大电压下沿反向方向，二极管击穿并且空穴隧穿至浮置栅极106上。如果漏极上的电压保持相对恒定，则当足够的空穴隧穿至浮置栅极106时，栅控二极管将不再处于击穿电压之上并且BTBT将关断。因此，BTBT允许相当精确地控制添加至浮置栅极106的电荷载流子数目。
在一个实施例中，可以通过与源极102相比非对称地掺杂漏极104而增强BTBT。例如，晕环注入154的添加引起耗尽区域尺寸减小，当高电压被施加至漏极104时为空穴隧穿至浮置栅极106上创造了更好的条件。掺杂剂浓度增大引起耗尽区域宽度缩减。给定电压跨越的距离越小，电场将越强。电场越强，则当越过耗尽区域时电子或空穴将获得更多能量。
为了读取浮置栅极106上的电压，源极102、漏极104和电容器被设置为将取决于浮置栅极106上的电压而导通或者关断位单元100的不同电压。对于示例N型位单元100而言，假设位单元10具有0.5V的阈值电压VT。可以由－1V(假设源极102、漏极104和电容器110被设置为0V偏置)的浮置栅极106电压表示0的逻辑状态(即，位单元100处于“关断”状态)。相反地，可以由0V的浮置栅极106电压表示1的逻辑状态(即，位单元处于“导通”状态)。
当从位单元100读取时，源极102电压被提高至一电平以使得如果位单元100具有1的逻辑状态，则位单元100导通并且电流流过在源极102和漏极104之间的沟道108。如果位单元具有0的逻辑状态并且源极102电压被提高至相同电平，则位单元100将不导通并且电流将不流过源极102与漏极104之间的沟道108。
在位单元阵列中，电容器110上的电压可以被改变以选择性地读取位单元阵列中的特定位单元100。在位单元阵列的一个实施例中，单独提高源极102电压不足以激活位单元，不论位单元100具有存储在浮置栅极106上的1或0的逻辑值。在这一实施例中，提高电容器100电压使得浮置栅极106电压被提高至电容器电压的一定百分比。提高电容器110电压与提高源极102电压结合起来允许激活位单元100以使得电流流过沟道108。选择合适的电容器110电压和源极102电压如果浮置栅极106具有1的逻辑值则将引起位单元100导通，并且如果浮置栅极具有0的逻辑值则保持关断。
通常，有利的是非易失性存储器位单元具有快速读取时间。实现快速读取时间的一种方式是使用在位单元的源极和漏极处的电压的大差值来读取。然而，如果电容器被短接至源极，如现有非易失性存储器位单元的情形，则源极电压提高过多可以由于电容性耦合而使得浮置栅极导通，此时浮置栅极应该替代地保持关断。因为电容器110从位单元100中源极102和漏极104去耦，所以位单元100并不受该问题困扰。可以采用在源极和漏极上低电压以及栅极上高电压来读取位单元。这允许相对较高的沟道电流，因为器件在饱和状态下被使用，但是源极至漏极电压足够低以避免任何电子获得足够能量而穿过栅极氧化物注入至浮置栅极上。
使用位单元源极和漏极之间的电压的大差值以执行快速读取也可以引起非易失性存储器位单元经受不期望的CHEI干扰，其中即使并非有意但是由于高读取电压仍将发生CHEI。位单元100能够通过使用电容器100以在读取期间将浮置栅极106耦合至更高电压而补偿并且防止CHEI干扰，从而允许对于快速读取使用低的源极-漏极电压差而不会引起CHEI干扰。
位单元100也可以利用自适应读取方案，其调整电容器100上的电压以补偿工艺-电压-温度(PVT)变化。PVT变化可以影响在读取期间提供的电流量。重复周期循环(编程和擦除)可以导致电荷俘获在沟道108与栅极氧化物150之间的界面处。电荷俘获可以引起位单元的阈值电压VT的偏移，从而由此影响位单元的性能。自适应读取方案可以用来补偿由于PVT或电荷俘获导致的不正确位单元性能。在一个实施例中，通过使用被编程为1的逻辑状态的参考位单元以设置偏置条件以使得提供已知的读取电流而实施自适应读取方案。参考位单元的读取电流可以用来调整用以读取位单元的各种电压。参考位单元应该与在各种PVT条件下的位单元表现相同。自适应读取方案随后可以调整电容器110电压以补偿由于PVT变化导致的位单元的阈值电压的任何改变。在一个实施例中，参考位单元相对于位单元阵列中的行而周期循环以更好地模仿电荷俘获行为并且因此更好地控制自适应读取方案。
以下阐明的表1图示了对于示例N型实施例的读取、写入和擦除操作。
表1：位单元100操作
去耦电容器和BTBT电容器位单元
图4A是根据一个实施例的NVM位单元的顶视图。位单元400被体现为P型或N型浮置栅极MOSFET。位单元400包括横跨三个分离的有源区域414a至414c的的浮置栅极406，三个分离的有源区域由非导电区域412相互隔离。非导电区域412也可以围绕有源区域414a至414c。第一有源区域414a包括位单元400的源极402和漏极404二者。源极402和漏极404由位于浮置栅极406下方的沟道区域408分离。
浮置栅极406也在第二有源区域414b和第三有源区域414c之上至少延伸至一部分。在第三有源区域414c之上的浮置栅极406的表面区域覆盖被成型为使得电荷载流子向第三有源区域414c中的源极漏极延伸注入或者HV(高电压)或LV(低电压)轻掺杂漏极(LDD)注入能够在注入工艺期间仅穿过驻留在第三有源区域414c之上的浮置栅极406的一部分至其下方。源极漏极延伸注入是与第三有源区域414c的阱的导电类型相反导电类型的LDD注入。电荷载流子基于浮置栅极406的宽度而仅穿透浮置栅极406的该部分的一部分。附加晕环注入(被称作BTBT注入440)也被注入到第三有源区域414c中。BTBT注入可以穿透在第三有源区域414c中的浮置栅极406下方的一部分或全部穿透。
在第二有源区域414b之上的浮置栅极406的表面区域覆盖被成型为使得电流载流子向第二有源区域中的离子注入能够在注入工艺期间全部穿透驻留在第二有源区域414b之上的浮置栅极406的一部分的下方。在一个实施例中，在第二有源区域414b之上的浮置栅极406的宽度450低于阈值以使得电荷载流子的注入能够全部穿透浮置栅极406的该部分下方。
因此，电容器410被形成，其中电容器410的第一极板是浮置栅极406，并且电容器410的第二极板是第二有源区域414b。类似地，BTBT电容器430被形成，其中BTBT电容器430的第一极板是浮置栅极406，并且BTBT电容器430的第二极板是第三有源区域414c。
位单元400具有可以施加电压至位单元的四个电接触，从而由此影响浮置栅极406上的电荷。源极402被耦合至第一接触416a，漏极404被耦合至第二接触416b，电容器410被耦合至第三接触416c，并且BTBT电容器430被耦合至第四接触416d。
BTBT注入440被配置用于有助于在BTBT电容器处发生BTBT。BTBT注入440改变并未被其他注入(例如，源极漏极延伸注入或LDD注入)穿透的第三有源区域414c的部分中的浮置栅极406下方的电荷载流子的浓度。这在BTBT注入440与浮置栅极406下方的其他注入之间的边界处形成了电荷载流子类型和浓度的尖锐梯度。作为在第三有源区域414c中的浮置栅极406下方存在不同类型的电荷载流子的结果，BTBT电容器430也是晶体管，其中沟道区域由未掺杂阱以及晕环注入(两者均由相同类型的电荷载流子构成)形成。然而，这一晶体管的源极和漏极被相互短接。因此，即便由于施加电压至第三有源区域414c而晶体管“导通”，也没有电流流过这一沟道区域中。BTBT注入也有助于CHEI和IHEI。
BTBT电容器430用作栅控二极管。在高BTBT电容器430电压下，在BTBT注入440与其他注入的边界处形成的二极管将击穿，从而诱导BTBT的电荷载流子的输运。BTBT注入440的存在与并未具有这种注入的器件相比增强了这一效果。BTBT注入掺杂浓度使得BTBT电容器430的晶体管的耗尽宽度小于其否则将在BTBT注入440与另一注入之间边界处的耗尽宽度。在BTBT中，所施加的电压形成了穿过耗尽区域的电场，这向穿过耗尽区域的电子给予更多能量。这些“热”电子冲击其他原子形成了热空穴/电子配对。这些热空穴中的一些跃迁至浮置栅极406上，从而由此改变浮置栅极406的电荷水平。对于NMOS位单元，为了激活BTBT，有源区域414c被上拉至高电压(例如，6.5V－8V)，而此时其所坐落的p阱(未示出)被保持在接地电压(例如，0V)。
图4B是根据一个实施例的成对NVM位单元的电路图。与位单元100类似，位单元400可以是“成对的”以减小由存在于单个位单元中的许多位单元400所占据的空间。在一个实施例中，位单元400a和400b被构造为几乎是相互的翻转反相，如在图4B中所示。在这一结构中，位单元400a和400b共用电接触以便于减小操作位单元所需的电接触的总数目。
在一个实施例中，每个漏极404a和404b具有其自身的电接触。例如，用于漏极404a的电接触可以被称作列0接触，并且用于漏极404b的电接触可以被称作列1接触。源极402a和402b相互共用电接触。这与成对位单元200相反，其中第一位单元的源极与配对中第二位单元的电容器共用电接触。
尽管单个位单元400a和400b具有被操作用于实现每个位单元的功能的四个电接触，但是成对的位单元500在一个实施例中仅具有五个电接触以控制两个单独位单元400a和400b的操作。图4B图示了布置用于成对位单元500的电接触线的一种可能方式。在一个实施例中，使用被分离地沉积的多层金属以形成用于成对位单元500的电接触以使得它们相互电隔离。
图4C是根据一个实施例的成对NVM位单元500的顶视图。成对位单元500包括两个分离的单个位单元400a和400b。每个位单元400a和400b包括类似的浮置栅极406、源极402、漏极404、电容器410和BTBT电容器430。例如，位单元400a包括浮置栅极406a、源极402a、漏极404a、电容器410a和BTBT电容器430b，而位单元400b包括浮置栅极406b、源极402b、漏极404b和电容器410b。
图5A是根据一个实施例的成对NVM位单元阵列的电路图。列被耦合至阵列中的位单元的漏极404。每个列可以在位单元阵列的不同行中的位单元的漏极404之间被共用。例如，位单元400a与位单元400g的漏极404共用漏极404电接触，此处为列0。存储器阵列的每行包含多个成对位单元500。用于单个行的行接触被划分为三个分离的线，行0源极将行0中的每个位单元的源极402电连接在一起，行0电容将行0中的每个位单元的电容器410电连接在一起，并且行0电容BTBT将行0中的每个位单元的BTBT电容器430电连接在一起。
使得源极402和漏极404具有它们自身的电接触并且使得BTBT电容器沿着每个行被供电而不是如在位单元100中沿着每个列被供电允许使用更传统的行-页面架构来构造位单元400。在行-页面架构中，通过将BTBT电容器设置至高电压而诱导BTBT，BTBT电容器基于逐行偏置而被供电。与之相反，位单元100和200是不那么传统的列-页面架构。在列-页面架构中，通过基于逐列偏置而将漏极104设置至高电压诱导BTBT。行页面架构使其更易于使得位单元阵列缩放高达至大位计数而同时维持小页面尺寸。
使得BTBT电容器430是电容器以及其自身源极和漏极短接的分立晶体管二者也具有其他优点。如果浮置栅极406被注入至足够电压以在第三有源区域414c中的浮置栅极406下方形成沟道，则没有吸取电流，因为源极和漏极在相同电压下。这有助于防止由于阵列中的位单元之间变化而导致的操作问题。与之相反，在现有的位单元阵列中，如果由于制造变化一个位由于BTBT而在其他位之前导通，则形成可以将用来引起BTBT的高电压下拉的泄漏电流，从而由此使其更难以在阵列中其他位单元上诱导BTBT。此外，附加注入可以被添加至BTBT电容器430，而无需担心注入对于BTBT电容器430的导通电压VT的影响。
使得BTBT电容器430与第一有源区域414a上的沟道区域108分离的另一优点在于提供对于在BTBT期间俘获的电荷的抗扰性。在使用BTBT的器件中，在栅极氧化物衬底界面处俘获的电荷可以引起器件的导通电压VT偏移，从而由此使其难以对器件执行读取操作。通过将BTBT操作移动至第三有源区域414c，这一问题可以被避免。通过如上所述独立地控制栅极、源极和漏极电压而优化CHEI条件可以最小化从CHEI的电荷俘获。
图5B是根据一个实施例的成对NVM位单元阵列的顶视图。图5B图示了在位单元阵列的单个行中的四个成对位单元500或者八个单独位单元400，然而，所图示的位单元的行可以如由在附图边缘处的虚线所示而继续。图5B仅图示了位单元的单个行，然而，位单元阵列可以包括许多类似的行。位单元400a和400b构成第一成对位单元500a，位单元400c和400d构成第二成对位单元500b，位单元400e和400f构成了第三成对位单元500c，并且位单元400g和400h构成了第四成对位单元500d。
图5C是根据一个实施例具有第一金属层、金属至有源硅接触、以及覆盖的浮置栅极的成对NVM位单元阵列的顶视图。在图5C中，位单元400的浮置栅极406仅出于可读性而被覆盖，因为浮置栅极与向位单元供电的金属层电隔离。在一个实施例中，用于电容器410和BTBT电容器430的行金属层通常水平分布以使得它们通常与位单元400的行平行。在一个实施例中，用于电容器410和BTBT电容器430的行金属层包括重叠区段520，其从行金属层突出以电耦合电容器410和BTBT电容器430。这些重叠区段520可以被交织在行0电容器和行0电容器BTBT金属层之间以便于进一步节省位单元阵列的总尺寸空间。在第二和第三金属层中形成到位单元的附加电连接。源极接触在水平分布的第二金属层中均连接在一起。列接触穿过第二金属层向上至竖直分布的第三金属层。
图6是根据一个实施例的具有修改的电容器结构的成对NVM位单元阵列的顶视图。在图6的实施例中，已经改变了浮置栅极606的形状和尺寸以与在图4A中所图示实施例相比改变在第二有源区域414b和第三有源区域414c之上的浮置栅极606的表面积。在第二有源区域414b之上的所有点处，浮置栅极606具有宽度A640a，其小于等于如上所述的其中向第二有源区域414b中的注入仍然能够全部穿透浮置栅极606至其下方的宽度。更宽的宽度也在预期之中，然而，当浮置栅极电压低于器件的VT时超过宽度A640a的附加宽度并未向电容器610贡献额外的电容。
改变浮置栅极606的表面积的其他形状也在预期之中。在位单元600中，电容器610被制造得较大以提高对浮置栅极606的电压的控制。BTBT电容器630被制造得较小以减小在BTBT操作期间在第三有源区域414c与浮置栅极606之间的耦合。BTBT电容器630的宽度可以被改变以使得BTBT注入(例如，晕环注入)在第三有源区域414c中在浮置栅极606下方融合以对于BTBT操作最大化掺杂剂浓度梯度。可以通过在工艺中添加影响在第三有源区域414c中的表面掺杂的任何其他注入剂以进一步提高阱的掺杂浓度。例如，VT调整注入也可以被添加至BTBT电容器630。
在一个实施例中，使用来自两个不同光刻步骤的注入而在BTBT电容器630中的LDD与晕环区域之间形成P/N结。例如，注入可以包括第一极性的源极漏极延伸注入以及第二极性的LDD注入。例如，如果BTBT电容器具有N沟道，则源极漏极延伸注入可以是1.8V N型源极-漏极延伸注入，并且LDD注入可以是5V P型LDD注入。相对于1.8V N型源极-漏极延伸注入，采用较低的剂量(例如，较低的电荷载流子密度)、较高的能量注入来完成5V P型LDD注入。这两个注入重叠形成在BTBT电容器630下方的P/N结。作为结果，LDD注入用作对于BTBT电容器630的晕环注入。如果1.8V N型源极-漏极延伸注入具有在相同光刻步骤中其自身专用的晕环区域的形式，则BTBT电容器630将具有晕环区域，该晕环区域是1.8V注入的晕环区域与5V LDD注入的晕环区域二者的组合。
在BTBT电容器630中的晕环注入的一个实施例中，LDD注入在P/N结的一侧上具有至少1e19原子/cm3的电荷载流子浓度，并且源极-漏极延伸注入在P/N结的另一侧上具有至少1e20原子/cm3的电荷载流子浓度。在BTBT电容器630中的晕环注入的另一实施例中，LDD注入在P/N结的一侧上具有至少1e18原子/cm3的电荷载流子浓度，并且源极-漏极延伸注入在P/N结的另一侧上具有至少1e20原子/cm3的电荷载流子浓度。
在相对的BTBT电容器处的注入的组合将使得BTBT电容器具有晕环区域，该晕环区域具有比在第一有源区域414a或第二有源区域414b上任何位置更高的掺杂剂浓度，包括源极402、漏极404、电容器610、或器件上的任何其他晕环注入。在一个示例中，形成BTBT电容器630上的晕环注入的LDD注入和源极漏极延伸注入用于制造工艺中用来形成位单元600的任意别处。在这种情形中，可以形成晕环注入(通常以及位单元)而不采用任何附加工艺步骤，因为用来形成晕环注入的注入已经是用于位单元600的制造工艺的一部分。
在另一实施例中，两个晕环注入可以被组合以形成BTBT电容器630。例如，用来形成位单元600的工艺可以包括用于形成1.0V逻辑器件的步骤,该器件并入了第一晕环注入。同样的工艺可以包括用于形成1.8V I/O器件的步骤，该器件并入了与第一晕环注入相比具有不同剂量和/或能量的第二晕环注入。在这一实施例中，这些晕环注入二者也可以被注入在位单元600的第三有源区域414c中以形成BTBT电容器630。晕环注入630的组合形成了具有比1.0V逻辑器件或1.8V I/O器件更高剂量的晕环。用来读取浮置栅极的晶体管可以使用在漏极上的逻辑晕环以及在源极上的I/O晕环。
去耦的电容器以及BTBT电容器位单元操作
与位单元100类似，位单元400使用带间隧穿(BTBT)以对浮置栅极编程，并且取决于位单元是P型还是N型使用沟道热电子注入(CHEI)或冲击离子化热电子注入(IHEI)以擦除浮置栅极。以下描述对使用CHEI来擦除的N型位单元400的操作进行了描述，然而，概念等同的适用于替代地使用IHEI来擦除P型位单元的操作。
与位单元100类似，位单元400具有优点，因为电容器410从源极402和漏极404二者去耦，所以电容器410可以用来调整浮置栅极406上的电压而不会影响源极402或漏极404处的电压。同理适用于BTBT电容器430。由于在浮置栅极406与第二有源区域414b和第三有源区域414c之间的电容，浮置栅极406电压将与施加在第二有源区域414b和第三有源区域414c处的电压成比例。偏置浮置栅极406而不会影响源极402或漏极404电压的能力有利于读取、写入和擦除操作。
可以按照与位单元100相同方式实现经由CHEI擦除浮置栅极406。位单元400具有与位单元100相同的优点，例如，通过在擦除期间改变电容器410和BTBT电容器430上的电压而维持更高CHEI效率的能力。在擦除期间，电容器410和BTBT电容器430执行改变浮置栅极406上电压的相同功能以实现更高的CHEI效率。位单元400类似地能够利用提高的CHEI效率以通过减小执行CHEI擦除操作所需的电荷泵的尺寸而降低位单元的总尺寸。
经由BTBT对位单元400的浮置栅极406的写入比位单元100中更难发生。为了经由BTBT对浮置栅极406写入，更大的电压被施加至BTBT电容器430。当在二极管耗尽区域中的浮置栅极406下方存在强电场时，BTBT发生。二极管耗尽区域划定了二极管结边界，其在第三有源区域414c中的源极延伸与(或LDD注入)BTBT注入440之间。在二极管结处的例如6－8V的高电压的存在使得电荷载流子隧穿至浮置栅极406之上。
位单元400特别有利的是，其对于如上所述的“缓慢位”或“快速位”并非敏感。因为BTBT电容器430与沟道区域408隔离，防止了由于BTBT而形成电流通路。因为当使用BTBT写入时电流无法流过沟道区域408，“快速位”无法偶然地阻止对相同行/列中的其他位单元的写入。行中其他单元也无法防止对“缓慢位”编程。
可以按照与位单元100中相同方式完成对浮置栅极406的读取。在读取期间，电容器410和BTBT电容器430执行了如下相同功能：改变浮置栅极406上的电压以影响在任何给定时间下读取哪些位。为了读取在浮置栅极406上的电压，源极402、漏极404、电容器410和BTBT电容器430被设置为不同电压，其将取决于浮置栅极406上的电压而激活或者不激活位单元400。电容器110和BTBT电容器430上的电压可以被改变以选择性地读取位单元阵列中的特定位单元400。与现有的非易失性存储器位单元相比，位单元400具有与位单元100相同的益处，例如改进了读取时间并且实施了自适应读取方案。
以下阐明的表2图示了用于示例N型实施例的读取、写入和擦除操作。
表2：位单元400操作
电子设计自动设计流程的概述
图7是图示了在集成电路的设计和制造中的各种操作的流程图700。这一工序开始于产生产品想法710，在使用电子设计自动化(EDA)软件的设计工序712期间实现710。当完成设计时，可以在734下线(taped-out)。在下线之后，在736制造半导体裸片以形成集成电路设计中的各种物体(例如，包括栅极、金属层、通孔的位单元)。执行封装和组装工序738，738导致得到最终芯片740。
EDA软件712可以被实施在包括存储器的一个或多个计算装置中。存储器的示例是非瞬态计算机可读存储介质。例如，EDA软件712被作为指令存储在计算机可读存储介质中，由用于执行以下描述的设计流程的操作714－732的处理器所执行。这一设计流程描述是为了解释说明目的。特别地，该说明并非意在限定本公开内容。例如，实际集成电路设计可以需要设计者按照与在此所描述的顺序的不同的顺序执行设计操作。
包括参照图1A至图6如上所述的一个或多个NVM位单元或电路的单元库可以被存储在存储器中。EDA软件712可以参照单元库以产生并入了NVM位单元或电路的电路或电子设备。
在系统设计714期间，设计者描述了要实施的功能。它们也可以执行假设分析计划以提炼功能并且检查成本。注意，硬件-软件架构划分可以发生在这一阶段。在逻辑设计和功能验证716期间，编写用于电路中的模块的VHDL或者Verilog代码，并且对于功能精确度检查设计。更具体地，检查设计以确保其产生正确输出。在综合和针对测试的设计718期间，VHDL/Verilog被转换为网表。该网表可以被优化以用于目标技术。此外，可以设计并实施测试以检查最终完成的芯片。在网表验证720期间，对于与时序约束一致性、以及对于与VHDL/Verilog源代码的对应性而检查网表。
在设计计划722期间，构造用于芯片的总平面图并且对于时序和顶层布线进行分析。在这一阶段可以使用的来自Mountain View,CA的Synopsys公司的示例EDA软件产品包括：和IC产品。在物理实施724期间，发生布图(电路元件的定位)和布线(电路元件的连接)。在分析和提取726期间，在晶体管层级验证电路功能，这允许精化。在物理验证728期间，检查设计以确保以下的正确性：制造，电问题，光刻问题和电路。在分辨率增强730期间，执行对布局的几何形状操控以改进设计的可制造性。在掩模数据准备732期间，提供用于产生掩模以形成最终产品的“下线”数据。
在如上所述一个或多个阶段期间可以使用本公开内容的实施例。具体地，在一些实施例中，本公开内容可以用于EDA软件712中，包括在设计计划722与物理实施224之间的操作。
附加考虑
位单元是广泛可用的。例如，位单元可以用作对于昂贵闪存的备选。闪存是昂贵的，因为其需要并非是标准CMOS逻辑工艺一部分的大量附加工艺步骤来形成，并且其增加了巨大量的热。与之相反，可以不采用附加工艺步骤而使用现有的CMOS逻辑工艺构造位单元。
闪存特征在于用于控制栅极电容(例如，70％电容)的大量浮置栅极。大多数这些电容在浮置栅极的侧壁上，这导致了高栅极堆叠，使得器件难以在工艺中与其他器件集成。
在阅读本公开内容时，读者将通过在此公开的原理而领会到额外的备选结构以及功能设计。因此，尽管已经示出并描述了特定实施例和应用，但应该理解的是所述实施例并不限于在此公开的精确构造和部件。对于本领域技术人员明显的是，可以不脱离所附权利要求中限定的精神和范围而对于在此所述的方法和设备的设置、操作和细节做出各种修改、改变和变形。

Claims (17)

1.一种非易失性存储器位单元，包括：
在衬底中的第一有源区域，所述第一有源区域包括源极、漏极和阱，所述源极具有第一导电类型的第一注入，所述漏极具有与所述第一导电类型相反极性的第二导电类型的第二注入，所述阱具有所述第二导电类型；
在所述衬底中的第二有源区域，由非导电区域与所述第一有源区域分离；
浮置栅极，在所述衬底之上从在所述源极和所述漏极之间的所述第一有源区域的一部分向所述非导电区域之上的所述第二有源区域的一部分延伸，所述浮置栅极不延伸到除所述第一有源区域和所述第二有源区域之外的有源区域之上；以及
电容器，包括第一极板和第二极板，所述第一极板包括所述浮置栅极的在所述第二有源区域之上的一部分，并且所述第二极板包括所述第二有源区域的在所述浮置栅极之下的一部分。
2.根据权利要求1所述的非易失性存储器位单元，其中所述电容器与所述源极和所述漏极分离。
3.根据权利要求1所述的非易失性存储器位单元，其中所述第二有源区域包括电荷载流子的注入，所述电荷载流子的注入包括源极漏极延伸注入与轻掺杂漏极(LDD)注入中的至少一个。
4.根据权利要求3所述的非易失性存储器位单元，其中所述电荷载流子的注入被配置用于将电荷载流子注入所述浮置栅极的在所述第二有源区域之上的整个部分之下。
5.根据权利要求1所述的非易失性存储器位单元，其中所述浮置栅极的在所述第二有源区域之上延伸的所述一部分包括小于或者等于指定宽度的宽度，在所述指定宽度之上电荷载流子的附加有角度注入无法穿透所述第二有源的区域的位于所述浮置栅极的所述一部分之下的整个宽度。
6.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区域包括源极漏极延伸注入和轻掺杂漏极(LDD)注入中的至少一个，并且其中所述漏极包括晕环注入。
7.根据权利要求1所述的非易失性存储器位单元，包括连接至所述源极的第一电接触，连接至所述漏极的第二电接触，以及连接至所述第二有源区域的第三电接触。
8.根据权利要求7所述的非易失性存储器位单元，其中所述第一电接触与第二位单元的第二电容器被共用，并且所述第三电接触与所述第二位单元的第二源极被共用。
9.根据权利要求1所述的非易失性存储器位单元，其中所述第二有源区域具有与在所述第一有源区域中的源极/漏极注入相同极性的注入。
10.根据权利要求1所述的非易失性存储器位单元，其中所述漏极包括晕环注入和源极/漏极延伸注入。
11.根据权利要求10所述的非易失性存储器位单元，其中，使用两个不同的光刻/注入步骤在所述漏极上形成所述晕环注入。
12.根据权利要求1所述的非易失性存储器位单元，其中所述第一有源区域具有附加注入，并且所述第二有源区域不具有所述附加注入。
13.根据权利要求1所述的非易失性存储器位单元，其中所述源极和漏极均具有晕环注入，并且其中所述漏极的晕环注入具有比所述源极的晕环注入更高的电荷载流子浓度。
14.根据权利要求1所述的非易失性存储器位单元，其中所述第二有源区域具有短接所述第二有源区域的在所述浮置栅极之下的所述一部分的注入。
15.根据权利要求1所述的非易失性存储器位单元，其中所述位单元被配置用于利用少于四个电耦合到所述位单元的电接触来执行读取操作、写入操作和擦除操作。
16.一种非瞬态机器可读介质，存储代表非易失性存储器位单元的数据，所述非易失性存储器位单元包括：
在衬底中的第一有源区域，所述第一有源区域包括源极、漏极和阱，所述源极具有第一导电类型的第一注入，所述漏极具有与所述第一导电类型相反极性的第二导电类型的第二注入，所述阱具有所述第二导电类型；
在衬底中的第二有源区域，由非导电区域与所述第一有源区域分离；
浮置栅极，在所述衬底之上从在所述源极和所述漏极之间的所述第一有源区域的一部分向所述非导电区域之上的所述第二有源区域的一部分延伸，所述浮置栅极不延伸到除所述第一有源区域和所述第二有源区域之外的有源区域之上；以及
电容器，包括第一极板和第二极板，所述第一极板包括所述浮置栅极的在所述第二有源区域之上的一部分，并且所述第二极板包括所述第二有源区域的在所述浮置栅极之下的一部分。
17.根据权利要求16所述的非瞬态机器可读介质，其中所述电容器与所述源极和所述漏极分离。
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