JP2005191506A - 不揮発性記憶装置、半導体集積回路装置、及び半導体装置 - Google Patents

Abstract

【課題】 通常ＣＭＯＳプロセスの製造工程を全く変更せず、ゲート酸化膜厚の影響を受けない廉価な不揮発性メモリを提供する。
【解決手段】 ＭＯＳトランジスタのソース、ウエル、基板もしくは深いウエルから構成される縦型バイポーラトランジスタにおいて、ウエルをベースとして順バイアスを印加し、基板もしくは深いウエルから注入される少数キャリアを加速してホットキャリア化し、コレクタとなるソース近郷のサイドスペーサへ注入・トラップさせて書込みを行う。トランジスタの絶縁膜サイドスペーサを電荷蓄積領域とすることにより、リテンション等の性能がゲート酸化膜厚に依存しないため、１００ｎｍ以下の微細ＣＭＯＳトランジスタプロセスにおいても、製造工程を全く変更することなく製造可能となる。
【選択図】 図１

Description

本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する半導体装置に関し、通常の相補型ＭＩＳトランジスタ（以下、ＣＭＯＳトランジスタという）の製造工程に新たな工程を追加することなく製造可能であり、かつ低電圧で書込みが可能な不揮発性記憶装置に関する。

記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置として、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下、フラッシュメモリという）が提供されている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラムを消去し、新たなデータやプログラムをメモリセルへ再度書き込み（プログラミング）する事が可能である。

そのため、このフラッシュメモリあるいはフラッシュメモリを内蔵するマクロコンピュータを応用システムに組み込んだ後、データの変更、プログラムのバグの修正、あるいはプログラムの更新等が必要になった場合、フラッシュメモリに記憶されたデータやプログラムを応用システム上で変更できるので、応用システムの開発期間の短縮化が図れ、また、応用システムのプログラム開発に柔軟性を得ることができる。

一方、近年、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）カードの応用分野が飛躍的に拡がりつつあり、中でも無線タグ、あるいはＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる認証方式が、従来のバーコード読み取り方式に代わって、利用され始めている。ＲＦＩＤシステムにおいては、リーダー装置から発信された１０ＭＨｚから３ＧＨｚ程度の高周波を、数ｍｍから１ｍ程度の範囲内に存在するＲＦＩＤチップが受信し、チップ内部に備えたアンテナが受信した高周波から直流電圧を発生させ、内部回路を動作させる。ＲＦＩＤチップには、認証データが不揮発性メモリに記憶されており、このデータをＲＦ信号へ変調して送信し、前記リーダー装置で受信して、ＲＦＩＤチップの認証が行われている。ＲＦＩＤチップに搭載される不揮発性メモリには、大きく２つの要件がある。第１は、超低コストであることであり、これはＲＦＩＤチップの市場価格が５０円以下であることから必然である。第２は、低電圧、低消費電力で動作することである。本要件は、ＲＦＩＤチップが高周波を受信して、チップ内部で発生可能な電力が極めて小さいためであり、非接触状態で不揮発性メモリの他に、論理回路や、発信回路等を同時に動作する必要があることによる。

本発明者らは、本発明を完成した後、下記の観点から公知例調査を行った。

調査の観点は、ＣＭＯＳトランジスタの製造工程に新たな工程を追加することなく製造可能な不揮発性記憶トランジスタであり、情報の記憶のための特別なフローティングゲートを持たない観点である。

その結果、特許文献１〜３、および非特許文献１が発見された。

米国特許第５，４０８，１１５号公報 米国特許第５，９６９，３８３号公報 特開２００１−１５６１８８号公報 福田ら、"Ｎｅｗ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｃｈａｒｇｅ−Ｔｒａｐｐｉｎｇ Ｓｉｄｅｗａｌｌ"，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２４，Ｎｏ．８，Ｊｕｌｙ ２００３，ｐｐ４９０−４９２

第１の問題点として、従来からＮＯＲ型フラッシュメモリ製品において一般的に利用されている、フローティングゲートとコントロールゲートの縦積み構造のメモリセル、すなわちスタックド・ゲート型メモリセルでは、メモリセル構造が複雑であることに起因する製造コストの増加という問題点のあることが本発明者によって明らかにされた。特に、近年、市場が急拡大しているＲＦＩＤチップにおいて、不揮発性メモリにスタックド・ゲート型メモリセルを採用することは製造コストの増加をもたらす。本発明者の検討によれば、これは、下記のホトマスクや製造工程の増加が原因であると考えられる。すなわち、フラッシュメモリのトンネル酸化膜はロジック回路用トランジスタのゲート酸化膜、あるいはＤＲＡＭセルトランジスタのゲート酸化膜より厚いため、トンネル酸化膜の作り分け用マスク、フラッシュメモリのフローティングゲート用のポリシリコン膜の追加・加工マスク、フラッシュメモリのワード線を加工するマスク、フラッシュメモリのドレイン領域を形成するための不純物注入用マスク、さらに、書き込み・消去回路を構成する高耐圧トランジスタの低濃度Ｎ型ソース・ドレイン領域及び低濃度Ｐ型ソース・ドレイン領域を形成するための不純物注入用マスク、が必要になり、追加すべきマスク数は最低限でも６枚となる。このため、スタックド・ゲート型メモリセルを用いた不揮発性メモリを搭載したＲＦＩＤチップを提供することがコスト的に困難となっている。これを解決するには、ＣＭＯＳトランジスタの製造工程に新たな工程を追加することなく製造可能な不揮発性記憶トランジスタを採用すればよく、さらに情報の記憶のための特別なフローティングゲートを持たない構造とすればよい。

本発明者が従来の技術を調査し、検討した結果によれば以下の点が明らかにされた。先ず、米国特許公報第５，４０８，１１５号、米国特許公報第５，９６９，３８３号には、図２２にそのメモリセル構造と書込み方式が示めされるように、サイドスペーサを利用したスプリットゲートを有し、サイドスペーサは酸化膜／シリコン窒化膜／酸化膜（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ、以下ＯＮＯをいう）から構成され、ＯＮＯ膜中へ電荷蓄積を行うメモリセル方式を開示している。この従来の第１のメモリセルでは、図２２に示すように、基板１４１の表面のゲート酸化膜１４２を介してセレクトゲート１４３が配置され、セレクトゲート１４３の周辺部に下部酸化膜１４５、シリコン窒化膜１４６、および上部酸化膜１４７が積層された後に、サイドスペーサ形状のコントロールゲート１４８が配置されている。従来の第１のメモリセルのソース１４４は、上記セレクトゲート１４３の加工直後に形成され、ドレイン１４９は上記コントロールゲート１４８の加工後に形成されるため、ドレイン１４９側のコントロールゲート１４８のみがゲート電極として機能する。

本従来の第１のメモリセルへの書込み動作は、ドレイン１４９へ５Ｖ、セレクトゲート１４３へ１Ｖ、コントロールゲート１４８へ１０Ｖを印加してチャンネルをオンさせ、ソース１４４から走行してくる電子１５０をセレクトゲート１４３とコントロールゲート１４８の境界下部のチャンネル領域で発生する横方向の強電界内で加速してホットエレクトロン化し、上記下部酸化膜１４５を貫通させて上記シリコン窒化膜１４６中へ注入しトラップすることにより行われる。この動作は、ホットエレクトロンの注入位置がドレイン近傍ではないことから、一般的には、ソース・サイド・インジェクション（ＳＳＩ）方式と呼ばれている。前記シリコン窒化膜１４６中へトラップされた電子１５１により、コントロールゲート１４８から測ったしきい電圧を上昇させ、書込み状態を得る。

本従来の第１のメモリセルでは、ＯＮＯ構造のサイドスペーサ、およびコントロールゲート１４８を形成するための製造工程を追加する必要がある点、および、書き込みに必要な動作電圧１０Ｖを制御するための回路用に高耐圧トランジスタが必要であるため、通常のＣＭＯＳトランジスタの製造工程へ大幅な工程追加が必要であるという第２の問題点がある。その結果、製造コストの増加は免れない。

また、特開２００１−１５６１８８号公報に開示されている電気的に書き込み可能な従来の第２の不揮発性メモリセルは、図２３に断面構造を示すように、基板１６１の表面のゲート酸化膜１６２を介してゲート１６３が配置され、ゲート１６３の周辺部に下部酸化膜１６４、シリコン窒化膜１６５、および上部酸化膜１６６が積層された後に、サイドスペーサ形状のサイドゲート１６７、低濃度ソース・ドレイン１６８、ドレイン１７０、ソース１７１が配置されており、前記ゲート１６３とサイドゲート１６７はサリサイド膜１７２で接続され、酸化膜サイドスペーサ１６９の外側の前記ソース１７１とドレイン１７０の上部にもサイリサイド膜１７２が形成されている。

本従来の第２のメモリセルでは、前記ゲート１６３と前記ドレイン１７０へ適当な電圧を印加して、トランジスタをオンさせ、ドレイン１７０近傍において発生させたホットエレクトロン１７４を前記シリコン窒化膜１６５へ注入・トラップさせて書込みを行う。ソース・ドレインを入れ替えた書込み動作を行うことにより、ソース１７１側の前記シリコン窒化膜１６５へもホットエレクトロン１７３の注入・トラップが可能であるため、１セルで２ビットの情報が保存できる。

本従来の第２のメモリセルにおいても、ＯＮＯ構造のサイドスペーサ、およびサイドゲート１６７を形成するには通常のＣＭＯＳトランジスタの製造工程を変更する必要があり、結果として製造コストの増加は免れない。

さらに、福田らによる”Ｎｅｗ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｃｈａｒｇｅ−Ｔｒａｐｐｉｎｇ Ｓｉｄｅｗａｌｌ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２４，Ｎｏ．８，Ｊｕｌｙ ２００３，ｐｐ４９０−４９２に開示されている電気的に書き込み可能な従来の第３の不揮発性メモリセルは、図２４に断面構造を示すように、Ｐ型基板１８１の表面に膜厚７．６ｎｍのゲート酸化膜１８２を介して長さ０．４μｍのゲート１８３が配置され、ゲート１８３の周辺部に膜厚４．５ｎｍの下部酸化膜１８４を形成した後、膜厚２０ｎｍのシリコン窒化膜１８５、および、膜厚５０ｎｍの上部酸化膜１８６がサイドスペーサ状に形成され、前記シリコン窒化膜１８５の直下の基板表面にソース１８７、ドレイン１８８が配置されている。

本従来の第３のメモリセルへの書込みは、前記ゲート１８３、およびドレイン１８８へ書込み電圧４．３Ｖを、書込み時間１ｍｓの間印加して、ドレイン１８８の近傍で発生するチャンネルホットエレクトロン１８９を、前記シリコン窒化膜１８５へ注入して行う。また、読出し動作は、ソース１８７側へ正電圧１．２Ｖを印加して、メモリセルのしきい電圧を判定して行う。前記の書込み条件では、約１Ｖのしきい電圧の変化が得られる。

本従来の第３のメモリセルにおいては、前記従来の第１、および第２のメモリセルに必要であったコントロールゲート１４８、およびサイドゲート１６７に対応するゲートは不要である。しかしながら、前記チャンネルホットエレクトロン１８９を前記シリコン窒化膜１８５への注入する方向の電界分布を形成するため、下部酸化膜１８４の膜厚を前記ゲート酸化膜１８２より薄くして、フリンジ電界強度を増加させる必要がある。また、前記フリンジ電界強度は、前記幅２０ｎｍのシリコン窒化膜１８５の直下における前記ドレイン１８８の接合位置に非常に敏感に影響される。したがって、安定的に均一な書込み特性を得るためには、前記ドレイン１８８を形成するイオン注入量やその後の熱処理等の形成条件の最適化、前記サイドスペーサ状の上部酸化膜１８６の長さの精密な制御が必要である。したがって、上記本従来の第３のメモリセルに特有の製造工程は、既存のＣＭＯＳトランジスタの製造工程にそのまま合致する可能性は低く、製造条件の変更が必要となり、結果として既存のＣＭＯＳトランジスタの性能が劣化、もしくは変動するという第３の問題点に達する。

本発明の目的は、通常のＣＭＯＳトランジスタの製造工程を何ら変更することなく、フローティングゲートを使用しない不揮発性メモリを提供することにある。

本発明の別の目的は、通常のＣＭＯＳトランジスタの製造工程を何ら変更することなく、信頼性の高い読出し動作が可能なフリップフロップ構成のメモリセル構造、すなわち、廉価で実用に耐え得る不揮発性メモリモジュールを提供することにある。

本発明のその他の目的は、通常のロジック回路プロセス、アナログ回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、廉価な不揮発性メモリを搭載した半導体装置を提供することにある。

本発明の他の目的は、通常のＣＭＯＳトランジスタの製造工程を何ら変更することなく形成された不揮発性メモリセルをメモリモジュールやアナログ回路の救済用回路、もしくはトリミング回路に利用する技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕第１の観点は、トランジスタのソースをコレクタ、ウエルをベース、および基板、あるいは深いウエルをエミッタとする縦型バイポーラトランジスタ構造において、ソースとウエル間に逆バイアスを印加した状態で、ウエルと基板、あるいは深いウエルが構成するベース・エミッタ接合を順バイアスして、ウエル中へ注入させた少数キャリアをソース近傍の絶縁膜中、例えばサイドスペーサ中へ注入・トラップさせる、いわゆる基板ホットエレクトロン注入により書込みを行うことであり、前記ソースの逆バイアス条件と前記ウエルの順バイアス条件を適当に設定することによりトランジスタ構造を変更することなく、不揮発性メモリセルとして動作させることを意図するものである。

〔２〕第２の観点は、２つの負荷トランジスタと、２つの本発明の不揮発性トランジスタとからフリップフロップが構成され、各々の不揮発性トランジスタのソースへ印加される前記逆バイアス条件を変えることにより差動書込みを行い、書込み後の前記不揮発性トランジスタのしきい電圧変化が小さい場合においても、安定な差動読出しが可能な不揮発性記憶装置の提供を企画するものである。

〔３〕第３の観点は、２つ負荷トランジスタと、２つの本発明の不揮発性トランジスタとからフリップフロップが構成され、各々の不揮発性トランジスタのウエルへ印加される前記順バイアス条件を変えることにより差動書込みを行い、書込み後の前記不揮発性トランジスタのしきい電圧変化が小さい場合においても、安定な差動読出しが可能な不揮発性記憶装置の提供を企画するものである。

〔４〕第４の観点は、前記不揮発性記憶装置と、前記不揮発性記憶装置へデータを書き込みための書込み制御回路と、前記不揮発性記憶装置へ書き込むデータ、及び前記不揮発性記憶装置から読み出されたデータを保持するためのデータラッチ回路を備えた半導体集積回路装置の提供を意図するものである。

〔５〕第５の観点は、前記半導体集積回路装置の用途として、ＲＦＩＤのチップ認証情報の記憶回路、および救済情報の記憶回路を考慮する。このとき半導体装置は、半導体基板上に、被救済回路と、前記被救済回路を代替する救済回路とを含み、前記半導体積回路装置は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路として利用される。

前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイとしてよく、また、前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよい。また、前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイとしてよい。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、トランジスタのソースをコレクタ、ウエルをベース、および基板、あるいは深いウエルをエミッタとする縦型バイポーラトランジスタ構造において、基板ホットエレクトロンをソース近傍の絶縁膜中、例えばサイドスペーサ中へ注入・トラップさせる電位条件を選択することにより、トランジスタ構造定数を全く変更することなく不揮発性メモリセルとして動作させることが可能となり、廉価な不揮発性メモリを提供できる。

電荷トラップ領域はソース近傍のサイドスペーサであり、酸化膜、窒化膜、それらの積層膜であってもかまわない。したがって、本発明の不揮発性メモリセルにおいては、従来のフローティングゲートを電荷蓄積領域として使用しないため、データリテンション特性がゲート酸化膜厚に全く影響されない。これは、本発明の不揮発性メモリセルとして使用するトランジスタが、いずれの技術世代でもよく、例えば６５ｎｍ技術によるゲート長５０ｎｍ、ゲート酸化膜厚１．２ｎｍのトランジスタでもその製造工程を変更することなく廉価な不揮発性メモリを搭載できる。

図１には、本発明に係る半導体装置が有する不揮発性メモリを実施する最良の形態を説明するためのメモリセルの断面構造の一例が示される。同図において、Ｐ型シリコン基板１の表面領域に素子分離２、深いＮ型ウエル３、Ｐ型ウエル４が配置され、前記Ｐ型ウエル４の表面領域にゲート絶縁膜５、ゲート６、低濃度ソース・ドレイン７、サイドスペーサ８、および、ソース・ドレイン９が形成され、前記深いｎ型ウエル３への接続のためのＮ型拡散層１０、および、前記Ｐ型ウエル４への接続のためのＰ型拡散層１１が備えられている。

図１において、本発明に係る半導体装置が有する不揮発性メモリへの書込みは、前記ソース９へ接合耐圧以下のソース電圧（ＶＳ）、前記Ｐ型ウエル４へ順方向ウエル電圧（ＶＰ）、および前記深いＮ型ウエル３へ接地電位（ＶＤＮ＝０Ｖ）を印加して行う。上記電圧条件によれば、前記深いＮ型ウエル３から前記Ｐ型ウエル４中へ少数キャリアである電子１２が注入され、コレクタとして働く前記ソース９のソース電圧（ＶＳ）が十分に高い場合には、注入された前記電子１２はホットエレクトロンとなり、前記Ｐ型ウエル４中で加速され、前記ソース９へ向かって走行する。前記ホットエレクトロン１２の一部は前記サイドスペーサ８中へも注入され、トラップされ、トラップ電子１３は下部の前記低濃度ソース・ドレイン７を変調する結果、高抵抗化され、ドレインへ例えばＶＤ＝１．２Ｖを印加した読出しを行えば、ドレイン電流の減少として書込み状態が確認される。上記書込み動作において、前記前記ゲート６へもゲート耐圧以下のゲート電圧（ＶＧ）を印加しておくと、前記ホットエレクトロン１２は前記ゲート６の方向へも加速され、前記サイドスペーサ８、および前記ゲート絶縁膜５中へより多く注入・トラップされる。

図２には、本発明に係る半導体装置が有する不揮発性メモリセル回路の一例が示される。同図において、負荷トランジスタである２つのＰチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）と、２つのＮチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）がフリップフロップを構成しており、前記Ｎチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）は図１に示された構造を持つ記憶トランジスタであり、各々記憶トランジスタが配置されたＰ型ウエル（ＰＷ）は電気的に分離され、各々のＰ型ウエルはＰ型ウエル線ＶＰＬ、ＶＰＲへ接続されている。上記２つのＰ型ウエル（ＰＷ）は共通の深いＮ型ウエル内に形成され、深いＮ型ウエル線ＶＤＮへ接続されている。また、各々記憶トランジスタのソースはともに共通ソース線（ＶＳ）へ接続され、２つのＰチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）のソースはともに電源線（ＶＣＣ）へ接続される。

図３には、図２に示された本発明に係る半導体装置が有する不揮発性メモリセル回路の平面構造の概略が示される。同図において、深いＮ型ウエル２４、Ｐ型ウエル２６、Ｎ型ウエル２５が所望の領域に配置され、Ｐチャンネル型トランジスタを定義するための活性領域２２、Ｎチャンネル型トランジスタを定義するための活性領域２１、前記Ｐ型ウエル２６へ接続するための活性領域２３が設けられ、右ゲート２７が右側のＰチャンネル型トランジスタとＮチャンネル型トランジスタを、および左ゲート２８が左側のＰチャンネル型トランジスタとＮチャンネル型トランジスタを構成している。前記Ｎチャンネル型トランジスタを定義するための活性領域２１にはＮ型ソース・ドレイン３１、前記Ｐチャンネル型トランジスタを定義するための活性領域２２にはＰ型ソース・ドレイン３３、前記Ｐ型ウエル２６へ接続するための活性領域２３にはＰ型拡散層３２が形成されている。前記右ゲート２７はコンタクトホール３５を介して第１金属配線からなる左ノード線（ＶＬ）３７へ接続され、前記左ノード線（ＶＬ）３７は左側のＰチャンネル型トランジスタとＮチャンネル型トランジスタのドレインへコンタクトホール３５を介して接続され、前記左ゲート２８はコンタクトホール３５を介して第１金属配線からなる右ノード線（ＶＲ）３６へ接続され、前記右ノード線（ＶＲ）３６は右側のＰチャンネル型トランジスタとＮチャンネル型トランジスタのドレインへコンタクトホール３５を介して接続されて、フリップフロップが構成されている。２つの前記Ｐチャンネル型トランジスタのソースはコンタクトホール３５を介して第１金属配線からなる電源線（ＶＣＣ）３８へ接続され、２つの前記Ｎチャンネル型トランジスタのソースはコンタクトホール３５を介して第１金属配線３９へ接続され、２つの前記第１金属配線３９はスルーホール４１を介して第２金属配線４２からなる共通ソース線（ＶＳ）へ接続されている。２つの前記Ｐ型拡散層３２は、コンタクトホール３５を介して第１金属配線４０からなる左Ｐ型ウエル線（ＶＰＬ）、および右Ｐ型ウエル線（ＶＰＲ）へ接続されており、独立に制御される。

図４には、図１から図３に示された本発明の不揮発性メモリセルの動作電圧条件が示される。先ず、左側のＮチャンネル型トランジスタへの書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、前記深いＮ型ウエル線（ＶＤＮ）を接地電位、Ｎ型ウエル線（ＶＮ）と電源線（ＶＣＣ）をともに電源電圧（Ｖｃｃ）に固定した後、共通ソース線（ＶＳ）へ接合耐圧以下の正電圧＜ＢＶｊ、たとえば５Ｖを印加し、書込みを行う左Ｐ型ウエル線（ＶＰＬ）へのみ、ＩＶのような順バイアス電圧（＞Ｖｂｅ）を書き込み時間の期間印加して、基板ホットエレクトロンを左側のＮチャンネル型トランジスタのソース近傍のサイドスペーサへ注入して、そのしきい電圧を０．４〜０．６Ｖ上昇させる。書込み時間は、１０ｍｓから１００ｍｓである。

消去動作（Ｅｒａｓｅ）では、電源線（ＶＣＣ）を浮遊電位、Ｎ型ウエル線（ＶＮ）を接地電位に固定した後、左右のＰ型ウエル線（ＶＰＬ、ＶＰＲ）、共通ソース線（ＶＳ）、および深いＮ型ウエル線（ＶＤＮ）へゲート絶縁膜の破壊耐圧（ＢＶｏｘ）以下の正電圧を印加し、前記サイドスペーサ中へトラップされた電子をＰ型ウエル内へトンネル放出させることにより行う。

読み出し動作（Ｒｅａｄ）においては、前記電源線（ＶＣＣ）、およびＮ型ウエル（ＶＮ）へ電源電圧（Ｖｃｃ）を徐々に印加し、前記Ｎ型ウエル２５との静電カップリングにより前記左右のゲート２７、２８の電位が上昇する過程で、しきい電圧の低い右側のＮチャンネル型トランジスタがオンし始める一方で、しきい電圧の高い左側のＮチャンネル型トランジスタはオフしたままとなり、さらに電源電圧を上昇すると、右側のＮチャンネル型トランジスタが完全にオンし、右側ノード（ＶＲ）がＬｏｗ状態へ、左側のＮチャンネル型トランジスタはオフし、左側ノード（ＶＬ）がＨｉｇｈ状態へ固定され、このとき、左側のＰチャンネル型トランジスタがオン状態、右側のＰチャンネル型トランジスタがオフ状態となり、ラッチが固定される。左右のノード線（ＶＬ、ＶＲ）の電位状態は、インバータ（ＩＮＶ）を介して出力し（ＶＯＬ、ＶＯＲ）、読出しが行われる。

本発明の不揮発性メモリセルの読出し動作を安定に行うため、前記Ｐチャンネル型トランジスタのゲート容量Ｃｇｐは、以下のように規定される。電源線（ＶＣＣ）、およびＮ型ウエル線（ＶＮ）へ電源電圧（Ｖｃｃ）を徐々に印加する過程で、ゲート電位Ｖｇは、Ｖｇ＝Ｃｇｐ／ＣｔＶｃｃで変化する。ここでＣｔは左右のノード線（ＶＬ、ＶＲ）と接地電位との間の全静電容量であり、Ｃｔ＝Ｃｇｐ＋Ｃｇｎ＋Ｃｉｉである。また、ＣｇｎはＮチャンネル型トランジスタのゲート容量、Ｃｉｉはインバータ（ＩＮＶ）の入力ゲート容量である。インバータ（ＩＮＶ）を構成するＮチャンネル型トランジスタが、メモリセルのそれと同等寸法で構成される場合、通常、インバータ（ＩＮＶ）を構成するＰチャンネル型トランジスタのチャンネル幅はＮチャンネル型トランジスタの２倍に設計されるため、Ｃｉｉ＝３Ｃｇｎとなる。したがって、Ｃｔ＝Ｃｇｐ＋４Ｃｇｎとなり、Ｖｇ＝Ｃｇｐ／（Ｃｇｐ＋４Ｃｇｎ）Ｖｃｃとなる。メモリセルを構成するＮチャンネル型トランジスタの消去状態でのしきい電圧をＶｔｈｉとすると、読出し動作において、ラッチを固定するためには、Ｖｇ＞Ｖｔｈｉが必要条件であり、これは、Ｖｔｈｉ＜Ｃｇｐ／（Ｃｇｐ＋４Ｃｇｎ）Ｖｃｃと書ける。また、電源電圧がＶｃｃ／２まで上昇した時点でラッチを固定するためには、Ｖｔｈｉ＜Ｃｇｐ／（Ｃｇｐ＋４Ｃｇｎ）Ｖｃｃ／２であり、安定動作条件は、Ｃｇｐ／Ｃｇｎ＞８Ｖｔｈｉ／（Ｖｃｃ−２Ｖｔｈｉ）となる。例えば、Ｖｔｈｉ＝０．４Ｖ、電源電圧Ｖｃｃ＝１．８Ｖの場合、Ｃｇｐ／Ｃｇｎ＞３．２、すなわち、メモリセルのＰチャンネル型トランジスタのチャンネル幅はＮチャンネル型トランジスタの３．２倍以上に設計せねばならない。

《ソース線分割型不揮発性メモリ》
図５には、本発明に係る半導体装置が有するソース線分割型の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板１の表面領域に、深さ２μｍ、平均リン濃度１ｘ１０^１７ｃｍ^−３の深いＮ型ウエル３、深いＮ型ウエル３の内部に、深さ０．８μｍ、平均ボロン濃度２ｘ１０^１７ｃｍ^−３のＰ型ウエル４が配置され、深さ２５０ｎｍの素子分離２によって分離されたメモリセルのＮチャンネル型トランジスタは、膜厚５ｎｍのゲート酸化膜５、膜厚２００ｎｍでリン濃度２ｘ１０^２０ｃｍ^−３のポリシリコン膜からなる長さ０．３μｍのゲート６、平均砒素濃度５ｘ１０^１８ｃｍ^−３の低濃度ソース・ドレイン７、平均砒素濃度１ｘ１０^２０ｃｍ^−３のソース・ドレイン９、膜厚１０ｎｍの酸化膜５０、膜厚２０ｎｍの窒化膜５１、および、膜厚３０ｎｍの酸化膜サイドスペーサ８から構成され、前記深いＮ型ウエル３へ接続するための平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型拡散層１０、前記Ｐ型ウエル４へ接続するための平均ボロン濃度１ｘ１０^２０ｃｍ^−３のＰ型拡散層１１が配置されている。

図６には、図５に示された本発明に係る半導体装置が有するソース線分割型の不揮発性メモリセルの等価回路が示される。同図において、負荷トランジスタである２つのＰチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）と、２つのＮチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）がフリップフロップを構成しており、前記Ｎチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）は図５に示された構造を持つ記憶トランジスタであり、各々記憶トランジスタは共通の深いＮ型ウエル内に内在するＰ型ウエル（ＰＷ）内に配置され、各々のソースはソース線ＶＳＬ、およびＶＳＲへ接続されている。前記深いＮ型ウエルは深いＮ型ウエル線ＶＤＮへ接続され、２つのＰチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）のソースはともに電源線（ＶＣＣ）へ接続されている。

図７には、図５に示された本発明に係る半導体装置が有するソース線分割型の不揮発性メモリセル回路の平面構造の概略が示される。同図において、深いＮ型ウエル２４、Ｐ型ウエル２６、Ｎ型ウエル２５が所望の領域に配置され、Ｐチャンネル型トランジスタを定義するための活性領域２２、Ｎチャンネル型トランジスタを定義するための活性領域２１、前記Ｐ型ウエル２６へ接続するための活性領域２３が設けられ、右ゲート２７が右側のＰチャンネル型トランジスタとＮチャンネル型トランジスタを、および左ゲート２８が左側のＰチャンネル型トランジスタとＮチャンネル型トランジスタを構成している。前記Ｎチャンネル型トランジスタを定義するための活性領域２１にはＮ型ソース・ドレイン３１、前記Ｐチャンネル型トランジスタを定義するための活性領域２２にはＰ型ソース・ドレイン３３、前記Ｐ型ウエル２６へ接続するための活性領域２３にはＰ型拡散層３２が形成されている。前記右ゲート２７はコンタクトホール３５を介して第１金属配線３７からなる左ノード線（ＶＬ）へ接続され、前記左ノード線（ＶＬ）は左側のＰチャンネル型トランジスタとＮチャンネル型トランジスタのドレインへコンタクトホール３５を介して接続され、前記左ゲート２８はコンタクトホール３５を介して第１金属配線３６からなる右ノード線（ＶＲ）へ接続され、前記右ノード線（ＶＲ）は右側のＰチャンネル型トランジスタとＮチャンネル型トランジスタのドレインへコンタクトホール３５を介して接続されて、フリップフロップが構成されている。２つの前記Ｐチャンネル型トランジスタのソースはコンタクトホール３５を介して第１金属配線３８からなる電源線（ＶＣＣ）へ接続され、２つの前記Ｎチャンネル型トランジスタのソースはコンタクトホール３５を介して第１金属配線５２、および５３からなるソース線ＶＳＲ、およびＶＳＬへ接続され、前記Ｐ型拡散層３２は、コンタクトホール３５を介して第１金属配線５４からなる共通Ｐ型ウエル線ＶＰへ接続されている。

図８には、図５から図７に示された本発明のソース線分割型の不揮発性メモリセルの動作電圧条件が示される。先ず、左側のＮチャンネル型トランジスタへの書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、前記深いＮ型ウエル（ＶＤＮ）を接地電位、Ｎ型ウエル（ＶＮ）と電源線（ＶＣＣ）をともに電源電圧（Ｖｃｃ）に固定した後、書込みを行う左側のＮチャンネル型トランジスタの左ソース線（ＶＣＬ）へのみ接合耐圧以下の正電圧＜ＢＶｊ、たとえば５Ｖを印加し、続いて共通Ｐ型ウエル線（ＶＰ）へ１Ｖのような順バイアス電圧（＞Ｖｂｅ）を印加して、基板ホットエレクトロンを左側のＮチャンネル型トランジスタのソース近傍のサイドスペーサへ注入する。書込み時間は、１０ｍｓから１００ｍｓである。Ｎチャンネル型トランジスタの初期しきい電圧は０．４Ｖであったが、書き込み後のしきい電圧は０．７〜０．９Ｖであった。

消去動作（Ｅｒａｓｅ）では、電源線（ＶＣＣ）を浮遊電位、Ｎ型ウエル線（ＶＮ）を接地電位に固定した後、共通Ｐ型ウエル線（ＶＰ）、左右のソース線（ＶＳＬ、ＶＳＲ）、および深いＮ型ウエル線（ＶＤＮ）へゲート絶縁膜の破壊耐圧（ＢＶｏｘ）以下の正電圧、たとえば６Ｖを印加し、前記サイドスペーサ中へトラップされた電子をＰ型ウエル内へトンネル放出させることにより行う。

読み出し動作（Ｒｅａｄ）においては、前記電源線（ＶＣＣ）、およびＮ型ウエル線（ＶＮ）へ電源電圧（Ｖｃｃ）を印加してラッチを固定させ、左右のノードの電位状態（ＶＬ、ＶＲ）を、インバータ（ＩＮＶ）を介して出力し（ＶＯＬ、ＶＯＲ）、読出しが行われる。

《Ｐチャンネル型不揮発性メモリ》
図９には、本発明に係る半導体装置が有するＰチャンネル型の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板６１の表面領域に、深さ１μｍ、平均リン濃度１ｘ１０^１７ｃｍ^−３のＮ型ウエル６３、深さ１μｍ、平均ボロン濃度２ｘ１０^１７ｃｍ^−３のＰ型ウエル６４が配置され、深さ２５０ｎｍの素子分離６２によって分離されたメモリセルのＰチャンネル型トランジスタは、膜厚５ｎｍのゲート酸化膜５、膜厚２００ｎｍでボロン濃度２ｘ１０^２０ｃｍ^−３のポリシリコン膜からなる長さ０．３μｍのゲート６６、平均ボロン濃度５ｘ１０^１８ｃｍ^−３のドレインイクステンション６７、平均ボロン濃度１ｘ１０^２０ｃｍ^−３のソース・ドレイン６９、幅８０ｎｍの酸化膜サイドスペーサ６８から構成され、前記Ｎ型ウエル６３へ接続するための平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型拡散層７１、前記Ｐ型ウエル６４へ接続するための平均ボロン濃度１ｘ１０^２０ｃｍ^−３のＰ型拡散層７０が配置されている。

図１０には、図９に示された本発明に係る半導体装置が有するＰチャンネル型の不揮発性メモリセルの等価回路が示される。同図において、負荷トランジスタである２つのＰチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）と、２つのＮチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）がフリップフロップを構成しており、前記Ｐチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）は図９に示された構造を持つ記憶トランジスタであり、各々記憶トランジスタは分離されたＮ型ウエルＮＷ内配置され、各々のＮ型ウエルは左右のＮ型ウエル線ＶＮＬ、ＶＮＲへ接続されている。２つのＮチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）のソースはともに共通ソース線（ＶＳ）へ接続されている。

図１１には、図１０に示された本発明に係る半導体装置が有するＰチャンネル型の不揮発性メモリセル回路の平面構造の概略が示される。同図において、Ｐ型ウエル８４、Ｎ型ウエル８５が所望の領域に配置され、Ｐチャンネル型トランジスタを定義するための活性領域８２、Ｎチャンネル型トランジスタを定義するための活性領域８１、前記Ｎ型ウエル８５へ接続するための活性領域８３が設けられ、各々の領域へは、Ｐ型ドレイン８９、Ｐ型ソース９０、Ｎ型ドレイン８７、Ｎ型ソース８８、およびＮ型拡散層９１が形成されている。左右のゲート２７は、左右のＰチャンネル型トランジスタとＮチャンネル型トランジスタからなる２つのインバータを構成し、コンタクトホール９２と第１金属配線９５、および９６によりフリップフロップが構成されている。２つの前記Ｐチャンネル型トランジスタのＰ型ソースはコンタクトホール９２を介して第１金属配線９３からなる電源線（ＶＣＣ）へ接続され、２つの前記Ｎ型ウエル８５はコンタクトホール９２を介して第１金属配線９４からなる２つのＮ型ウエル線ＶＮＬ、ＶＮＲへ接続され、２つのＮチャンネル型トランジスタのＮ型ソース８８はコンタクトホール９２を介して第１金属配線９７からなる共通ソース線ＶＳへ接続されている。

図１２には、図９から図１１に示された本発明のＰチャンネル型の不揮発性メモリセルの動作電圧条件が示される。左側のＰチャンネル型トランジスタへの書込み動作（Ｐｒｏｇｒａｍ）を行うには、前記Ｐ型ウエル（Ｖｓｕｂ）、前記共通ソース線（ＶＳ）を接地電位に固定し、前記電源線（ＶＣＣ）へ前記Ｐ型ソースの接合耐圧（ＢＶｊ）以下の負電圧を印加した後、書込みを行う左側のＰチャンネル型トランジスタの左Ｎ型ウエル線（ＶＮＬ）へのみ−１Ｖのような順バイアス電圧（＜−Ｖｂｅ）を書き込み時間の期間印加して、基板ホットホールを左側のＰチャンネル型トランジスタのソース近傍のサイドスペーサへ注入する。書込み時間は、５０ｍｓから１００ｍｓである。Ｐチャンネル型トランジスタの初期しきい電圧は−０．５Ｖであったが、書き込み後のしきい電圧は−０．７〜−０．９Ｖであった。

読み出し動作（Ｒｅａｄ）においては、前記電源線（ＶＣＣ）、およびＮ型ウエル線（ＶＮ）へ電源電圧（Ｖｃｃ）を印加してラッチを固定させ、左右のノード線の電位状態（ＶＬ、ＶＲ）を、インバータ（ＩＮＶ）を介して出力し（ＶＯＬ、ＶＯＲ）、読出しが行われる。

《ソース線分割Ｐチャンネル型不揮発性メモリ》
図１３には、本発明に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセルの等価回路が示される。同図において、負荷トランジスタである２つのＰチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）と、２つのＮチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）がフリップフロップを構成しており、前記Ｐチャンネル型トランジスタ（ＭＰＬ、ＭＰＲ）は図９に示された構造を持つ記憶トランジスタであり、各々記憶トランジスタは共通のＮ型ウエル（ＮＷ）内配に配置され、各々のＰ型ソースは左右の電源線ＶＣＣＬ、ＶＣＣＲへ接続されている。２つのＮチャンネル型トランジスタ（ＭＮＬ、ＭＮＲ）のソースはともに共通ソース線（ＶＳ）へ接続されている。

図１４には、図１３に示された本発明に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセル回路の平面構造の概略が示される。同図において、Ｐ型ウエル８４、Ｎ型ウエル８５が所望の領域に配置され、Ｐチャンネル型トランジスタを定義するための活性領域８２、Ｎチャンネル型トランジスタを定義するための活性領域８１、前記Ｎ型ウエル８５へ接続するための活性領域８３が設けられ、各々の領域へは、Ｐ型ドレイン８９、Ｐ型ソース９０、Ｎ型ドレイン８７、Ｎ型ソース８８、およびＮ型拡散層９１が形成されている。左右のゲート２７は、左右のＰチャンネル型トランジスタとＮチャンネル型トランジスタからなる２つのインバータを構成し、コンタクトホール９２と第１金属配線９５、および９６によりフリップフロップが構成されている。２つの前記Ｐチャンネル型トランジスタのＰ型ソースはコンタクトホール９２を介して第１金属配線９８、９９からなる２つの電源線ＶＣＣＬ、ＣＣＲへ接続され、２つの前記Ｎ型ウエル８５はコンタクトホール９２を介して第１金属配線９４からなる共通Ｎ型ウエル線ＶＮへ接続され、２つのＮチャンネル型トランジスタのＮ型ソース８８はコンタクトホール９２を介して第１金属配線９７からなる共通ソース線ＶＳへ接続されている。

図１５には、図１３、図１４に示された本発明のソース線分割Ｐチャンネル型の不揮発性メモリセルの動作電圧条件が示される。左側のＰチャンネル型トランジスタへの書込み動作（Ｐｒｏｇｒａｍ）を行うには、前記Ｐ型ウエル線（Ｖｓｕｂ）、前記共通ソース線（ＶＳ）を接地電位に固定し、書込みを行う左側のＰチャンネル型トランジスタの前記左電源線（ＶＣＣＬ）へのみ接合耐圧（ＢＶｊ）以下の負電圧を印加した後、前記共通Ｎ型ウエル線（ＶＮ）へ−１Ｖのような順バイアス電圧（＜−Ｖｂｅ）を書き込み時間の期間印加して、基板ホットホールを左側のＰチャンネル型トランジスタのソース近傍のサイドスペーサへ注入する。書込み時間は、１００ｍｓから２００ｍｓである。Ｐチャンネル型トランジスタの初期しきい電圧は−０．５Ｖであったが、書き込み後のしきい電圧は−０．７〜−０．９Ｖであった。

読み出し動作（Ｒｅａｄ）においては、前記電源線（ＶＣＣ）、およびＮ型ウエル線（ＶＮ）へ電源電圧（Ｖｃｃ）を印加してラッチを固定させ、左右のノード線の電位状態（ＶＬ、ＶＲ）を、インバータ（ＩＮＶ）を介して出力し（ＶＯＬ、ＶＯＲ）、読出しが行われる。

《ソースオフセット型不揮発性メモリ》
図１６には、本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ２μｍ、平均リン濃度１ｘ１０^１７ｃｍ^−３の深いＮ型ウエル１０３、深いＮ型ウエル１０３の内部に深さ０．８μｍ、平均ボロン濃度２ｘ１０^１７ｃｍ^−３のＰ型ウエル１０４が配置され、深さ２５０ｎｍの素子分離１０２によって分離されたメモリセルのＮチャンネル型トランジスタは、膜厚５ｎｍのゲート酸化膜１０５、膜厚２００ｎｍでリン濃度２ｘ１０^２０ｃｍ^−３のポリシリコン膜からなる長さ０．３μｍのゲート１０６、平均砒素濃度５ｘ１０^１８ｃｍ^−３のドレインイクステンション１０７、平均砒素濃度１ｘ１０^２０ｃｍ^−３のソース・ドレイン１０９、膜厚５０ｎｍの酸化膜サイドスペーサ１０８から構成され、前記深いＮ型ウエル１０３へ接続するための平均砒素濃度１ｘ１０^２０ｃｍ^−３のＮ型拡散層１１０、前記Ｐ型ウエル１０４へ接続するための平均ボロン濃度１ｘ１０^２０ｃｍ^−３のＰ型拡散層１１１が配置されている。

本ソースオフセット型の不揮発性メモリセルを構成するＮチャンネル型トランジスタでは、ソース側にイクステンションが形成されておらず、初期しきい電圧は１．２Ｖである。書込み動作は、Ｎ型ソース線ＶＳへ接合耐圧以下の正電圧を印加して接合の空乏層内に発生するアバランシェホットホール１１２を前記酸化膜サイドスペーサ１０８へ注入して、トラップホール１１３によりしきい電圧を低下させることにより行う。

図１７には、本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリセルの第２の断面構造が示される。同図は、消去動作を説明するものであるが、図１、あるいは図５で述べた基板ホットエレクトロン１１４を注入することにより、前記トラップホール１１３を中和して、しきい電圧を増加させて消去を行う。

図１８には、図１６、図１７に示された本発明のソースオフセット型の不揮発性メモリセルの動作電圧条件が示される。本ソースオフセット型の不揮発性メモリセルの回路構成は、図７に示したソース線分割型の不揮発性メモリセル回路に同一である。左側のＮチャンネル型トランジスタへの書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、深いＮ型ウエル線（ＶＤＮ）を接地電位、Ｎ型ウエル線（ＶＮ）と電源線（ＶＣＣ）をともに電源電圧（Ｖｃｃ）に固定した後、書込みを行う左側のＮチャンネル型トランジスタの左ソース線（ＶＣＬ）へのみ接合耐圧以下の正電圧＜ＢＶｊ、たとえば５Ｖを書き込み時間の期間印加し、Ｎ型ソース接合の空乏層内に発生するアバランシェホットホールを前記酸化膜サイドスペーサへ注入する。書込み時間は、３００ｍｓから５００ｍｓである。Ｎチャンネル型トランジスタの初期しきい電圧は１．２Ｖであったが、書き込み後のしきい電圧は０．７〜０．９Ｖであった。

消去動作（Ｅｒａｓｅ）では、深いＮ型ウエル線（ＶＤＮ）を接地電位、Ｎ型ウエル線（ＶＮ）と電源線（ＶＣＣ）をともに電源電圧（Ｖｃｃ）に固定した後、左右のソース線（ＶＳＬ、ＶＳＲ）へＮ型ソース接合耐圧以下の正電圧（＜ＢＶｊ）を印加し、共通Ｐ型ウエル線（ＶＰ）へ１Ｖのような順バイアスを消去時間の期間印加して、基板ホットエレクトロンを左側のＮチャンネル型トランジスタのソース近傍のサイドスペーサへ注入する。消去時間は、５０ｍｓから１００ｍｓである。Ｎチャンネル型トランジスタの書込み後のしきい電圧は０．８Ｖであったが、消去後のしきい電圧は１．３Ｖであった。

《ソース分割型不揮発性メモリモジュール》
図１９には、本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリモジュールの回路ブロックの概略が示される。同図において、使用するメモリセルは図５から図７に示したソース線分割型の不揮発性メモリであり、フリップフロップ型のメモリセルは横一列に６４ビット（ｎ＝６４）が配置されている。状態制御回路（Ｐｒｏｇｒａｍ，Ｅｒａｓｅ，Ｒｅａｄ Ｓｔａｔｕｓ Ｃｏｎｔｒｏｌｌｅｒ）により、メモリモジュールの動作が制御され、書込むべきデータ、および読み出されたデータを保持するためのデータラッチ回路（Ｄａｔａ Ｌａｔｃｈ Ｃｉｒｃｕｉｔ）を備えている。前記データラッチ回路は電源電圧Ｖｃｃで動作し、書き込みデータをメモリセルへ転送する場合には、レベルシフター（Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ）により電源電圧Ｖｃｃから書き込み用の高電圧Ｖｐｐへ変換される。書込みと読出し動作は、前記状態制御回路によってトランスファゲート信号ＶＧＰ、およびＶＧＲのいずれか一方が選択され、前記データラッチ回路への入出力が行われる。書込み動作においては、トランスファゲート信号ＶＧＰが選択され、前記データラッチ回路の保持データがレベルシフターを介して、各メモリセルの２つの左右ソース線（ＶＳＬ、ＶＳＲ）に相補的な書込み電圧（Ｖｓｓ、Ｖｐｐ）、あるいは（Ｖｐｐ、Ｖｓｓ）が与えられた後、共通Ｐ型ウエル線ＶＰへ順バイアス電圧が印加されて、所望の領域へ基板ホットエレクトロンが注入される。

本ソースオフセット型の不揮発性メモリモジュールの読出し動作においては、前記状態制御回路により電源線ＶＣＣが印加されてメモリセルのラッチを固定させた後、トランスファゲート信号ＶＧＲが選択されて読み出されたデータは前記データラッチ回路へ出力される。データラッチ回路へのデータ保持が完了した後には、前記電源線ＶＣＣを遮断して、メモリセルへのディスターブを回避してもよい。

本ソースオフセット型の不揮発性メモリモジュールの消去動作においては、前記状態制御回路によりソース線（ＶＳＬ、ＶＳＲ）のイコライズ信号ＶＥＱが出力され、消去ソース線電圧ＶＥ、深いＮ型ウエル線ＶＤＮ、および共通Ｐ型ウエル線ＶＰへ消去電圧Ｖｐｐが印加されて消去が行われる。

《ＲＦＩＤチップ》
図２０には、本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリモジュールを搭載したＲＦＩＤチップの回路ブロックが示されている。パッドＰ１、およびＰ２に、外部のリーダーから発信されたＲＦ信号を受信するため、チップ外部に配置されたアンテナＬが接続され、前記パッドＰ１−Ｐ２間には容量１２０ｐＦの電源キャパシタＣＴ、電圧クランプ回路（Ｖｏｌｔａｇｅ Ｃｌａｍｐ）、電源モジュレーター（Ｍｏｄｕｌａｔｏｒ）、およびブリッジ整流器（Ｂｒｉｄｇｅ Ｒｅｃｔｉｆｉｅｒ）が接続され、前記ブリッジ整流器の出力から内部電源電圧（Ｖｃｃ）と高電圧（Ｖｐｐ）を発生するＶｃｃ検出回路（Ｖｃｃ Ｄｅｔｅｃｔｏｒ）、Ｖｐｐ昇圧回路（Ｖｐｐ Ｇｅｎｅｒａｔｏｒ）が接続されている。また、前記ブリッジ整流器により、受信したＲＦ信号に含まれる動作モードを検出する回路（Ｍｏｄｅ Ｓｅｌｅｃｔｏｒ）、クロック検出回路（Ｃｌｏｃｋ Ｅｘｔｒａｃｔｏｒ）、および不揮発性メモリモジュール（ＥＥＰＲＯＭ）への書込みデータを取り出す回路（Ｄａｔａ Ｍｏｄｕｌａｔｏｒ）が接続され、動作モードがコントローラ（Ｃｏｎｔｒｏｌｌｅｒ）へ送られて不揮発性メモリモジュールの動作が制御される。書込み前記内部電源電圧Ｖｃｃと高電圧Ｖｐｐが不揮発性メモリへ供給されて、書込み、読出し動作が行われる。前期ブリッジ整流器の出力には電源安定化キャパシタＣＦが接続され、出力電圧を検出するための電圧レギュレータ（Ｒｅｇｕｌａｔｏｒ）の制御信号が前記電圧クランプ回路へフィードバックされて、電源電圧の安定化が図られている。

本ＲＦＩＤチップは、ＲＦ周波数２．４５ＧＨｚで動作し、チップ内部で発生可能な総電力は最大１０ｍＷ程度である。書込み動作においては、前記共通Ｐ型ウエル線ＶＰに１Ｖ、３ｍＡの順バイアス電流が必要であるが、動作上の支障は全くない。

本ＲＦＩＤチップに搭載された本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリモジュールへは、チップ認証のためのＩＤ番号、宅配便用の住所、バーコードを代替する商品情報（価格、生産日、生産地、生産者、成分情報、等）、航空貨物タグの必要情報（便名、所有者名、搭乗地、目的地、等）、等が書き込まれる。

《システムＬＳＩ救済用不揮発性メモリ》
図２１には本発明に係る半導体装置の一例であるシステムＬＳＩのチップ平面図が概略的に示されている。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極１２０が配置され、その内側に外部入出力回路１２１、アナログ入出力回路１２２が設けられている。外部入出力回路１２１及びアナログ入出力回路１２２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路１２３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフト回路１２３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１２４、中央処理装置（ＣＰＵ）１２５、キャッシュメモリ（ＣＡＣＨ）１２６、ロジック回路（ＬＯＧ）１２７、フェーズ・ロックド・ループ回路（ＰＬＬ）１２８、アナログ・ディジタル変換回路（ＡＤＣ）１２９、及びディジタル・アナログ変換回路（ＤＡＣ）１３０、システムコントローラ（ＳＹＳＣ）１３１を有する。１３２、１３３、１３４で示されるものは夫々電気的に消去及び書き込みが可能な不揮発性メモリ（ＥＰＲＯＭ）であり、図１９で説明した不揮発性メモリセルモジュールをベースにメモリ容量を変更して備える。

前記ＳＲＡＭ１２４、ＣＰＵ１２５、ＬＯＧ１２７、ＣＡＣＨ１２６、ＳＹＳＣ１３１はレベルシフト回路１２３から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＳＲＡＭ３０４は内部電源電圧を昇圧してワード線セレクトレベルを形成し、ワードドライバなどの動作電源に用いる。不揮発性メモリ（ＥＰＲＯＭ）１３２、１３３、１３４はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要し、当該高電圧は、内部昇圧回路によって形成してもよいし、また、システムＬＳＩのＥＰＲＯＭライタモードのような所定の動作モードにおいて所定の外部接続電極を介して外部から供給されるようにしてもよい。

前記不揮発性メモリ（ＥＰＲＯＭ）１３２はＳＲＡＭ１２４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、不揮発性メモリ（ＥＰＲＯＭ）１３３はアナログ回路の発信周波数のトリミングデータの格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。また、前記不揮発性メモリ（ＥＰＲＯＭ）１３４は、メモリ容量２５６ビットを搭載しており、チップのＩＤ情報、チップの動作モード情報、および所望のデータの格納に利用される。

本発明に係る半導体装置が有する不揮発性メモリは、トランジスタのソース近傍の絶縁膜中へ基板ホットキャリアを注入することにより書込み・消去を行う方式であるため、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、不揮発性メモリを搭載した廉価な半導体装置を提供できる。また、本発明に係る半導体装置が有する不揮発性メモリは、電荷蓄積のためのフローティングゲートを使用しないため、従来の不揮発性メモリで必須であったトンネル絶縁膜を必要とせず、微細ＣＭＯＳプロセスにおいても容易に形成可能である。本発明の不揮発性メモリは、液晶表示ドライバー（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｒｉｖｅｒ）内蔵マイコンを液晶パネル基板へ実装後に行われる色階調のトリミングデータの格納、家電製品に搭載される廉価なマイコン（１ドルマイコンと呼ばれる）の内部発信器の発信周波数のトリミングデータの格納、アナログ回路搭載マイコンの内部抵抗や回路定数のトリミングデータの格納、大容量ＳＲＡＭを搭載した高性能マイコンにおけるＳＲＡＭの救済情報の格納、非接触ＩＣカード、特に廉価なＲＦＩＤにおけるＩＤ情報の格納、等に最適であり、小容量ではあるが廉価な不揮発性メモリが要求される半導体装置へ搭載して、その市場競争力の強化に著しい効果がある。

本発明に係る半導体装置が有する不揮発性メモリを実施するための最良の形態を説明するメモリセルの断面構造を概略的に示す説明図である。 本発明に係る半導体装置が有する不揮発性メモリセル回路の一例である。 図２に示された本発明に係る半導体装置が有する不揮発性メモリセル回路の平面構造を概略的に示す説明図である。 図１から図３に示された本発明の不揮発性メモリセルの動作電圧条件を例示する説明図である。 本発明に係る半導体装置が有するソース線分割型の不揮発性メモリセルの断面構造を概略的に示す説明図である。 図５に示された本発明に係る半導体装置が有するソース線分割型の不揮発性メモリセルの等価回路である。 図５に示された本発明に係る半導体装置が有するソース線分割型の不揮発性メモリセル回路の平面構造図を概略的に示す説明図である。 図５から図７に示された本発明のソース線分割型の不揮発性メモリセルの動作電圧条件の一例を示す説明図である。 本発明に係る半導体装置が有するＰチャンネル型の不揮発性メモリセルの断面構造図を概略的に示す説明図である。 図９に示された本発明に係る半導体装置が有するＰチャンネル型の不揮発性メモリセルの等価回路である。 図１０に示された本発明に係る半導体装置が有するＰチャンネル型の不揮発性メモリセル回路の平面構造を概略的に示す説明図である。 図９から図１１に示された本発明のＰチャンネル型の不揮発性メモリセルの動作電圧条件の一例を示す説明図である。 本発明に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセルの等価回路である。 図１３に示された本発明に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセル回路の平面構造を概略的に示す説明図である。 図１３、図１４に示された本発明のソース線分割Ｐチャンネル型の不揮発性メモリセルの動作電圧条件の一例を示す説明図である。 本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリセルの断面構造を概略的に示す説明図である。 本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリセルの第２の断面構造を概略的に示す説明図である。 図１６、図１７に示された本発明のソースオフセット型の不揮発性メモリセルの動作電圧条件の一例を示す説明図である。 本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリモジュールの回路ブロックを概略的に示す説明図である。 本発明に係る半導体装置が有するソースオフセット型の不揮発性メモリモジュールを搭載したＲＦＩＤチップの回路ブロックを概略的に示す説明図である。 本発明に係る半導体装置の一例であるシステムＬＳＩのチップ平面図を概略的に示す説明図である。 本発明に係る第１の従来技術を説明するための断面図である。 本発明に係る第２の従来技術を説明するための断面図である。 本発明に係る第３の従来技術を説明するための断面図である。

符号の説明

１、６１、１０１、１４１、１６１、１８１−Ｐ型シリコン基板
２、６２、１０２−素子分離
４、２６、６４、８４、１０４−Ｐ型ウエル
３、２４、１０３−深いＮ型ウエル
２５、６３、８５−Ｎ型ウエル
５、６５、１０５、１４２、１６２、１８２−ゲート絶縁膜
６、２７、２８、６６、８６、１０６、１４３、１６３、１８３−ゲート、セレクトゲート
７、１６８−低濃度ソース・ドレイン
８、６８，１０８−サイドスペーサ
９、１０９−ソース・ドレイン
１０、７１、９１、１１０−Ｎ型拡散層
１１、３２、７０、１１１−Ｐ型拡散層
１２、１５０、１７３−電子、ホットエレクトロン
１３−トラップ電子
２１、２２、２３、８１、８２、８３−活性領域
３１−Ｎ型ソース・ドレイン
３４、６９−Ｐ型ソース・ドレイン
３５、９２−コンタクトホール
３６、３７、３８、３９、４０、５４、９３、９４、９５、９６、９７、９８、９９−第１金属配線
４１−スルーホール
４２−第２金属配線
５０、１４５、１６４、１８４−下部酸化膜
５１、１４６、１６５、１８５−シリコン窒化膜
６７、１０７−ドレインイクステンション
７２、１１２−ホットホール
７３、１１３−トラップホール
８７−Ｎ型ドレイン
８８−Ｎ型ソース
８９−Ｐ型ドレイン
９０−Ｐ型ソース
１２０−外部接続電極
１２２−アナログ入出力回路
１２３−レベルシフト回路
１２４−スタティク・ランダム・アクセス・メモリＳＲＡＭ
１２５−中央処理装置ＣＰＵ
１２６−キャッシュメモリＣＡＣＨ
１２７−ロジック回路ＬＯＧ
１２８−フェーズ・ロックド・ループ回路ＰＬＬ
１２９−アナログ・ディジタル変換回路ＡＤＣ
１２０−ディジタル・アナログ変換回路ＤＡＣ
１３１−システムコントローラＳＹＳＣ
１３２、１３３、１３４−不揮発性メモリＥＰＲＯＭ
１４４、１７１、１８７−ソース
１４７、１６６、１８６−上部酸化膜
１４８−コントロールゲート
１４９、１７０、１８８−ドレイン
１６７−サイドゲート
１７２−サリサイド膜
ＭＰＬ、ＭＰＲ−Ｐチャンネル型トランジスタ
ＭＮＬ、ＭＮＲ−Ｎチャンネル型トランジスタ
ＰＷ−Ｐ型ウエル
ＶＰＬ、ＶＰＲ、ＶＰ、Ｖｓｕｂ−Ｐ型ウエル線
ＶＤＮ−深いＮ型ウエル線
ＶＮＬ、ＶＮＲ、ＶＮ−Ｎ型ウエル線
ＶＣＣ−電源線
ＶＳＬ、ＶＳＲ、ＶＳ−ソース線
ＶＬ、ＶＲ−ノード線
Ｖｃｃ−電源電圧
Ｖｐｐ−書込み・消去用高電圧
Ｖｓｓ−接地電位
ＩＮＶ−インバータ

Claims (16)

1. 第１導電型の半導体基板、もしくは深いウエル内に、第２導電型のウエルを内在し、前記第２導電型のウエル内に、第１導電型のソース、及びドレイン、前記ソース、及びドレインの間にチャンネル、前記チャンネルの上部にゲート絶縁膜を介在してゲート、前記ゲートの側部に絶縁膜サイドスペーサを持つ第２導電型の記憶トランジスタにおいて、前記第２導電型のウエルと前記第１導電型の半導体基板、もしくは深いウエルを順方向バイアスする第１電位を、前記第２導電型のウエルへ印加し、前記ソースと前記第２導電型のウエルを逆バイアスする第２電位を、前記ソースへ印加して、前記第１導電型の半導体基板、もしくは深いウエルから前記第２導電型のウエルへ少数キャリアを注入し、前記少数キャリアを前記絶縁膜サイドスペーサ、及び前記ゲート絶縁膜内へ注入することにより、情報の書込み、もしくは消去を行うことを特徴とする不揮発性記憶装置。
2. 前記ドレインから前記チャンネルへキャリアを注入して情報の読み出しを行うことを特徴とする請求項１記載の不揮発性記憶装置。
3. 前記第１電位は、前記第２導電型のウエルと前記第１導電型の半導体基板、もしくは深いウエルが構成する接合のビルトイン電圧より高く、前記第２電位は、前記第１導電型のソースの接合耐圧より低いことを特徴とする請求項１、及び請求項２記載の不揮発性記憶装置。
4. 前記第１導電型のソース、およびドレインの不純物分布が非対称であることを特徴とする請求項１、請求項２、及び請求項３記載の不揮発性記憶装置。
5. ２つの第１導電型の負荷トランジスタと、前記第１導電型の半導体基板、もしくは深いウエル内に前記第２導電型のウエルを内在し、前記第２導電型のウエル内に形成された２つの前記第２導電型の記憶トランジスタとからフリップフロップが構成され、少なくとも情報の書込み、もしくは消去動作においては、各々の前記第１導電型のソースへ印加される前記第２電位が異なることを特徴とする請求項１、請求項２、請求項３、及び請求項４記載の不揮発性記憶装置。
6. ２つの第１導電型の負荷トランジスタと、前記第１導電型の半導体基板、もしくは深いウエル内に２つの前記第２導電型のウエルを内在し、各々の前記第２導電型のウエル内に形成された前記第２導電型の記憶トランジスタとからフリップフロップが構成され、少なくとも情報の書込み、もしくは消去動作においては、各々の前記第２導電型のウエルへ印加される前記第１電位が異なることを特徴とする請求項１、請求項２、請求項３、及び請求項４記載の不揮発性記憶装置。
7. 前記不揮発性記憶装置と、前記不揮発性記憶装置へデータを書き込みための書込み制御回路と、前記不揮発性記憶装置へ書き込むデータ、及び前記不揮発性記憶装置から読み出されたデータを保持するためのデータラッチ回路を備えた半導体集積回路装置。
8. 前記半導体集積回路装置は、被救済回路と、被救済回路を代替する救済回路とを含み、前記不揮発性記憶装置は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路であることを特徴とする請求項７記載の半導体装置。
9. 前記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に有して成るものであることを特徴とする請求項８記載の半導体装置。
10. 前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイであることを特徴とする請求項８又は９記載の半導体装置。
11. 前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイであることを特徴とする請求項８又は９記載の半導体装置。
12. 前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイであることを特徴とする請求項８又は９記載の半導体装置。
13. 前記半導体集積回路装置は、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶回路は、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路であることを特徴とする請求項７記載の半導体装置。
14. 前記半導体集積回路装置は、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶回路は、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路であることを特徴とする請求項６記載の半導体装置。
15. 前記半導体集積回路装置は、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶回路は、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路であることを特徴とする請求項７記載の半導体装置。
16. 前記半導体集積回路装置は、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶回路は、前記セキュリティ回路のチップを特定するための情報の記憶回路であることを特徴とする請求項７記載の半導体装置。

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