JP4662529B2 - 半導体メモリ・デバイス - Google Patents

半導体メモリ・デバイス Download PDF

Info

Publication number
JP4662529B2
JP4662529B2 JP2003585189A JP2003585189A JP4662529B2 JP 4662529 B2 JP4662529 B2 JP 4662529B2 JP 2003585189 A JP2003585189 A JP 2003585189A JP 2003585189 A JP2003585189 A JP 2003585189A JP 4662529 B2 JP4662529 B2 JP 4662529B2
Authority
JP
Japan
Prior art keywords
transistor
zone
gate
memory cell
active zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003585189A
Other languages
English (en)
Other versions
JP2005522884A (ja
Inventor
ジェンドリエ・フィリップ
デゥライ・シリル
フォーネル・リチャード
ポイリエール・セバスチャン
キャスパー・ダニエル
キャンデリーエ・フィリップ
Original Assignee
エスティマイクロエレクトロニクス エスエー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from FR0204690A external-priority patent/FR2838563B1/fr
Application filed by エスティマイクロエレクトロニクス エスエー filed Critical エスティマイクロエレクトロニクス エスエー
Publication of JP2005522884A publication Critical patent/JP2005522884A/ja
Application granted granted Critical
Publication of JP4662529B2 publication Critical patent/JP4662529B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、集積回路に関し、より詳細には１層のゲート材料層を有する電気的に消去可能かつプログラム可能な不揮発性型の半導体メモリ・デバイスに関する。
かかるメモリ・セルの構造は、当業者にはよく知られている。特許文献１は、ＰＭＯＳ構造についてのメモリ・セルの一例を提供している。より詳細には、かかるセルは、浮遊ゲート・トランジスタと、半導体基板内の注入によって作成される制御ゲートとを備えている。制御ゲートとしての機能を果たすこの埋込み層は、この浮遊ゲートに静電容量的に結合される。この制御ゲートと浮遊ゲート・トランジスタとは、例えば、ＳＴＩ（Shallow Trench Isolation）型の分離ゾーンによって、電気的に分離される。
このトランジスタの浮遊ゲートが作成される、一般に多結晶シリコンからなるこのゲート材料層は、誘電体、例えば二酸化ケイ素によってその活性（active,アクティブ）ゾーンから分離される。
かかるメモリ・セルは、このトランジスタの浮遊ゲート中へと、ＣＨＥ（Channel Hot Electron、チャネル・ホット・エレクトロン）と呼ばれるホット・エレクトロンを注入することによってプログラムされるが、かかるメモリ・セルは、このトランジスタのソース、ドレイン、および基板に高電圧を印加し、制御ゲートにそれよりずっと低い電圧を印加することによって電気的に消去される。これによって、高い逆電界が誘導され、したがって浮遊ゲート中に蓄えられた電子が引き出され、そうすることによってこのトランジスタのゲート酸化膜を通過させることにより、このトランジスタのソース、ドレイン、およびチャネル領域に送り込まれる。
米国特許第５，７６１，１２１号
しかし、この消去プロセスが、メモリの応用においては一般的にそうであるように周期的に反復されると、この消去プロセスによって、このトランジスタのゲート酸化膜およびこのトランジスタのしきい電圧が、劣化させられることになる。
換言すれば、このトランジスタのゲート酸化膜を介して電子を繰り返し引き出すことにより、最終的にこのトランジスタのエージング（ageing、経年変化）が引き起こされる。
本発明の目的は、この問題に対する解決方法を提供することである。
本発明の一目的は、反復消去サイクル中のトランジスタのエージング現象を回避するメモリ・セル構造を提供することである。
また、本発明の一目的は、このセルを「ホット・キャリア（hot carrier）」プログラミング、または「ファウラ・ノルドハイム（Fowler-Nordheim）」プログラミングによってプログラムできるようにすることである。
さらに、本発明の一目的は、製造プロセスが、従来技術のＣＭＯＳ製造プロセスと完全に互換性があるかかるメモリ・セルを提供することである。
したがって、本発明は、１層のゲート材料層を有し、浮遊ゲート・トランジスタおよび制御ゲートを含む電気的に消去可能でプログラム可能な不揮発性メモリ・セルを含む半導体メモリ・デバイスを提供するものである。
本発明の一般的な特徴によれば、この浮遊ゲート・トランジスタのソース、ドレイン、およびチャネル領域は、制御ゲートを形成する。さらに、このメモリ・セルは、ゲート材料層の第１の部分と、制御ゲートが組み込まれた第２の活性ゾーンから電気的に分離された第１の半導体活性ゾーンとの間に位置する誘電体ゾーンを含んでいる。この場合、この誘電体ゾーンは、このセルの消去中にこの浮遊ゲート中に蓄えられた電荷を前記第１の活性ゾーンに転送するための「トンネル」ゾーンを形成する。
このチャネル領域は、ここで、このトランジスタのゲート下のソース領域とドレイン領域の間に広がる半導体領域のことを意味するものと解釈される。
本発明によれば、したがって、このメモリ・セルの構造は、この構造が浮遊ゲート・トランジスタから独立の制御ゲートをもたないという意味で、従来技術の構造とは完全に異なっている。これは、本発明によれば、制御ゲートが、この浮遊ゲート・トランジスタの一部分であり、より詳細には、この制御ゲートを形成する、このトランジスタのソース領域、ドレイン領域、およびチャネル領域の一部分であるからである。
さらに、このセルの消去中に、これらの電荷は、もはや浮遊ゲート・トランジスタのゲート酸化膜を介して引き出されないが、この制御ゲート、したがってこの浮遊ゲート・トランジスタのソース領域、チャネル領域、およびドレイン領域が組み込まれた活性ゾーンから電気的に分離された活性ゾーンに対向して配置されたゲート酸化膜（誘電体）を介して引き出される。結果として、本発明によれば、このトンネル・ゾーン中の酸化膜の劣化により、このセルのトランジスタがエージングを受けることにはならない。
このトランジスタのソース領域、ドレイン領域、およびチャネル領域が、その制御ゲートを形成し、前記第１の活性ゾーンに対向して配置されたトンネル・ゾーンが、電荷転送ゾーンを構成することは、（このトランジスタのソース領域、ドレイン領域およびチャネル領域が作成される）第２の活性ゾーンと浮遊ゲートとの間の静電容量結合がこのトンネル・ゾーン内の静電容量結合より大きいことに起因している。静電容量結合の違いは、この活性ゾーンに対向するゲート材料の面積と、このメモリ・セルの様々な電極に加えられる異なる電圧とに依存する。所望の効果を得るためにこれらの様々なパラメータをどのようにして調整すべきかが、当業者には理解されよう。
しかし、本発明によるメモリ・セルの利点を得るためには、メモリ・セルの電極に妥当な電圧、すなわちおよそ数ボルトから約１０ボルトの電圧を依然として印加しながら、ゲート材料層と、このメモリ・セルのすべての活性ゾーンの間に全キャパシタンスの３０％以下となるトンネル・ゾーンのキャパシタンスを選択することが有利になる。
本発明の一実施形態によれば、このトランジスタは、リング状ゲートを有し、ゲート材料層は、前記リング状ゲートおよび前記第１の部分に加えて、この第１の部分とこのリング状ゲートの間の接続部分を含んでいる。
（電荷が消去中に転送される）第１の活性ゾーンと（トランジスタが作成される）第２の活性ゾーンの間の電気的な分離については、いくつかの可能性が存在する。
第１の実施形態によれば、第１の活性ゾーンと第２の活性ゾーンは、逆バイアスされることになるＰＮ接合によって、また表面上では分離領域、例えば浅いトレンチ型の分離領域によって互いに電気的に分離される。
この場合、一実施形態によれば、第１の活性ゾーンは、第１のタイプの導電性、例えばＮ型導電性を有する第１の基板領域（例えば、ウェル（well））中に作成される。第２の活性ゾーンは、やはり第１のタイプの導電性を有する第２の基板領域（例えば、ウェル）中に作成される。次いで、第１の基板領域と第２の基板領域が、第１のタイプと異なる第２のタイプの導電性、例えばＰ型導電性を有する第３の基板領域（例えば、別のウェル）によって分離される。この分離領域は、第１の基板領域と第２の基板領域の間に広がり、この場合、この第３の半導体領域中のコンタクト・ゾーン（例えば、Ｐ＋ゾーン）中に現れる開口部を含んでいる。
変形形態として、この第１の活性ゾーンおよび第２の活性ゾーンは、逆バイアスすることを意図したＰＮ接合によって単に電気的に互いに分離することもできる。
かかる実施形態によって、より良いデータ保持を得ることができるようになる。これは、良好なデータ保持特性を得るためには、６０Åを超える誘電体膜厚を選択する必要があることが観察されているからである。しかし、ゲート誘電膜の薄膜化が、例えば、浅いトレンチ型のこの分離ゾーンとゲート材料との境界面で生じることが観察されている。これによって、劣ったデータ保持特性がもたらされる。したがって、このゲート材料によるこの分離領域とのオーバーラップが生じないようにした実施形態では、この問題が解決される。
より詳細には、一実施形態によれば、ゲート材料層は、この分離領域と重複することなく、３つまたは４つの前述の基板領域上に全体に延びている。
どの実施形態においても、第１の基板領域は、表面上に第１のタイプの導電性を有するコンタクト・ゾーン、例えばＮウェル中のＮ＋型コンタクト・ゾーンを含んでいる。
このような状況では、消去を容易にするために、第１の活性ゾーンの表面上に前述のコンタクトに追加して、第２のタイプの導電性、例えばＰ＋型導電性を有し、前記トンネル・ゾーンの周囲に延びる表面ゾーンを提供することが有利となることもある。もちろん、この表面ゾーンは、例えばシリサイド化によってコンタクト・ゾーンに電気的に接続されている。
したがって、そのソース領域とドレイン領域が短絡されているトランジスタ、例えばＰＭＯＳトランジスタは、このゲート材料の第１の部分を用いて作成されることになる。これによって、このゲート材料の第１の部分の下に配置された活性ゾーンの部分が、非常に良く導通可能になることになる。
このコンタクトを局所的に限定せずに、表面上で、第１のタイプの導電性、例えばＮ＋型導電性を有するどのような高濃度ドープ・ゾーンを作成することも可能なはずである。そうすることによって、おそらく周辺消去（perimetric erasure）がもたらされるはずである。
本発明の一実施形態によれば、このデバイスは、さらにメモリ・セルのプログラミング状態、メモリ・セルの読出し状態、およびメモリ・セルの消去状態を有するバイアス手段を含んでいる。
この消去状態においては、このバイアス手段は、このトランジスタのソース領域、ドレイン領域、および基板領域に印加される電圧よりもずっと高い電圧を第１の活性ゾーンに印加することによってファウラ・ノルドハイム型の消去を引き起こす。
この点については、この消去状態において、このバイアス手段が、このトランジスタのソース領域、ドレイン領域、および基板領域に等しい電圧を印加することが好ましい。
プログラミング状態においては、このバイアス手段は、このトランジスタ内でホット・キャリア・プログラミングを引き起こすことができる。
バイアス手段はまた、第１の活性ゾーンに印加される電圧よりもずっと高く、好ましくは等しい電圧をこのトランジスタのソース領域、ドレイン領域、および基板領域に印加することによってファウラ・ノルドハイム・プログラミングを引き起こすこともできる。
さらに、読出し状態においては、絶対値で１ボルトまでに制限されたドレイン／ソース間の電位差を選択することが有利になるはずである。これによって、メモリ・セルの非常に低速の再プログラミング、あるいは未使用のメモリ・セルの意図せぬ寄生プログラミングが防止される。
この浮遊ゲート・トランジスタは、ＰＭＯＳトランジスタであることが好ましい。しかし、本発明は、ＮＭＯＳトランジスタにも適用される。
このデバイスは、いくつかのメモリ・セルから構成されるメモリ・プレーンを含むことができる。
したがって、このデバイスは、ＥＥＰＲＯＭ型またはフラッシュ型のメモリを形成することができる。
本発明の主題はまた、以上で定義されるデバイスを含む集積回路でもある。
本発明のさらなる利点および特徴は、非限定的な実施形態の詳細な説明および添付図面を考察すれば明らかになろう。
以下において、図１ａ（あるいは、図２ａおよび図３ａ）および図１ｂ（あるいは、図２ｂおよび図３ｂ）は、図１（あるいは、図２および図３）のそれぞれ、線Ａ−Ａおよび線Ｂ−Ｂに沿った断面図である。
図１ａおよび図１ｂにおいて、参照符号ＳＢは、集積回路の例えばＰ−ドープされたシリコンからなる半導体基板を示している。
この基板ＳＢは、Ｎドープされた半導体ウェルから形成される第１の基板領域ＲＧ１と別のＮドープされた半導体ウェルから形成される第２の基板領域ＲＧ２とを備える。これらの２つのウェルＲＧ１、ＲＧ２は、Ｐドープされたウェルから形成される第３の半導体領域ＲＧ３によって分離される。
このウェルＲＧ３は、２つのウェルＲＧ１とＲＧ２との間の深さ方向の電気的相互分離を提供する。この電気的分離は、実際には逆バイアスされることになるＰＮ接合によってもたらされる。
表面では、２つのウェルＲＧ１とＲＧ２との間の電気的相互分離は、分離領域ＳＴＩによってもたらされる。
この分離領域ＳＴＩは、このウェルＲＧ３の表面に位置するＰ＋ドープされたコンタクト・ゾーンＰＳＢに開けられた開口部を含んでいる。このコンタクトＰＳＢは、ウェルＲＧ３と、さらにその下にある基板ＳＢとをバイアスするのに使用されることになる。
ウェルＲＧ１は、第１の活性ゾーンを形成するが、ウェルＲＧ２は、第２の活性ゾーンを形成する。
これら２つの活性ゾーンの上にはゲート材料層、例えば多結晶シリコンが設けられ、これは、２つの活性ゾーンの表面上にゲート酸化膜ＯＸ、例えば二酸化ケイ素を介して置かれる。
全体が浮遊ゲートを形成するこのゲート材料層は、第１の活性ゾーンＲＧ１の垂直上方向にある第１の部分Ｐ１を含んでいる。
ゲート材料層はまた、第２の活性ゾーンＲＧ２上に位置するリング状部分ＦＧも含んでいる。このゲート材料のリング状部分は、読出しトランジスタまたは電荷蓄積トランジスタとも呼ばれるＰＭＯＳトランジスタのゲートＦＧを定義しており、Ｐ＋型の注入領域から形成されるこのトランジスタのソースＳは、リング状ゲートの外側のウェルＲＧ２内に位置し、やはりＰ＋型の注入領域から形成されるこのトランジスタのドレインＤは、このゲートＦＧを形成するこのリングの内側のウェルＲＧ２内部に位置する。
このゲート材料層は、このリング状部分ＦＧを第１の部分Ｐ１に接続する接続部分ＰＬも含んでいる。
この第１の部分Ｐ１の形状は、以下に詳細に説明する理由からトンネル・ゾーンＺＴＮとも呼ばれる、この第１の部分Ｐ１の下に配置される酸化膜ゾーンＯＸのキャパシタンスが、このメモリ・セルのゲート材料層とすべての活性ゾーンの間の合計キャパシタンス、すなわちメモリ・セルのゲート材料と各活性ゾーンの間に形成される各キャパシタンスの総和の３０％以下になるように選択されている。
このようにして、このゲートＦＧと静電容量的に結合されるソース領域、ドレイン領域、およびチャネル領域は、このメモリ・セルでは制御ゲートを形成することになり、一方、トンネル・ゾーンＺＴＮは、このメモリ・セルの消去中に、この浮遊ゲート中に蓄えられた電荷を引き出し、それらを第１の活性ゾーンＲＧ１へと転送するための電荷転送ゾーンを形成することになる。
制御ゲートに関しては、これは、もちろんリング状ゲートＦＧとの静電容量結合に主に寄与するチャネル・ゾーンとなる。そのような状況では、ソース領域およびドレイン領域が、拡散によってリング状ゲートＦＧの下にも延びていることが、当業者には理解されよう。したがって、ソース領域およびドレイン領域もまた、実際にこの静電容量結合に寄与する。
第１の活性ゾーンＲＧ１を適切にバイアスし、コンタクトを作成するために、このゾーンは、参照符号ＰＣ１をもつＮ＋注入されたゾーンを含んでいる。
さらに、この実施形態においては、トンネル・ゾーンＺＴＮの周囲に延びるＰ＋ドープされた表面ゾーンＺＳも提供されている。
このゲート材料層の第１の部分Ｐ１で形成されているものが、短絡されたＰＭＯＳトランジスタであること、すなわち、このＰ＋ドープされたソース領域およびドレイン領域が、電気的に一緒に接続されていることに、当業者なら留意したであろう。
この表面ゾーンＺＳは、例えば表面のシリサイド化によってコンタクト・ゾーンＰＣＩに電気的に接続される。
第２の活性ゾーンＲＧ２に関しては、これにもまた、このウェルＲＧ２のコンタクトを取りバイアスするために、したがってこの読出しトランジスタの基板をバイアスするために参照符号ＢＫをもつＮ＋注入されたゾーンが設けられる。
かかるメモリ・セルを製造するためのプロセスは、まず、Ｐ−型基板ＳＢ中の横方向分離領域ＳＴＩの、それ自体が知られている方法による製造を含んでいる。
次いで、このプロセスは、それ自体知られているようにして、ウェルＲＧ１、ＲＧ２、ＲＧ３の注入を用いて継続される。
酸化膜層ＯＸが、このようにして得られた構造の表面上に作成されたのち、次いでゲート材料層、例えば多結晶シリコン層が堆積され、これをエッチングしてこのリング状ゲート層ＦＧ、接続部ＰＬ、および第１の部分Ｐ１が形成される。次に、様々なＰ＋注入された領域、Ｎ＋注入された領域が作成され、次いで、このゲート材料層が、特にハード・マスクとしての役割を果たすことになる。
次いで、従来のシリサイド化操作が、ソース領域、ドレイン領域およびコンタクト領域ＰＣ１、ＢＫ上、ならびに表面ゾーンＺＳ上で実施される。
次いで、この製造プロセスは、ソース領域およびドレイン領域上、領域ＢＫ上、ならびにコンタクトＰＣ１上の従来のコンタクト作成で完了される。
本発明によるメモリ・セルの動作を、より詳細には図４を参照して次に説明する。
これに関して、本発明によるメモリ・デバイスは、バイアス手段ＭＰＬ、例えば、制御ロジックに関連づけられた電圧源を含んでおり、これらのバイアス手段は、メモリ・セルのプログラミング状態、メモリ・セルの読出し状態、およびメモリ・セルの消去状態を有している。
これらの各状態において、手段ＭＰＬは、このトランジスタのソースＳ、ドレインＤ、および基板ＢＫに対して電圧ＶＳ、ＶＤ、およびＶＢＫを出力する。バイアス手段はまた、コンタクト・ゾーンＰＳＢに印加されるＶＰＳＢを用いて基板ＲＧ３をバイアスし、このコンタクト・ゾーンＰＣＩに印加される電圧ＶＺ１を用いて第１の活性ゾーンＲＧ１をバイアスする。
このメモリ・セルを電気的にプログラムする別の可能性は、「ホット・エレクトロン（hot electron）」プログラミングと呼ばれるものを採用することにある。より詳細には、このメモリ・セルを電気的にプログラムしたいと思うときに、すなわち、この浮遊ゲート中に電荷を蓄積したいと思うときに、例えば、５ボルトの電圧をこのトランジスタのソースに供給し、０ボルトの電圧をドレインに印加する。
このトランジスタの基板も、５ボルトにバイアスされ、実際には０ボルトと５ボルトの間で変化する電圧、例えば、５ボルトがこの第１の活性ゾーンのコンタクトＰＣ１に印加される。この基板（コンタクトＰＳＢ）にも、０ボルトが印加される。次いで、このトランジスタは、（もし、このトランジスタを導通させ始めるために十分なゲート／ソース間電圧が存在するならば）オン状態になり、それによって、このトランジスタは、飽和させられ、ソースからくる正孔電流が生成される。これらの正孔は、結晶格子と衝突し、ホット・ホールとホット・エレクトロンを形成する。このホット・エレクトロンは、このソースに印加された電位に比べて少しだけ電位が降下した浮遊ゲートに引き付けられる。
本発明による、メモリ・セルをプログラムする別の可能な方法は、ファウラ・ノルドハイム・プログラミングを実行することであり、すなわち、高電界を印加してこのエネルギー障壁を低下させ、これらの電子が浮遊ゲートに向かって流れることができるようにすることである。
より詳細にはこの場合、等しい電圧が、例えばこのトランジスタのソース、ドレイン、および基板に印加され、その電圧値は、比較的高く、例えば８ボルトと１１ボルトの間、典型的には１１ボルトとする。同時に、ウェルＲＧ３を依然として０ボルトにバイアスしたまま、０ボルトの電圧が、この第１の活性ゾーンのコンタクトＰＣ１に印加される。
このようにして、第１の活性ゾーンを０ボルトにしたまま、この浮遊ゲートを、ほぼ１０ボルトの電位に上げる。したがって、これによって強い電界が生成され、この電界が、このトンネル・ゾーンＺＴＮの酸化膜を介して第１の活性ゾーンＲＧ１からこの浮遊ゲートへと電子を引き付ける。
したがって、本発明によるメモリ・セルは、ホット・エレクトロン・プログラミングまたはファウラ・ノルドハイム・プログラミングという２つの異なる方法でプログラムすることができるという利点を有する。したがって、考えている用途に応じてプログラミングのタイプを選択することができることになる。
ホット・エレクトロン・プログラミングは、電流消費の少ないファウラ・ノルドハイム・プログラミングに比べて高速ではあるが、電流消費がより大きい。したがって、移動電話用途では、ファウラ・ノルドハイム・プログラミングを選択することが好ましい。
読出し状態では、ドレイン／ソース間の電位差を意図的に−１ボルトに制限して、メモリ・セルの非常に低速な再プログラミングが起こらないように回避する。したがって、例えばソースへの３．３ボルトの電圧、およびドレインへの２．３ボルトの電圧が選択されることになる。基板ＢＫは、３．３ボルトにバイアスされることになり、制御ゲート（ソースおよびドレインは）０ボルトと３．３ボルトの間で変化する電圧でバイアスすることができる。
したがって、プログラミング中にこのメモリ・セルに０がプログラムされる場合、すなわち、実際にはプログラミングが実行されなかった場合には、このトランジスタは、読出し時にはオフになる。
他方、このプログラミング状態中に、「１」（例えば）がメモリ・セルにプログラムされる場合、すなわち、電荷が浮遊ゲート中に蓄えられている場合には、このトランジスタは、読出し中に導通することになる。したがって、読出し状態において電流が流れるか否かを検出することにより、このセル中に書き込まれている、またはプログラムされている論理値を判定することが可能である。
メモリ・セルを消去するためには、このトランジスタのソース領域、ドレイン領域、および基板領域に印加される電圧よりもずっと高い電圧が、第１の活性ゾーンに印加される。
１つの指標としては、０ボルトが、このトランジスタのソース、基板、およびドレインに印加され、例えば１１ボルトの電圧がコンタクトＰＣ１に印加され、この基板ＲＧ３は、依然として０ボルトにバイアスされたままである。したがって、このファウラ・ノルドハイム型消去では、プログラミングの場合とは逆の非常に高電界の印加がもたらされ、その結果、浮遊ゲート中に蓄えられた電荷が、トンネルＺＴＮを介して活性ゾーンＲＧ１に向かって引き出され、コンタクトＰＣ１に至るようになる。
したがって、最も高い結合のゾーンに対応する、このメモリ・セルのトランジスタの酸化膜の劣化はない。
ある種の場合、例えば消去時間があまりにも長すぎるときには、メモリ・セルの消去が、このセルの過剰な消去状態をもたらすことがある。
このセルのトランジスタが、ＰＭＯＳトランジスタであるとき、この過剰消去状態は、このトランジスタの浮遊ゲート中の正電荷の存在によって、明らかにすることができる。この状態を、図９に電圧しきい値ＶＴの観点から示している。
この図で、曲線ＶＴ１は、製造出力セルのＰＭＯＳトランジスタのしきい電圧に対応する。一般に、このしきい電圧は、約−０．６ボルトである。
セルが、ホット・エレクトロンによってプログラムされると、電子がこの浮遊ゲート中に蓄積され、これがこのしきい電圧を正の値に向かって、例えば、約１．４ボルトの値（曲線ＶＴ４）へとシフトさせる。このしきい電圧シフトは、この場合には約２ボルトである。
このプログラムされたセルを消去する目的は、このトランジスタのしきい電圧をその初期値（曲線ＶＴ１）に実質的に戻すことである。
しかし、過剰消去の場合には、これは、負の値（例えば、曲線ＶＴ２）に向かってのこのしきい電圧のシフトによって明らかになる。この場合、たとえ不可能でないにしても、このセルを再プログラムすることがきわめて難しいことが判明することもある。これは、このトランジスタのしきい電圧の絶対値がゲート−ソース間の電位差の絶対値以上にとどまる場合には、このセルのトランジスタを導通させることができず、したがってホット・エレクトロンの生成ができないからである。
この欠点に対処するためには、このバイアス手段ＭＰＬは、トランジスタがＰＭＯＳトランジスタであるメモリ・セルに、このトランジスタのホット・エレクトロン・プログラミングを２つの連続したステップで実行して、まずこの浮遊ゲート中に存在する残存正電荷があればそれを補償し、次いで最適のプログラミングを実施することによって、消去が行われたメモリ・セルをプログラムすることになる（図１０）。
より詳細には、この第１のステップで、バイアス手段ＭＰＬは、第１の活性ゾーンのコンタクトＰＣ１に補償電圧ＶＺ１を印加することによって、この浮遊ゲート中に存在する残存正電荷があればそれについての補償を行う。
この電圧ＶＺ１は、例えば、０ボルトに等しいが、例えば約−５００ｍＶより大きい負の値にすることもできる。しかし、負のあまりにも大きな補償電圧を印加してウェルＲＧ１とウェルＲＧ３によって形成されるＰＮダイオードに順方向の導通がもたらされないようにすることが必要である。
例えば５００マイクロ秒の間この補償電圧を印加することにより、しきい電圧の負方向のシフトについて補償することができるだけでなく、ホット・エレクトロン・プログラミングを開始することもできる。したがって、この第１のステップの終わりには、このしきい電圧は、この初期電圧に対して相対的に右側にシフトさせられる（曲線ＶＴ１に対して相対的に右側にシフトした曲線ＶＴ３）。
次いで、最適なプログラミングが、例えば１００マイクロ秒の間、５ボルトのコンタクトＰＣ１に対する電圧ＶＺ１を印加することによって実行される。次いで、しきい電圧は、この場合も右側にシフトさせられる（曲線ＶＴ４）。
したがって、本発明のこの変形形態では、通常消去の場合に使用されるコンタクトＰＣ１を使用した２ステップのプログラミングを使用することによって、過剰消去に関連する欠点を未然に防ぐことができることに留意されたい。
本発明は、これまで説明してきた実施形態に限定されることなく、その代わりにすべての変形形態を包含している。
したがって、図２、図２ａ、および図２ｂに示すように、この第１の活性ゾーンのＮ＋ドープされたコンタクトＰＣ１は、このゲート材料の第１の部分Ｐ１の下はもちろん除外して、この第１の活性ゾーンの全表面にわたって延びることができる。
この場合、このゲート材料の接続部分ＰＬには注入が行われないので、次いでこのゲート材料中に形成されるものは、ＰＩＮダイオード、すなわち真性ゲート材料領域によって分離されたＰ＋領域とＮ＋領域から形成されるダイオードである。しかし、消去中に、このダイオードは逆バイアスされ、消去効率を幾分抑制することもある。これが、一部の用途において、図１、図１ａ、および図１ｂに示す実施形態を使用することが好ましいことになる理由である。
別の実施形態では、コンタクトＰＣ１は、局所化されたままで、残りがＮドープされた活性ゾーンＲＧ１となっていることもある。
考えられる別の実施形態は、図３、図３ａ、および図３ｂに示す実施形態である。これらの図には、第１の活性ゾーンと第２の活性ゾーンの間の表面上に分離ゾーンＳＴＩが存在していないことが分かる。この場合には、分離は、単に逆バイアスされたＰＮ接合によってのみ実現される。
これらの図に示す例では、第１の活性ゾーンは、Ｎ＋型の注入された表面ゾーンである。しかし、このＮ＋コンタクトを局所化し、図１に示すものと同様の表面ゾーン・タイプのＰ＋注入を行うこともできる。
このゲート材料層が、横方向の分離領域とオーバーラップすることなくメモリ・セルの活性ゾーン上全体に延びたこの実施形態では、より良好なデータ保持特性が可能になる。これは、分離ゾーンとゲート材料の間の境界面における酸化膜薄膜化の現象がそれによって回避されるからである。
しかし、この実施形態においては、シリサイド化ステップ中に適切なマスクを使用して浮遊ゲートまたはこのＰＮ表面機能をシリサイド化しないようにし、それによって金属短絡回路が作成されないようにすることが必要となる。さらに、浮遊ゲートをシリサイド化しないことによって、より良好なデータ保持特性が可能になる。
もちろん、図２および図３に示したようなメモリ・セルのプログラミング、読出し、および消去は、図１を参照して説明したものと同様である。
最後に、ちょうど説明したばかりの電気的に消去可能でプログラム可能な不揮発性メモリ・セルでは、ＰＭＯＳトランジスタが使用されているが、ＮＭＯＳトランジスタに基づいた構成も考えられる。
さらに、いくつかのメモリ・セルを設けてビットごとに消去可能とすることができるメモリ・プレーンを形成することができ、ＥＥＲＯＭ型のメモリを形成することができ、またバンクごとまたはページごとに消去可能なフラッシュ型のメモリを形成することもできるが、ただしその場合には、アクセス・トランジスタを各メモリ・セルに関連づけてメモリ・セルを選択できるようにすることが必要になる。
これに関しては、図５に示すセルの一実施形態を使用して図６に示すようなメモリ・プレーンを作成することができ、高いセル・プログラミング電流とビット線間の良好な分離を伴う小さなサイズのアーキテクチャを提供することができる。
これは、本発明に従って、特に特定の形状を有するアクセス・トランジスタの使用によって得られ、この特定の形状により、隣接セルのアクセス・トランジスタが寄与するようになっている。
より詳細には、図５は、メモリ・セルＣＥＬｉを示し、これは、ここではこの前記メモリ・セル（図６）と同じ列ＣＬｊに配置される２つの隣接メモリ・セルＣＥＬｉ−１およびＣＥＬｉ＋１の側面に位置すると想定されており、参照符号ＴＡＣＳｉをもつアクセス・トランジスタを含んでいる。
このメモリ・セルＣＥＬｉに割り当てられたこのアクセス・トランジスタＴＡＣＳｉは、このメモリ・セルの浮遊ゲートＦＧトランジスタを部分的に取り囲んでいる。
より正確には、このアクセス・トランジスタＴＡＣＳｉは、３つの要素アクセス・トランジスタに分割することができる。
したがって、第１の要素アクセス・トランジスタＴＡＣＳＥＬ１ｉは、特にメモリ・セルＣＥＬｉに関連している。
他方、第２の要素アクセス・トランジスタＴＡＣＳＥＬ２ｉと第３の要素アクセス・トランジスタＴＡＣＳＥＬ３ｉは、それぞれ２つのアクセス・トランジスタＴＡＣＳｉ−１とＴＡＣＳｉ＋１に共通になっており、これらは、それぞれ２つの隣接メモリ・セルＣＥＬｉ−１とＣＥＬｉ＋１に割り当てられる。
このアクセス・トランジスタＴＡＣＳｉのソースは、第１の要素アクセス・トランジスタＴＡＣＳＥＬ１ｉのソースを形成している。
さらに、第１の要素アクセス・トランジスタＴＡＣＳＥＬ１ｉのドレインは、このメモリ・セルの浮遊ゲート・トランジスタＦＧのソースＳの一部分を形成している。
次に図５に示すセルから形成されたメモリ・プレーンを示している図６をより詳細に参照すると、各メモリ・セル列、例えば列ＣＬｊは、列方向に沿って延び、セルのすべての浮遊ゲート・トランジスタＦＧに面する主要部分ＰＭＴＬを有するゲート材料層ＭＴＬｊを含んでいることが分かる。
このアクセス・トランジスタＴＡＣＳｉの第１の要素トランジスタＴＡＣＳＥＬ１ｉのゲートＧＲＥＬ１ｉは、この場合、このセルＣＥＬｉの浮遊ゲート・トランジスタＦＧに対向して配置されたゲート材料層ＭＴＬｊの前記主要部分のうちのゲート部分を含んでいる。
さらに、このゲート材料層ＭＴＬｊは、各メモリ・セルに、例えばメモリ・セルＣＥＬｉに、主要部分ＰＭＴＬｊに接続され、この浮遊ゲート・トランジスタの一方の側上へとこの主要部分に対してほぼ直角に延びる第２の要素部分Ｅ２ＭＴＬｊを含んでいる。
この第２の要素部分Ｅ２ＭＴＬｊは、この場合には、第２の要素トランジスタＴＡＣＳＥＬ２ｉのゲートＧＲＥＬ２ｉの一部分を形成する。
このゲート材料層ＭＴＬｊはまた、第３の要素部分Ｅ３ＭＴＬｊを含み、これはまた、主要部分ＰＭＴＬｊに接続され、このセルＣＥＬｉの浮遊ゲート・トランジスタの他方の側上へこの主要部分に対してほぼ直角に延びている。
この第３の要素部分Ｅ３ＭＴＬｊは、この第３の要素トランジスタＴＡＣＳＥＬ３ｉのゲートＧＲＥＬ３ｉの一部分を形成する。
図６はまた、メモリ・セルに関連する第２の要素部分Ｅ２ＭＴＬｊが、２つの隣接メモリ・セルのうちの一方に関連する第３の要素部分を形成し、それと同時に、このメモリ・セルＣＥＬｉに関連する第３の要素部分Ｅ３ＭＴＬｊが、これら隣接メモリ・セルのうちの他方に関連する第２の要素部分を形成することも示している。
各アクセス・トランジスタＴＡＣＳｉのソースは、同じメタライゼーションの手段によってすべて一緒に接続された複数のコンタクトＳＬＣを含んでいる。
アクセス・トランジスタがオンであるとき、このアクセス・トランジスタの電流をさらに増大させるために、他の各コンタクトＳＬＣは、他の２つの要素アクセス・トランジスタのゲートＧＲＥＬ２ｉおよびＧＲＥＬ３ｉの端部近くの外側に配置される。
さらに、任意の１ラインのメモリ・セルのドレイン・コンタクトＢＬＣは、一緒に接続され、その結果ビット線を形成する。
各列のゲート材料層ＭＴＬｊはまた、ゲート・バイアス電圧によってバイアスすることが意図されており、この層ＭＴＬｊに対してゲート・バイアス電圧をかけるためのメタライゼーションは、列メタライゼーション（行線）を形成する。
したがってここでは、メモリ・セルの浮遊ゲート・トランジスタのソースＳ上には特別なコンタクトがないことを指摘しておくべきである。したがって、このソースは、フローティングしている。
次に、このメモリ・プレーンの動作について、さらに図７および図８を参照してより詳細に説明する。
一般に、本発明によるメモリ・デバイスは、プログラミング・モードおよび読出しモードにおいて少なくとも１つのメモリ・セルを選択することが可能で、メモリ・プレーンをセル・ブロックごとに、ここで述べるこの場合には２列ごとに同時に消去することが可能なバイアス手段ＭＰＬ２を含んでいる。
これは、図６から分かるように、２つの隣接する列ＣＬｊおよびＣＬｊ＋１のメモリ・セルのすべてのコンタクトＰＣ１が、同じメタライゼーションＭＴＬ２によって一緒に接続されているからである。
他方、プログラミング・モードまたは読出しモードにおいては、必要なら、ビット線のバイアスと列メタライゼーション（行線）のバイアスを変化させることによって、一時に１つのセルだけしか選択しないようにすることが可能になる。
図６に示すアーキテクチャから、これらのバイアス手段が、その結果、それぞれ同じ列のメモリ・セルに割り当てられたアクセス・トランジスタの各ソースＳＬＣに同じソース・バイアス電圧を印加することができるようになることが明らかである。
さらに、これらのバイアス手段ＭＰＬ２は、それぞれ任意の１列のメモリ・セルに割り当てられたアクセス・トランジスタの各ゲートに同じゲート・バイアス電圧を印加することができる。
最後に、以上で指摘したように、これらのバイアス手段は、少なくとも任意の１列、この場合には特に隣接する２列のメモリ・セルの第１の各活性ゾーンＲＧ１に同じ消去電圧を印加することができる。
図１から図３に示す実施形態の場合に説明したものと同様にして、バイアス手段ＭＰＬ２は、メモリ・セルをプログラムすることができるプログラミング状態を有している。これらのバイアス手段は、メモリ・セルを読み出すことができる読出し状態も有する。さらに、これらのバイアス手段は、メモリ・セルの少なくとも１列を消去することができる消去状態も有する。
これらの各状態において、これらのバイアス手段は、これらのアクセス・トランジスタのソースおよびゲートに、これらのセルの浮遊ゲート・トランジスタのドレインおよび基板に、また第１の活性ゾーンＲＧ１に対して所定の電圧を印加することができる。
次に、行ｉおよび列ｊ（図７）に所属するセルＣＥＬｉｊにアクセスしたい場合について考察する。
一般に、読出しモードまたはプログラミング・モードにおいてメモリ・セルにアクセスするためには、バイアス手段ＭＰＬ２は、対象となるメモリ・セルと同じ列に属するメモリ・セルのアクセス・トランジスタを導通させる。
さらに、これらのバイアス手段は、この同じ列の、対象となるメモリ・セルと異なる各メモリ・セルのアクセス・トランジスタのソースおよび浮遊ゲート・トランジスタのドレインに同じ電圧を印加し、その結果、この列における他のメモリ・セルは、影響を受けない。
最後に、バイアス手段ＭＰＬ２は、対象となるメモリ・セルの列以外の列に属するメモリ・セルのアクセス・トランジスタをオフにすることができる。
一例として、図７に示すように、セルＣＥＬｉｊをプログラムするために、バイアス手段ＭＰＬ２は、例えば、列ＣＬｊのゲート材料層ＭＴＬｊに電圧ＶＭＴＬ＝１．７ボルトを印加する。
さらに、これらのバイアス手段は、例えば、すべてのソース・コンタクトＳＬＣに対して５ボルトに等しい電圧ＶＬＣを印加する。したがって、列ＣＬｊのすべてのセルのすべてのアクセス・トランジスタのゲート／ソース間の電位差は、−３．３ボルトに等しくなり、この結果、これらすべてのアクセス・トランジスタがオンになる。
次いで、バイアス手段ＭＰＬ２は、コンタクトＢＬＣ（ビット線）に０ボルトに等しい電圧ＶＢＬを印加し、それぞれ５ボルト、０ボルト、および５ボルトに等しい電圧ＶＢＫ、ＶＰＳＢ、およびＶＺ１をそれぞれコンタクトＢＫ、ＰＳＢ、およびＰＣ１に対して印加する。
次いで、このセルをホット・エレクトロンによってプログラムする。
これに関しては、ここで、本発明は、ゲート材料層ＭＴＬｊが等電位を生成するので、すべてのアクセス・トランジスタ、すなわちすべての要素アクセス・トランジスタがオンになり、対象となるセルにプログラミング電流を与えるのに寄与するという意味で注目に値することに留意されたい。もちろん、主要な寄与は、このセルのこのアクセス・トランジスタによってもたらされ、あるアクセス・トランジスタが、アクセスが行われるメモリ・セルから遠く離れれば離れるほど、そのアクセス・トランジスタの寄与は小さくなる。
もちろん、この列の１つのセルだけにアクセスすることが望ましく、この列のセルのすべてのアクセス・トランジスタがオンになっているので、この場合にはこれらのメモリ・セルのコンタクトＢＬＣおよびＳＬＣに同じ電圧を印加して同じ列の他のセルＣＥＬｍｊ（ｍはｉと異なる）に影響を与えないようにすることが必要である。換言すれば、現行の場合では、電圧ＶＳＬＣが５ボルトに固定されているので、５ボルトの電圧が、この列の他のセルのドレイン（ビット線）に印加されることになる。
セルＣＥＬｍｎ（ｎはｊと異なる）、すなわちアクセスが行われるセルを含む列以外の列に属するセルに関しては、バイアス手段ＭＰＬ２は、このアクセス・トランジスタＭＴＬｎのゲートに対して、電圧ＶＳＬＣに等しい電圧ＶＭＴＬを印加する。したがって、このゲート／ソース間の電位差がゼロになるので、これら他の列のセルのすべてのアクセス・トランジスタは、オフになる。
ここで、２つの隣接するビット線間に非常に良好な分離が実現されることに留意されたい。
次に読出しモードにおいてセルＣＥＬｉｊにアクセスしたいと思う場合には、バイアス手段ＭＰＬ２は、０ボルトに等しい電圧をこのアクセス・トランジスタのゲートに、３．３ボルトに等しい電圧をこのアクセス・トランジスタのソースに印加して、この列のこれらのセルのアクセス・トランジスタをオンにする。
この読出し状態においては、この浮遊ゲート・トランジスタのドレイン／ソース間の電位差を意図的に−１ボルトに制限してこのメモリ・セルの非常に低速の再プログラミングを回避する。この場合には、２．３ボルトのドレイン電圧を選択することになる。基板ＢＫを、３．３ボルトでバイアスすることになる。さらに、例えば、コンタクトＰＳＢをアースし、３．３ボルトをコンタクトＰＣ１に印加することになる。
２つの隣接列のセルの消去はファウラ・ノルドハイム型である。より詳細には、この消去状態において、これらのバイアス手段は、これらのアクセス・トランジスタのソース領域とこれらの浮遊ゲート・トランジスタのドレイン領域および基板領域に印加される電圧よりもずっと高い電圧を第１の活性ゾーンＲＧ１に対して印加することによってファウラ・ノルドハイム型消去を引き起こす。
したがって、１つの指標として、図８に示すように、バイアス手段ＭＰＬ２は、すべての他のコンタクトを接地したまま、コンタクトＰＣ１に１１ボルトの電圧ＶＺ１を印加することができる。
ここで、このメモリ・セルの浮遊ゲート・トランジスタのソースは、それ自体フローティングしており、第１の活性ゾーンＲＧ１を介したファウラ・ノルドハイム型消去と矛盾しないことに留意されたい。これは、このトランジスタのフローティングしたソースがこのメモリ・ロケーションそれ自体によって接地されるからである。
もちろん、図５および図６に示す変形形態では、図１、図２、および図３に示すタイプの分離を使用して、このメモリ・ロケーションの様々な活性領域ＲＧ１、ＲＧ２、およびＲＧ３を相互に分離することになる。
さらに、図１、図２、図３、図９、および図１０を参照して説明しているように、これらのセルの２ステップのホット・エレクトロン・プログラミングを、図６のメモリ・プレーンに対しても適用することができる。より詳細には、図１１に示すように、バイアス手段ＭＰＬ２は、この場合、セルＣＥＬｉｊをプログラムするために、メタライゼーションＭＴＬＰＣｉ，ｊ＋１（図６）を介してコンタクトＰＣ１に対して最初にゼロ電圧ＶＺ１を、また５ボルトの最適電圧ＶＺ１を印加することになる。
このプログラミング・フェーズではあまり消費を必要とせず、それによって例えば移動電話用途で特に有利となるメモリ・プレーンの製造を可能にする、本発明によるメモリ・セルの第５の実施形態について、より詳細には図１２以下を参照して次に説明することにする。
図１２において、メモリ・セルＣＥＬｉｊに割り当てられたアクセス・トランジスタＴＡＣＳｉは、前記接続部分ＰＬに対して直角方向に延び、このリング状ゲートＦＧに関してこの接続部と反対側にあるゲートＧＲＴＡＣＳｉを含む。
このアクセス・トランジスタのソースは、ソース・コンタクトＢＬｊを含む。このアクセス・トランジスタのドレインは、このメモリ・セルの浮遊ゲート・トランジスタのソースＳの一部分を形成する。
この浮遊ゲート・トランジスタのドレインは、第２の活性ゾーンＲＧ２、すなわちその基板（またはバルク）に電気的に接続されている。このドレイン・ゾーンは、実際にはメタライゼーション（図１２には示していないが、図１３に概略的に示す）を介してバルク・コンタクトＢＫｉに接続されたコンタクトＷＬＰｉを有している。
図１３および図１４に示すように、このメモリ・プレーンの任意の１列ｊの諸セルのアクセス・トランジスタのすべてのソース・コンタクトは、列メタライゼーション（ビット線）を介して一緒に、この場合にはＢＬｊに接続される。
このメモリ・プレーンの任意の１列ｊの諸セルのすべての第１の活性ゾーンは、これらのＰＣ１ｊを介し、また別の列メタライゼーションＶＥＲｊを介して一緒に接続される。
任意の１行ｉの諸セルの浮遊ゲート・トランジスタのすべてのドレイン・コンタクトおよびしたがってすべてのバルク・コンタクトは、行メタライゼーションＷＬＰｉを介して一緒に接続される。
このメモリ・プレーンの任意の１行ｉの諸セルのアクセス・トランジスタのゲートＧＲＴＡＣＳｉは、一緒に接続され、対応するコンタクトＷＬｉも、行メタライゼーションＷＬｉを介して一緒に接続される。
さらに、このメモリ・デバイスは、プログラミング・モードにおいて少なくとも１つのメモリ・セルを選択し、ファウラ・ノルドハイム・プログラミングによってこのメモリ・セルをプログラムすることができるバイアス手段ＭＰＬ３（図１５）を含んでいる。
より詳細には、この実施形態において、これらのバイアス手段は、このメモリ・プレーンのセルを選択し、このセルの浮遊ゲート・トランジスタのドレインと、このセルの第１の活性ゾーンとの間に十分な電位差を印加することによってそのセルをプログラムすることができる。
したがって、プログラミングにおいてセルが選択されるのは、このアクセス・トランジスタを介してではない。
図１３に関連して図１５に、このバイアス手段ＭＰＬ３によって提供され、このメモリ・プレーンの様々なメタライゼーションに印加される電圧の一例を示す。
より詳細には、図１５の上部に提供されるテーブルの構成１は、図１３のセルＣＥＬ１１の選択とプログラミングに対応するものである。
この例では、これらのセルのトランジスタの酸化膜圧が約５ナノメートルであるので、この集積回路の供給電圧ＶＰＰは、６．６ボルトに等しいものと想定している。
メタライゼーションＢＬ１、ＢＬ２、ＷＬＰ２、およびＶＥＲ２に電圧ＶＰＰ／２を印加しながら、メタライゼーションＷＬ１およびＷＬＰ１に電圧ＶＰＰを印加する。
最後に、メタライゼーションＶＥＲ１およびＷＬ２を接地する。
したがってこれによって、セルＣＥＬ１１のアクセス・トランジスタＴＡＣＳ１は、オフになり、この浮遊ゲート・トランジスタのソースの電位も、このドレインおよび基板がこの電位にあるとして、結合によってこの電圧ＶＰＰに上昇することになる。
この場合に、この浮遊ゲートとコンタクトＰＣ１１との間には大きな電位差（一般に５．６ボルト）が存在するので、このセルは、ファウラ・ノルドハイム・プログラミングによってプログラムされる。
しかし、メタライゼーションＶＥＲ２に電圧ＶＰＰ／２を印加することにより、セルＣＥＬ１２の浮遊ゲート・トランジスタのドレインとそのコンタクトＰＣ１２の間、したがって浮遊ゲートとコンタクトＰＣ１２の間には十分な電位差が存在しない。したがって、ファウラ・ノルドハイム・プログラミングについての条件は、満たされていない。
ファウラ・ノルドハイム・プログラミングについての条件は、セルＣＥＬ２１およびＣＥＬ２２の場合にも満たされていない。
バイアス手段ＭＰＬ３はまた、例えば、すべてのセルのすべての第１の活性ゾーンに対して高電圧を印加し、しかもこれらのセルの他のコンタクトにゼロ電圧を印加することによって、メモリ・プレーンをその全体にわたって消去することもできる。
これに関して、これらのバイアス手段は、例えば、図１５のテーブルの構成２に示すように、メタライゼーションＢＬ１、ＷＬ１、ＷＬＰ１、ＢＬ２、ＷＬ２、およびＷＬＰ２に対してゼロ電圧を、メタライゼーションＶＥＲ１およびＶＥＲ２に対して電圧ＶＰＰを印加する。したがって、ファウラ・ノルドハイム型消去が、実行される。
ここで、図５および図６に示す変形形態のように、このメモリ・セルの浮遊ゲート・トランジスタのソースが、それ自体フローティングしており、この第１の活性ゾーンＲＧ１を介したファウラ・ノルドハイム型消去と矛盾しないことに留意されたい。これは、このトランジスタの浮遊ゲートがメモリ・ロケーションそれ自体を介して接地されるからである。
このバイアス手段ＭＰＬ３は、１行の諸セルのアクセス・トランジスタをオンにし、他の行の諸セルのアクセス・トランジスタをオフにすることによって、このメモリ・プレーンを行ごとに読み出すことも可能である。
印加する電圧の一例を、図１５のテーブルの構成３に示す。
図１２から図１５に関して説明してきたものの全体にわたって、バイアス手段ＭＰＬ３は、ゼロ電圧ＶＰＳＢを基板コンタクトＰＳＢに提供している。
もちろん、図１２および図１４に示す変形形態では、図１、図２、および図３に示すタイプの分離を使用してこのメモリ・ロケーションの様々な活性領域ＲＧ１、ＲＧ２、およびＲＧ３を相互に分離することが可能なはずである。
本発明によるメモリ・デバイスの第１の実施形態を示す図である。 本発明によるメモリ・デバイスの第１の実施形態を示す図である。 本発明によるメモリ・デバイスの第１の実施形態を示す図である。 本発明によるメモリ・デバイスの第２の実施形態を示す図である。 本発明によるメモリ・デバイスの第２の実施形態を示す図である。 本発明によるメモリ・デバイスの第２の実施形態を示す図である。 本発明によるメモリ・デバイスの第３の実施形態を示す図である。 本発明によるメモリ・デバイスの第３の実施形態を示す図である。 本発明によるメモリ・デバイスの第３の実施形態を示す図である。 本発明によるメモリ・デバイスの電極に印加されるバイアスをこのデバイスの状態に応じて示す図である。 本発明によるメモリ・デバイス、特にメモリ・プレーン内に組み込むことを意図したメモリ・デバイスの第４の実施形態を示す図である。 かかるメモリ・プレーンの一実施形態を示す図である。 図５および図６のメモリ・デバイスの電極に印加されるバイアスをこれらのデバイスの状態に応じて示す図である。 図５および図６のメモリ・デバイスの電極に印加されるバイアスをこれらのデバイスの状態に応じて示す図である。 ２ステップのホット・キャリア・プログラミングを提供する、本発明の変形形態を示す図である。 ２ステップのホット・キャリア・プログラミングを提供する、本発明の変形形態を示す図である。 ２ステップのホット・キャリア・プログラミングを提供する、本発明の変形形態を示す図である。 本発明によるメモリ・デバイス、特にメモリ・プレーン内に組み込むことを意図したメモリ・デバイスの第５の実施形態を示す図である。 かかるメモリ・プレーンの一実施形態を示す図である。 かかるメモリ・プレーンの一実施形態を示す図である。 図１２および図１３のメモリ・デバイスの電極に印加されるバイアス電圧をこれらのデバイスの状態に応じて示す図である。
符号の説明
Ｓ ソース領域
Ｄ ドレイン領域
Ｐ１ 第１の部分
ＲＧ２ 第２の活性ゾーン
ＲＧ１ 第１の活性ゾーン
ＺＴＮ 誘電体ゾーン
ＺＴＮ トンネル・ゾーン
ＦＧ リング状ゲート
ＰＬ 接続部
ＳＴＩ 分離領域
ＲＧ１ 第１の基板領域
ＲＧ２ 第２の基板領域
ＲＧ３ 第３の基板領域
ＰＳＢ コンタクト・ゾーン
ＦＧ、Ｐ１、Ｐ２、ＭＴＬｊ ゲート材料層
ＰＣ１ コンタクト・ゾーン
ＺＳ 表面ゾーン
ＭＰＬ１、ＭＰＬ２、ＭＰＬ３ バイアス手段
ＴＡＣＳｉ アクセス・トランジスタ
ＴＡＣＳＥＬ１ｉ 第１の要素アクセス・トランジスタ
ＴＡＣＳＥＬ２ｉ 第２の要素アクセス・トランジスタ
ＴＡＣＳＥＬ３ｉ 第３の要素アクセス・トランジスタ
ＳＬＣ ソース
ＣＬｊ 列
ＰＭＴＬｊ 主要部分
Ｅ２ＭＴＬｊ 第２の要素部分
Ｅ３ＭＴＬｊ 第３の要素部分
ＰＣ１ コンタクト
ＶＺ１ 補償電圧
ＧＲＴＡＣＳｉ ゲート
ＢＬｊ ソース・コンタクト
ＷＬｉ ゲート・コンタクト
ＷＬ１、ＷＬＰ１ 行メタライゼーション

Claims (6)

  1. ゲート材料層から形成された浮遊ゲート（FG）を有する単一の浮遊ゲート・トランジスタで構成される電気的に消去可能でプログラム可能な不揮発性メモリ・セルを備える半導体メモリ・デバイスであって、
    前記ゲート材料層の第１部分（P1）は、第１の活性ゾーン（RG1）の上に延びており、
    前記浮遊ゲート・トランジスタのソース領域（Ｓ）、ドレイン領域（Ｄ）、およびチャネル領域は、前記第１の活性ゾーン（RG1）から電気的に分離された第２の活性ゾーン（RG2）に形成されており、
    前記ゲート材料層の前記第１部分（P1）と前記第１の活性ゾーン（RG1）の間に設けられ、前記メモリ・セルの消去動作の際に、前記浮遊ゲートに蓄えられていた電荷を前記第１の活性ゾーン（RG1）に転送してファウラ・ノルドハイム型消去を行うためのトンネル・ゾーンを形成する、誘電体ゾーン（ZTN）と、
    前記第１の活性ゾーンに設けられたコンタクト（PC1）と、
    前記浮遊ゲート・トランジスタの前記ソース領域、前記ドレイン領域および前記浮遊ゲート・トランジスタの基板領域、ならびに前記第１の活性ゾーンに所定の電圧を印加することができるバイアス回路（MPL）と、を備え、
    前記バイアス回路は、前記メモリ・セルの消去動作の際、前記浮遊ゲート・トランジスタの前記ソース領域、前記ドレイン領域および前記基板領域の電圧よりも高い、前記ファウラ・ノルドハイム型消去を行うための電圧を前記第１の活性ゾーンに印加するよう構成されており、
    前記浮遊ゲートが前記ゲート材料の層に規定されたリング状ゲートであり、前記ゲート材料の層は、前記第１の部分（Ｐ１）と前記リング状ゲートとの間の接続部（ＰＬ）を含む、半導体メモリ・デバイス。
  2. 前記メモリ・セルのプログラミング動作の際、前記バイアス回路（MPL）が、前記浮遊ゲート・トランジスタのソース領域、ドレイン領域、および基板領域に、前記第１の活性ゾーンに印加される電圧よりも高い、ファウラ・ノルドハイム・プログラミングを行うための電圧を印加することによって、前記トンネル・ゾーン（ZTN）を介して前記第１の活性ゾーン（RG1）から前記浮遊ゲートに電子を転送する、請求項１に記載の半導体メモリ・デバイス。
  3. 前記メモリ・セルのプログラミング動作の際、前記バイアス回路（MPL）が、前記浮遊ゲート・トランジスタのソース領域、ドレイン領域および前記コンタクト・ゾーン（PC1）に電圧を印加して、前記浮遊ゲート・トランジスタを導通させホットエレクトロンが生成されて前記浮遊ゲートに引きつけられる、請求項１に記載の半導体メモリ・デバイス。
  4. 前記トンネル・ゾーン（ＺＴＮ）のキャパシタンスが、前記メモリ・セルの前記ゲート材料の層と前記活性ゾーンすべてとの間の合計キャパシタンスの３０％以下である、請求項１から３のいずれかに記載の半導体メモリ・デバイス。
  5. 前記第１の活性ゾーン（ＲＧ１）と前記第２の活性ゾーン（ＲＧ２）とが、逆バイアスにすることを意図したＰＮ接合によって互いに電気的に分離される、請求項１から３のいずれかに記載の半導体メモリ・デバイス。
  6. 前記第１の活性ゾーン（RG1）と前記第２の活性ゾーン（RG2）とが、分離領域（STI）によって前記半導体メモリ・セルの表面上で互いに電気的に分離されている、請求項１から３のいずれかに記載の半導体メモリ・デバイス。
JP2003585189A 2002-04-15 2003-01-31 半導体メモリ・デバイス Expired - Lifetime JP4662529B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0204690A FR2838563B1 (fr) 2002-04-15 2002-04-15 Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille
FR0209454A FR2838554B1 (fr) 2002-04-15 2002-07-25 Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
PCT/FR2003/000311 WO2003088366A1 (fr) 2002-04-15 2003-01-31 Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant

Publications (2)

Publication Number Publication Date
JP2005522884A JP2005522884A (ja) 2005-07-28
JP4662529B2 true JP4662529B2 (ja) 2011-03-30

Family

ID=28676465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003585189A Expired - Lifetime JP4662529B2 (ja) 2002-04-15 2003-01-31 半導体メモリ・デバイス

Country Status (7)

Country Link
US (1) US7333362B2 (ja)
EP (1) EP1495496B1 (ja)
JP (1) JP4662529B2 (ja)
AT (1) ATE449424T1 (ja)
DE (1) DE60330130D1 (ja)
FR (1) FR2838554B1 (ja)
WO (1) WO2003088366A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI231039B (en) * 2004-04-30 2005-04-11 Yield Microelectronics Corp Non-volatile memory and its operational method
GB0415995D0 (en) * 2004-07-16 2004-08-18 Song Aimin Memory array
JP4881552B2 (ja) * 2004-09-09 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2006202834A (ja) * 2005-01-18 2006-08-03 Seiko Epson Corp 半導体記憶装置および半導体記憶装置の製造方法
US7402874B2 (en) * 2005-04-29 2008-07-22 Texas Instruments Incorporated One time programmable EPROM fabrication in STI CMOS technology
JP2006344735A (ja) * 2005-06-08 2006-12-21 Seiko Epson Corp 半導体装置
FR2891398A1 (fr) * 2005-09-23 2007-03-30 St Microelectronics Sa Memoire non volatile reprogrammable
JP2007149947A (ja) * 2005-11-28 2007-06-14 Nec Electronics Corp 不揮発性メモリセル及びｅｅｐｒｏｍ
JP4435095B2 (ja) * 2006-01-04 2010-03-17 株式会社東芝 半導体システム
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US7759727B2 (en) * 2006-08-21 2010-07-20 Intersil Americas Inc. Method and apparatus for shielding tunneling circuit and floating gate for integration of a floating gate voltage reference in a general purpose CMOS technology
JP4282705B2 (ja) * 2006-09-28 2009-06-24 株式会社東芝 エージングデバイス及びその製造方法
ES2322418B1 (es) * 2006-10-02 2010-03-22 Universidad De Almeria Sistema de coexpresion enzimatica para la produccion de d-aminoacidos.
US7808034B1 (en) * 2007-01-12 2010-10-05 National Semiconductor Corporation Non-volatile memory cell with fully isolated substrate as charge storage
US7663173B1 (en) * 2007-01-12 2010-02-16 National Semiconductor Corporation Non-volatile memory cell with poly filled trench as control gate and fully isolated substrate as charge storage
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US8339862B2 (en) 2007-12-25 2012-12-25 Genusion, Inc. Nonvolatile semiconductor memory device
WO2009123203A1 (ja) * 2008-04-02 2009-10-08 シャープ株式会社 不揮発性半導体記憶装置
TWI416713B (zh) * 2008-09-30 2013-11-21 國立大學法人九州工業大學 Floating Gate Type Nonvolatile Memory Configuration
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US9324866B2 (en) 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
JP5856836B2 (ja) * 2011-12-16 2016-02-10 セイコーインスツル株式会社 不揮発性半導体記憶装置
JP2013187534A (ja) * 2012-03-08 2013-09-19 Ememory Technology Inc 消去可能プログラマブル単一ポリ不揮発性メモリ
EP2639816B1 (en) * 2012-03-12 2019-09-18 eMemory Technology Inc. Method of fabricating a single-poly floating-gate memory device
CN102723333B (zh) * 2012-07-11 2014-09-03 无锡来燕微电子有限公司 一种具有p+浮栅电极的非挥发性记忆体及其制备方法
KR102166525B1 (ko) * 2014-04-18 2020-10-15 에스케이하이닉스 주식회사 단일층의 게이트를 갖는 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 메모리 셀어레이
CN108257963A (zh) * 2016-12-29 2018-07-06 北京同方微电子有限公司 一种闪存存储单元

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363260A (ja) * 2003-06-04 2004-12-24 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2677327B2 (ja) * 1988-07-11 1997-11-17 株式会社日立製作所 半導体装置
JPH03179780A (ja) * 1989-12-07 1991-08-05 Fujitsu Ltd 半導体装置
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
JP2596695B2 (ja) * 1993-05-07 1997-04-02 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｅｅｐｒｏｍ
JPH06334194A (ja) * 1993-05-25 1994-12-02 Fuji Electric Co Ltd 不揮発性半導体メモリ
JPH07183410A (ja) * 1993-12-24 1995-07-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5761121A (en) * 1996-10-31 1998-06-02 Programmable Microelectronics Corporation PMOS single-poly non-volatile memory structure
US5892709A (en) * 1997-05-09 1999-04-06 Motorola, Inc. Single level gate nonvolatile memory device and method for accessing the same
US6936849B1 (en) * 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
US6243289B1 (en) * 1998-04-08 2001-06-05 Micron Technology Inc. Dual floating gate programmable read only memory cell structure and method for its fabrication and operation
EP0975022A1 (en) * 1998-07-22 2000-01-26 STMicroelectronics S.r.l. Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions
US6025625A (en) * 1999-02-25 2000-02-15 Worldwide Semiconductor Manufacturing Corporation Single-poly EEPROM cell structure operations and array architecture
JP2002541669A (ja) * 1999-03-31 2002-12-03 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 不揮発性メモリセルを有する半導体デバイス
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
EP1402536B1 (en) * 2001-07-02 2006-06-14 Infineon Technologies AG Charge coupled eeprom device and corresponding method of operation
US6700154B1 (en) * 2002-09-20 2004-03-02 Lattice Semiconductor Corporation EEPROM cell with trench coupling capacitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363260A (ja) * 2003-06-04 2004-12-24 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US7333362B2 (en) 2008-02-19
EP1495496A1 (fr) 2005-01-12
EP1495496B1 (fr) 2009-11-18
FR2838554B1 (fr) 2004-07-09
DE60330130D1 (de) 2009-12-31
JP2005522884A (ja) 2005-07-28
FR2838554A1 (fr) 2003-10-17
US20050219912A1 (en) 2005-10-06
WO2003088366A1 (fr) 2003-10-23
ATE449424T1 (de) 2009-12-15

Similar Documents

Publication Publication Date Title
JP4662529B2 (ja) 半導体メモリ・デバイス
US9805806B2 (en) Non-volatile memory cell and method of operating the same
US9508444B2 (en) 3D non-volatile memory device and method for operating and fabricating the same
US7515478B2 (en) CMOS logic compatible non-volatile memory cell structure, operation, and array configuration
US8218370B2 (en) Memory array of floating gate-based non-volatile memory cells
US9224743B2 (en) Nonvolatile memory device
US10410723B2 (en) Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
US9659951B1 (en) Single poly nonvolatile memory cells, arrays thereof, and methods of operating the same
US7759720B2 (en) Non-volatile semiconductor memory device and method of manufacturing the same
US10032852B2 (en) Single poly nonvolatile memory cells
US6801456B1 (en) Method for programming, erasing and reading a flash memory cell
US9935117B2 (en) Single poly nonvolatile memory cells, arrays thereof, and methods of operating the same
US20020113272A1 (en) Embedded type flash memory structure and method for operating the same
US7449744B1 (en) Non-volatile electrically alterable memory cell and use thereof in multi-function memory array
WO2013079020A1 (en) Nor flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same
US7889552B2 (en) Non-volatile semiconductor device
CN113160871B (zh) 基于深p阱工艺的非易失性存储器结构
US7064377B2 (en) Flash memory cell with buried floating gate and method for operating such a flash memory cell
US20030112660A1 (en) Method for improved programming efficiency in flash memory cells
US20030185057A1 (en) 1T flash memory recovery scheme for over-erasure
CN116437669A (zh) Nor闪存阵列及其操作方法
TWI489593B (zh) 反及閘快閃記憶體之熱載子程式化
JP2005197328A (ja) 不揮発性記憶装置、半導体集積回路装置、及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091224

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100512

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100728

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101229

R150 Certificate of patent or registration of utility model

Ref document number: 4662529

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140114

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term