KR102166525B1 - 단일층의 게이트를 갖는 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 메모리 셀어레이 - Google Patents
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Abstract
불휘발성 메모리소자는, 플로팅된 단일층의 게이트와, 커플링 커패시터/리드 트랜지스터 영역과, 그리고 터널링 영역을 포함한다. 커플링 커패시터/리드 트랜지스터 영역은, 제1 도전형의 제1 웰영역과, 제1 웰영역 내에 배치되는 제1 도전형의 제1 컨택영역과, 그리고 상기 제1 웰영역 내에서 상기 단일층의 게이트의 양 측면에 각각 배치되는 제2 도전형의 소스 영역 및 드레인 영역을 갖는다. 터널링 영역은, 제1 도전형의 제2 웰영역과, 제2 웰영역 내에서 단일층의 게이트의 일부와 중첩되도록 배치되는 제2 도전형의 제2 컨택영역과, 그리고 제2 웰영역 내에 배치되는 제1 도전형의 제3 컨택영역을 갖는다.
Description
본 출원은 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 셀어레이에 관한 것으로서, 특히 단일층의 게이트를 갖는 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 메모리 셀어레이에 관한 것이다.
전원공급이 중단되어도 메모리셀에 저장된 데이터가 지워지지 않고 그대로 유지되는 불휘발성 메모리소자의 메모리셀 및 셀어레이에 대한 다양한 구조가 제안되었다. 불휘발성 메모리소자의 메모리셀 구조로서 종래에는 게이트절연층, 플로팅게이트, 게이트간절연층, 및 컨트롤게이트가 수직방향으로 순차적으로 배치되는 적층게이트(stacked gate) 구조가 주로 채택되었다. 그러나 최근 전자장치의 크기가 소형화되고 반도체소자의 제조기술이 발달함에 따라, 하나의 반도체칩 내에 여러가지 기능들을 수행할 수 있는 다양한 반도체소자들, 즉 로직소자들 및 메모리소자들이 함께 포함되는 시스템온칩(SOC; System On Chip)이 첨단 디지털제품의 핵심부품으로 떠오르고 있으며, 이에 따라 시스템온칩(SOC)에 내장되는 내장형 불휘발성 메모리소자(embedded non-volatile memory devie)의 제조기술이 요구되고 있다.
시스템온칩(SOC)에 내장되는 내장형 불휘발성 메모리소자는 로직소자들과 동일한 공정단계로 제조된다. 통상적으로 로직소자들은 단일 게이트 구조의 트랜지스터를 채용한다. 불휘발성 메모리소자가 적층게이트 구조를 채용하는 경우 단일 게이트 구조의 트랜지스터를 채용하는 로직소자와 동일 기판에 내장하는데 있어서 그 제조과정에 매우 복잡해지게 된다. 이와 같은 문제를 해결하기 위해 적층게이트 구조가 아닌 단일층의 게이트를 불휘발성 메모리소자를 채용하고자 하는 시도가 활발하게 이루어지고 있다. 단일층의 게이트를 갖는 불휘발성 메모리소자를 채용할 경우 로직소자를 제조하는데 적용되는 일반적인 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)의 제조공정을 적용하여 용이하게 시스템온칩(SOC)을 구현할 수 있다.
본 출원이 해결하고자 하는 과제는, 단일층의 게이트에 커플링전압을 인가하기 위한 어레이컨트롤게이트(ACG; Array Control Gate) 영역을 제거함으로써 전체 셀 면적을 감소시킬 수 있도록 하는 단일층의 게이트를 갖는 불휘발성 메모리소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 단일층의 게이트를 갖는 불휘발성 메모리소자의 동작방법을 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위 단일층의 게이트를 갖는 불휘발성 메모리소자를 이용한 메모리 셀어레이를 제공하는 것이다.
일 예에 따른 불휘발성 메모리소자는, 플로팅된 단일층의 게이트와, 커플링 커패시터/리드 트랜지스터 영역과, 그리고 터널링 커패시터 영역을 포함한다. 커플링 커패시터/리드 트랜지스터 영역은, 제1 도전형의 제1 웰영역과, 제1 웰영역 내에 배치되는 제1 도전형의 제1 컨택영역과, 그리고 상기 제1 웰영역 내에서 상기 단일층의 게이트의 양 측면에 각각 배치되는 제2 도전형의 소스 영역 및 드레인 영역을 갖는다. 터널링 커패시터 영역은, 제1 도전형의 제2 웰영역과, 제2 웰영역 내에서 단일층의 게이트의 일부와 중첩되도록 배치되는 제2 도전형의 제2 컨택영역과, 그리고 제2 웰영역 내에 배치되는 제1 도전형의 제3 컨택영역을 갖는다.
일 예에 따른 불휘발성 메모리소자는, 단일층의 플로팅 게이트와, 플로팅 게이트에 터널링 커패시터 및 제1 다이오드를 통해 연결되는 터널링라인과, 플로팅게이트에 커플링 커패시터를 통해 연결되는 웰바이어스라인과, 그리고 웰바이어스라인에 제2 다이오드 및 제3 다이오드를 통해 각각 연결되는 비트라인 및 소스라인을 포함한다.
일 예에 따른 불휘발성 메모리소자의 동작 방법은, 단일층의 플로팅 게이트와, 플로팅 게이트에 터널링 커패시터 및 제1 다이오드를 통해 연결되는 터널링라인과, 플로팅게이트에 커플링 커패시터를 통해 연결되는 웰바이어스라인과, 그리고 웰바이어스라인에 제2 다이오드 및 제3 다이오드를 통해 각각 연결되는 비트라인 및 소스라인을 포함하는 불휘발성 메모리소자의 동작 방법에 있어서,
웰바이어스라인 및 터널링라인에 각각 프로그램 전압 및 0V를 인가하여 프로그램 동작을 수행한다.
일 예에 따른 불휘발성 메모리소자의 셀 어레이는, 제1 방향을 따라 상호 이격되면서 각각이 제2 방향을 따라 길게 연장되도록 배치되는 복수개의 제1 웰영역들과, 각각의 제1 웰영역 내에서 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 액티브들과, 액티브들의 각각에 배치되는 소스영역 및 드레인영역과, 각각의 제1 웰영역 내에서 액티브들과 이격되도록 배치되는 제1 컨택영역과, 제1 방향을 따라 제1 웰영역들 사이에 배치되되, 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 제2 웰영역들과, 제2 웰영역들의 각각에 배치되는 제2 컨택영역 및 제3 컨택영역과, 그리고 제1 단부는 제1 웰영역과 중첩되고 제2 단부는 제2 컨택영역에 중첩되도록 제1 방향을 따라 길게 배치되는 플로팅 구조의 단일층의 게이트를 포함한다.
본 예에 따른 단일층의 게이트를 갖는 불휘발성 메모리소자에 따르면 어레이컨트롤게이트(ACG; Array Control Gate) 영역을 제거함으로써 메모리셀당 레이아웃 면적을 감소시킬 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 단일층의 게이트를 갖는 불휘발성 메모리소자를 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 1 내지 도 4를 참조하여 설명한 불휘발성 메모리소자의 등가회로도이다.
도 6은 도 1 내지 도 5의 불휘발성 메모리소자의 동작을 설명하기 위해 나타내 보인 표이다.
도 7은 일 예에 따른 불휘발성 메모리소자의 셀 어레이의 레이아웃도이다.
도 8은 도 7의 불휘발성 메모리소자의 셀 어레이의 동작 방법을 설명하기 위해 나타내 보인 표이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 1 내지 도 4를 참조하여 설명한 불휘발성 메모리소자의 등가회로도이다.
도 6은 도 1 내지 도 5의 불휘발성 메모리소자의 동작을 설명하기 위해 나타내 보인 표이다.
도 7은 일 예에 따른 불휘발성 메모리소자의 셀 어레이의 레이아웃도이다.
도 8은 도 7의 불휘발성 메모리소자의 셀 어레이의 동작 방법을 설명하기 위해 나타내 보인 표이다.
도 1은 일 예에 따른 단일층의 게이트를 갖는 불휘발성 메모리소자를 나타내 보인 레이아웃도이다. 그리고 도 2, 도 3, 및 도 4는 각각 도 1의 선 I-I', 선 II-II', 및 선 III-III'를 따라 절단하여 나타내 보인 단면도들이다. 도 1 내지 도 4에서 동일한 참조부호는 동일한 구성요소를 의미한다.
먼저 도 1을 참조하면, 불휘발성 메모리소자(100)는, 커플링 커패시터/리드 트랜지스터 영역(110)과 터널링 커패시터 영역(120)을 갖는다. 커플링 커패시터/리드 트랜지스터 영역(110) 및 터널링 커패시터 영역(120)은 상호 이격되도록 배치되며, 단일층의 게이트(130)를 공유한다. 단일층의 게이트(130)는 도면에서 제1 방향을 따라 길게 연장되는 스트라이프 구조로 이루어질 수 있다. 커플링 커패시터/리드 트랜지스터 영역(110)은 단일층의 게이트(130)의 제1 단부와 중첩되며, 터널링 커패시터 영역(120)은 단일층의 게이트(130)의 제2 단부와 중첩된다.
도 1 및 도 2를 참조하면, 커플링 커패시터/리드 트랜지스터 영역(110)에는 커플링 커패시터(Ccp) 및 리드 트랜지스터가 배치된다. 구체적으로 기판(102)의 상부 일정 영역에 제1 웰영역(112)이 배치된다. 일 예에서 제1 웰영역(112)은 p형의 도전형을 갖는다. 제1 웰영역(112)은 단일층의 게이트(130)의 제1 단부와 중첩되도록 배치된다. 제1 웰영역(112)의 상부 일정 영역에는 액티브(114) 및 제1 컨택영역(118)이 배치된다. 액티브(114) 및 제1 컨택영역(118)은 제2 방향을 따라 상호 이격되도록 배치된다. 액티브(114) 및 제1 컨택영역(118)은 트랜치 소자분리층(104)에 의해 한정될 수 있다. 일 예에서 제1 컨택영역(118)은 제1 웰영역(112)보다 무겁게 도핑된 p+형의 도전형을 갖는다.
액티브(114) 내에는 드레인영역(116) 및 소스영역(117)이 배치된다. 일 예에서 드레인영역(116) 및 소스영역(117)은 n+형의 도전형을 갖는다. 드레인영역(116) 및 소스영역(117)은 제2 방향을 따라서 상호 이격되도록 배치된다. 드레인영역(116) 및 소스영역(117) 사이의 제1 웰영역(112) 표면을 일정 조건하에서 채널영역으로 작용할 수 있다. 일 예에서 드레인영역(116) 및 소스영역(117)은 동일한 프로세스(process)를 통해 형성될 수 있다. 이 경우 드레인영역(116) 및 소스영역(117)은 실질적으로 동일한 불순물 도핑 농도를 가질 수 있다. 드레인영역(116)은 제1 웰영역(112)과 함께 제2 pn 다이오드(D2)를 구성할 수 있다. 소스영역(118)은 제1 웰영역(112)과 함께 제3 pn 다이오드(D3)를 구성할 수 있다. 드레인영역(116)은 제1 컨택(161)을 통해 비트라인(BL)에 연결된다. 소스영역(117)은 제2 컨택(162)을 통해 소스라인(SL)에 연결된다. 제1 컨택영역(118)은 제3 컨택(163)을 통해 웰바이어스라인(WBL)에 연결된다.
드레인영역(116)과 소스영역(117) 사이의 제1 웰영역(112) 표면 위에는 게이트 절연층(140) 및 단일층의 게이트(130)가 수직 방향으로 배치된다. 일 예에서 게이트 절연층(140)은 옥사이드(oxide)층을 포함할 수 있다. 게이트 절연층(140)을 사이에 두고 서로 중첩되는 제1 웰영역(112)과 단일층의 게이트(130)은 커플링 커패시터(Ccp)를 구성한다. 커플링 커패시터(Ccp)가 갖는 커패시턴스는 게이트 절연층(140)의 물질 및 두께와, 제1 웰영역(112) 및 단일층의 게이트(130)의 중첩 면적에 의해 결정될 수 있다. 드레인영역(116), 소스영역(117), 게이트 절연층(140), 및 단일층의 게이트(130)는 모스(MOS; Metal Oxide Semiconductor) 구조의 리드 트랜지스터를 구성한다. 커플링 커패시터(Ccp)는, 불휘발성 메모리소자(100)의 프로그램 동작 및 이레이즈 동작시에 단일층의 게이트(130)에 커플링 전압이 유도되도록 하는 기능을 수행한다. 리드 트랜지스터는, 불휘발성 메모리소자(100)의 리드 동작을 수행하는 트랜지스터 기능을 수행한다.
도 1 및 도 3을 참조하면, 터널링 커패시터 영역(120)에는 터널링 커패시터(Ctn)가 배치된다. 구체적으로 기판(102)의 상부 일정 영역에 제2 웰영역(122)이 배치된다. 일 예에서 제2 웰영역(122)은 p형의 도전형을 갖는다. 일 예에서 제2 웰영역(122)은 제1 웰영역(112)과 동일한 프로세스를 통해 형성될 수 있다. 이 경우 제2 웰영역(122)에서의 불순물 도핑 농도는 제1 웰영역(112)에서의 불순물 도핑 농도와 실질적으로 동일할 수 있다. 제2 웰영역(122)의 상부에는 제2 컨택영역(124) 및 제3 컨택영역(125)이 배치된다. 일 예에서 제2 컨택영역(124)은 n+형의 도전형을 갖는다. 일 예에서 제3 컨택영역(125)은 제2 웰영역(122)보다 무겁게 도핑된 p+형의 도전형을 갖는다. 일 예에서 제2 컨택영역(124)은 드레인영역(116) 및 소스영역(117)과 동일한 프로세스를 통해 형성될 수 있다. 이 경우 제2 컨택영역(124)은 드레인영역(116) 및 소스영역(117)에서의 불순물 도핑 농도와 실질적으로 동일한 불순물 도핑 농도를 가질 수 있다. 제2 컨택영역(124)은 제2 웰영역(122)과 함께 제1 pn 다이오드(D1)를 구성할 수 있다.
제2 컨택영역(124)은 제4 컨택(164)을 통해 터널링라인(TNL)에 연결된다. 제3 컨택영역(125)은 제5 컨택(165)을 통해 터널링라인(TNL)에 연결된다. 즉 제2 컨택영역(124) 및 제3 컨택영역(125)은 터널링라인(TNL)을 공유한다. 이에 따라 제2 컨택영역(124) 및 제3 컨택영역(125)은 터널링라인(TNL)으로부터 인가되는 동일한 바이어스 전압이 인가된다. 따라서 본 예에서와 같이, 제2 컨택영역(124) 및 제3 컨택영역(125)이 배치되는 제2 웰영역(122)의 면적 감소를 위해, 제2 컨택영역(124)의 일 측면과 제3 컨택영역(125)의 일 측면이 상호 접촉되도록 할 수 있다. 그러나 다른 여러 예들에서 제2 컨택영역(124)과 제3 컨택영역(125)은 상호 이격될 수도 있다.
도 1에서 점선(170)으로 나타낸 바와 같이, 제2 컨택영역(124)은, 단일층의 게이트(130)의 제2 단부의 둘레를 따라 단일층의 게이트(130)의 가장자리와 중첩된다. 게이트 절연층(150)을 사이에 두고 서로 중첩되는 제2 컨택영역(124)과 단일층의 게이트(130)는 터널링 커패시터(Ctn)를 구성한다. 터널링 커패시터(Ctn)가 갖는 커패시턴스는 게이트 절연층(150)의 물질 및 두께와, 제2 컨택영역(124) 및 단일층의 게이트(130)의 중첩 면적에 의해 결정될 수 있다. 터널링 커패시터(Ctn)는, 불휘발성 메모리소자(100)의 프로그램 동작 및 이레이즈 동작시에 일정 조건 하에서 단일층의 게이트(130)로 또는 단일층의 게이트(130)로부터 캐리어(carrier)가 터널링되도록 하는 기능을 수행한다.
도 4를 도 1과 함께 참조하면, 제1 방향을 따라 게이트 절연층(140) 및 단일층의 게이트(13)가 길게 연장되도록 배치되고, 제1 방향으로의 제1 단부는 커플링 커패시터/리드 트랜지스터 영역(110)과 중첩되고, 제1 방향과 반대 방향으로의 제2 단부는 터널링 커패시터 영역(120)과 중첩된다. 터널링 커패시터 영역(120)에서 단일층의 게이트(130)의 제2 단부 끝 부분은 제2 컨택영역(124)의 일부와 중첩되고, 이 중첩되는 부분은, 도 3을 참조하여 설명한 바와 같이 터널링 커패시터(Ctn)을 구성한다.
도 5는 도 1 내지 도 4를 참조하여 설명한 불휘발성 메모리소자의 등가회로도이다. 도 5를 참조하면, 단일층의 게이트(FG)를 갖는 리드 트랜지스터(Tr)의 소스 영역 및 드레인 영역은 각각 소스라인(SL) 및 비트라인(BL)에 연결된다. 플로팅(floating)된 상태로 배치되는 단일층의 게이트(FG)는, 터널링 커패시터(Ctn)의 제1 단자에 연결된다. 터널링 커패시터(Ctn)의 제2 단자는 제1 pn 다이오드(D1)의 캐소드에 연결된다. 제1 pn 다이오드(D1)의 애노드는 터널링라인(TNL)에 연결된다. 도 3을 참조하여 설명한 바와 같이, 터널링 커패시터(Ctn)는 제1 컨택영역(도 3의 124), 게이트 절연층(도 3의 150), 및 단일층의 게이트(도 3의 130)로 구성된다. 제1 pn 다이오드(D1)는 제2 웰영역(도 3의 122)과 제2 컨택영역(도 3의 124)의 pn 접합으로 구성된다.
단일층의 게이트(FG)는 커플링 커패시터(Ccp)의 제1 단자에 연결된다. 커플링 커패시터(Ccp)의 제2 단자는 각각 제2 pn 다이오드(D2)의 애노드 및 제3 pn 다이오드(D3)의 애노드에 연결된다. 커플링 커패시터(Ccp)의 제2 단자는, 제2 pn 다이오드(D2)의 애노드 및 제3 pn 다이오드(D3)의 애노드와 함께 웰바이어스라인(WBL)에 연결된다. 커플링 커패시터(Ccp)와 터널링 커패시터(Ctn)는 단일층의 게이트(FG)를 기준으로 상호 병렬 연결된다. 제2 pn 다이오드(D2)의 캐소드는 비트라인(BL)에 연결되고, 제3 pn 다이오드(D3)의 캐소드는 소스라인(SL)에 연결된다. 도 2를 참조하여 설명한 바와 같이, 커플링 커패시터(Ccp)는 제1 웰영역(도 2의 112), 게이트 절연층(도 2의 140), 및 단일층의 게이트(도 2의 130)로 구성된다. 제2 pn 다이오드(D2)는 제1 웰영역(도 2의 112)과 드레인 영역(도 2의 116)의 pn 접합으로 구성된다. 제3 pn 다이오드(D3)는 제1 웰영역(도 2의 112)와 소스영역(도 2의 118)의 pn 접합으로 구성된다.
도 6은 도 1 내지 도 5의 불휘발성 메모리소자의 동작을 설명하기 위해 나타내 보인 표이다. 도 6을 도 1 내지 도 5와 함께 참조하면, 불휘발성 메모리소자를 프로그램하기 위해, 웰바이어스라인(WBL)에 프로그램 전압(Vpp)을 인가하고 터널링라인(TNL)에는 0V를 인가한다. 일 예에서 프로그램 전압(Vpp)은 대략 6V일 수 있다. 웰바이어스라인(WBL)에 프로그램 전압(Vpp)이 인가됨에 따라 제2 pn 다이오드(D2) 및 제3 pn 다이오드(D3)가 순방향 바이어스 상태가 되며, 이에 따라 다이오드 내에서의 전압 강하를 무시할 경우 비트라인(BL) 및 소스라인(SL)에는 모두 프로그램 전압(Vpp)이 인가될 수는 있지만, 본 프로그램 동작 과정에서 비트라인(BL) 및 소스라인(SL)에는 별도의 바이어스 인가가 이루어지지 않는다.
웰바이어스라인(WBL)에 프로그램 전압(Vpp)이 인가되면, 제1 컨택영역(118)을 통해 제1 웰영역(112)에도 프로그램 전압(Vpp)이 인가된다. 커플링 커패시터(Ccp)를 통해 단일층의 게이트(130)에는 커플링 전압이 유도된다. 커플링 전압은, 커플링 커패시터(Ccp)의 커플링 비(coupling ratio)에 의해 결정될 수 있다. 일 예로 커플링 커패시터(Ccp)의 커플링 비가 0.9이고, 프로그램 전압(Vpp)이 6V인 경우, 단일층의 게이트(130)에는 5.4V의 커플링 전압이 유도된다.
단일층의 게이트(130)에 커플링 전압이 유도되고, 터널링라인(TNL)에 0V가 인가됨에 따라, 터널링 영역(120)에서의 터널링 커패시터(Ctn)의 양 단에는 커플링 전압만큼의 전압차가 생긴다. 이 전압차에 의해 제2 컨택영역(124) 내의 전자들은, F-N 터널링 메카니즘에 따라, 게이트 절연층(140)을 터널링하여 단일층의 게이트(130) 내로 저장된다. 단일층의 게이트(130) 내로 전자들이 저장됨에 따라 커플링 커패시터/리드 트랜지스터 영역(110) 내의 리드 트랜지스터(Tr)의 문턱전압은 일정 크기 이상으로 높아지며, 그 결과 불휘발성 메모리소자는 프로그램 상태가 된다.
불휘발성 메모리소자를 이레이즈하기 위해, 웰바이어스라인(WBL)에는 0V를 인가하고 터널링라인(TNL)에는 이레이즈 전압(Vee)을 인가시킨다. 일 예에서 이레이즈 전압(Vee)은 대략 6V일 수 있다. 웰바이어스라인(WBL)에 0V가 인가됨에 따라 단일층의 게이트(130)에는 커플링 전압이 유도되지 않는다. 반면에 터널링라인(TNL)에 이레이즈 전압(Vee)이 인가됨에 따라 제1 pn 다이오드(D1)가 순방향 바이어스 상태가 되며, 이에 따라 다이오드 내에서의 전압 강하를 무시할 경우 제2 컨택영역(124)에도 이레이즈 전압(Vee)이 인가된다. 제2 컨택영역(124)에 이레이즈 전압(Vee)이 인가됨에 따라 터널링 영역(120)에서의 터널링 커패시터(Ctn)의 양 단에는 이레이즈 전압(Vee)만큼의 전압차가 생긴다. 이 전압차에 의해 단일층의 게이트(130) 내에 저장되어 있던 전자들은, F-N 터널링 메카니즘에 따라, 게이트 절연층(140)을 통과하여 제2 컨택영역(124) 내로 터널링된다. 단일층의 게이트(130) 내로 전자들이 빠져나감에 따라 커플링 커패시터/리드 트랜지스터 영역(110) 내의 리드 트랜지스터(Tr)의 문턱전압은 일정 크기 이하로 낮아지며, 그 결과 불휘발성 메모리소자는 이레이즈 상태가 된다.
불휘발성 메모리소자를 리드하기 위해서, 웰바이어스라인(WBL) 및 터널링라인(TNL)에 모두 0V를 인가한다. 그리고 비트라인(BL)에 비트라인전압(Vdd)을 인가하고, 소스라인(SL)에 0V를 인가한다. 이아 같은 바이어스 전압 조건에 따라 리드 트랜지스터(Tr)의 문턱전압이 높은 상태, 즉 프로그램 상태에서는 리드 트랜지스터(Tr)가 턴 온 되지 않으며, 그 결과 비트라인(BL)과 소스라인(SL) 사이에 전류가 흐르지 않는다. 반면에 리드 트랜지스터(Tr)의 문턱전압이 낮은 상태, 즉 이레이즈 상태에서는 리드 트랜지스터(Tr)가 턴 온 되며, 그 결과 비트라인(BL)과 소스라인(SL) 사이에 전류가 흐른다. 이와 같은 비트라인(BL)과 소스라인(SL) 사이에 전류가 흐르는지의 여부를 센싱하여 불휘발성 메모리소자의 상태를 읽을 수 있다.
도 7은 일 예에 따른 불휘발성 메모리소자의 셀 어레이의 레이아웃도이다. 본 레이아웃도에서 불휘발성 메모리소자는 단위 셀(700)이 일정한 규칙에 의해 반복적으로 배열되는 구조로 이루어지며, 단위 셀(700)의 단면 구조 및 등가회로도는 각각 도 2 내지 도 4와 도 5를 참조하여 설명한 바와 동일하다.
도 7을 참조하면, 복수개의 제1 웰영역(112)들이 각각 도면에서 가로 방향인 제2 방향을 따라서 길게 연장되도록 배치된다. 제1 웰영역(112)은 p형의 도전형을 갖는다. 제1 웰영역(112)들은, 도면에서 세로 방향인 제1 방향을 따라서 상호 이격되도록 배치된다. 제1 웰영역(112)은, 제1 방향을 따라 길게 연장되는 복수개의 단일층의 게이트(130)들 각각의 단부와 중첩된다. 제1 방향으로 복수개의 제1 웰영역(112)들 사이에는 복수개의 제2 웰영역(122)들이 제2 방향을 따라 상호 이격되도록 배치된다. 제2 웰영역(122)은, 제1 방향 및 제1 방향과 반대 방향으로 인접하고 있는 제1 웰영역(112)과 일정 간격 이격된다.
제1 웰영역(112) 내에는 복수개의 액티브(114)들이 제2 방향을 따라 상호 이격되도록 배치된다. 본 예에서 제1 웰영역(112) 내에 3개의 액티브(114)들이 배치되지만, 이는 단지 일 예로서 이에 한정되지는 않는다. 제1 웰영역(112)의 제2 방향으로의 일 단에는 액티브(114)와 이격되도록 제1 컨택영역(118)이 배치된다. 제1 컨택영역(118)들의 각각, 컨택을 통해 웰바이어스라인(WBL)에 전기적으로 연결된다. 제1 컨택영역(118)은 p+형의 도전형을 갖는다. 제2 웰영역(122) 내에는 제2 컨택영역(124) 및 제3 컨택영역(125)이 배치된다. 제2 컨택영역(124) 및 제3 컨택영역(125)은, 각각 n+형 및 p+형의 도전형을 갖는다. 도 1을 참조하여 설명한 바와 같이, 제2 컨택영역(124) 및 제3 컨택영역(125)은 서로 접촉되는 접합부를 갖도록 배치될 수 있다. 이에 따라 제2 컨택영역(124) 및 제3 컨택영역(125)은 컨택을 통해 하나의 터널링라인(TNL)에 전기적으로 함께 연결된다.
제1 액티브(114)들의 각각은 2개의 단일층의 게이트들(130a, 130b)과 교차한다. 2개의 단일층의 게이트들(130a, 130b)들 중 하나는 제1 방향을 향해 연장되며, 다른 하나는 제1 방향과 반대 방향을 향해 연장된다. 이하 설명의 용이를 위해, 제1 방향을 향해 연장되는 단일층의 게이트(130a)를 "제1 단일층의 게이트"로 정의하고, 제1 방향과 반대 방향을 향해 연장되는 단일층의 게이트(130b)를 "제2 단일층의 게이트"로 정의하기로 한다. 제1 단일층의 게이트(130a)는 일 단부가 액티브(114)와 중첩되고 다른 단부는 제1 방향으로 인접한 제2 웰영역(122) 내의 제2 컨택영역(124)과 중첩된다. 제2 단일층의 게이트(130b)는 일 단부가 액티브(114)와 중첩되고 다른 단부는 제1 방향과 반대 방향으로 인접한 제2 웰영역(122) 내의 제2 컨택영역(124)과 중첩된다. 하나의 제2 컨택영역(124)은, 제1 단일층의 게이트(130a)와 제2 단일층의 게이트(130b)에 공통으로 중첩된다.
제1 단일층의 게이트(130a) 및 제2 단일층의 게이트(130b)의 일 측면의 제1 액티브(114)에는 드레인영역(116)이 배치되고, 제1 단일층의 게이트(130a) 및 제2 단일층의 게이트(130b) 사이의 액티브(114)에는 소스영역(118)이 배치된다. 소스영역(118)은 제1 단일층의 게이트(130a)를 포함하는 단위셀과 제2 단일층의 게이트(130b)를 포함하는 단위셀에 공통으로 사용된다. 드레인영역(116) 및 소스영역(118)은 n+형의 도전형을 갖는다. 제1 단일층의 게이트(130a) 일 측면의 액티브(114) 내에 배치되는 드레인영역(116)은, 컨택을 통해 비트라인(BL0)에 전기적으로 연결된다. 제2 단일층의 게이트(130b) 일 측면의 액티브(114) 내에 배치되는 드레인영역(116)은, 컨택을 통해 비트라인(BL1)에 전기적으로 연결된다. 소스영역(118)은 컨택을 통해 소스라인(SL)에 전기적으로 연결된다.
도 8은 도 7의 불휘발성 메모리소자의 셀 어레이의 동작 방법을 설명하기 위해 나타내 보인 표이다. 도 8을 도 7과 함께 참조하면, 불휘발성 메모리소자의 셀 어레이를 구성하는 여러 단위 셀들 중에서 선택된 단위셀(700)를 프로그램하기 위해, 선택된 단위셀(700)에 연결되는 웰바이어스라인(WBL) 및 터널링라인(TNL)에 각각 프로그램 전압(Vpp) 및 0V를 인가한다. 선택된 단위셀(700)과 연결되지 않는 다른 웰바이어스라인(WBL) 및 터널링라인(TNL)은 모두 플로팅시킨다. 일 예에서 프로그램 전압(Vpp)은 대략 6V일 수 있다. 웰바이어스라인(WBL)에 프로그램 전압(Vpp)이 인가됨에 따라, 도 6을 참조하여 설명한 바와 같이 선택된 단위셀(700)은 F-N 터널링 메카니즘에 따라 프로그램된다.
선택된 단위셀(700)과 웰바이어스라인(WBL)을 공유하는 다른 단위셀들의 경우, 즉 동일한 제1 웰영역(112)을 공유하는 다른 단위셀들의 경우 터널링라인(TNL)이 플로팅됨에 따라 프로그램되지 않는다. 마찬가지로 선택된 단위셀(700)과 터널링라인(TNL)을 공유하는 다른 단위셀의 경우, 즉 동일한 제2 컨택영역(124)을 공유하는 다른 단위셀의 경우 웰바이어스라인(WBL)이 플로팅됨에 따라 프로그램되지 않는다. 선택된 단위셀(700)에 대한 프로그램 과정에서 비트라인들(BL0, BL1) 및 소스라인(SL)에는 별도의 바이어스 전압이 인가되지 않는다.
불휘발성 메모리소자의 셀 어레이를 구성하는 여러 단위 셀들 중에서 선택된 단위셀(700)를 이레이즈하기 위해, 선택된 단위셀(700)에 연결되는 웰바이어스라인(WBL) 및 터널링라인(TNL)에 각각 0V 및 이레이즈 전압(Vee)을 인가한다. 선택된 단위셀(700)과 연결되지 않는 다른 웰바이어스라인(WBL) 및 터널링라인(TNL)은 모두 플로팅시킨다. 일 예에서 이레이즈 전압(Vee)은 대략 6V일 수 있다. 터널링라인(TNL)에 이레이즈 전압(Vee)이 인가됨에 따라, 도 6을 참조하여 설명한 바와 같이 선택된 단위셀(700)은 F-N 터널링 메카니즘에 따라 이레이즈된다.
선택된 단위셀(700)과 웰바이어스라인(WBL)을 공유하는 다른 단위셀들의 경우, 즉 동일한 제1 웰영역(112)을 공유하는 다른 단위셀들의 경우 터널링라인(TNL)이 플로팅됨에 따라 이레이즈되지 않는다. 마찬가지로 선택된 단위셀(700)과 터널링라인(TNL)을 공유하는 다른 단위셀의 경우, 즉 동일한 제2 컨택영역(124)을 공유하는 다른 단위셀의 경우 웰바이어스라인(WBL)이 플로팅됨에 따라 이레이즈되지 않는다. 본 예에서는 선택된 단위셀(700)에 대해서만 이레이즈시키는 방법에 대해 설명하고 있지만, 모든 웰바이어스라인(WBL)에 0V를 인가하고 모든 터널링라인(TNL)에 이레이즈 전압(Vee)을 인가시킴으로써 블록(block) 단위로 이레이즈시킬 수도 있다.
불휘발성 메모리소자의 셀 어레이를 구성하는 여러 단위 셀들 중에서 선택된 단위셀(700)를 리드하기 위해, 선택된 단위셀(700)에 연결되는 웰바이어스라인(WBL) 및 터널링라인(TNL)에 모두 0V를 인가한다. 그리고 선택된 단위셀(700)에 연결되는 비트라인(BL1) 및 소스라인(SL)에 각각 비트라인 전압(Vdd) 및 0V를 인가한다. 선택된 단위셀(700)과 연결되지 않는 다른 비트라인(BL0) 및 소스라인(SL)은 모두 플로팅시킨다. 또한 선택된 단위셀(700)에 연결되지 않는 웰바이어스라인(WBL) 및 터널링라인(TNL)도 모두 플로팅시킨다. 일 예에서 비트라인 전압(Vdd)은 대략 1.2V일 수 있다. 선택된 단위셀(700)에 연결되는 웰바이어스라인(WBL) 및 터널링라인(TNL)에 모두 0V를 인가하고, 비트라인(BL1) 및 소스라인(SL)에 각각 비트라인 전압(Vdd) 및 0V를 인가함에 따라, 도 6을 참조하여 설명한 바와 같이 선택된 단위셀(700)에 대한 전류 흐름을 센싱할 수 있고, 이 센싱된 전류를 통해 선택된 단위셀(700)의 상태를 판단할 수 있다.
선택된 단위셀(700)과 비트라인(BL)을 공유하는 다른 단위셀들의 경우 소스라인(SL)이 플로팅됨에 따라 리드 동작이 이루어지지 않는다. 선택된 단위셀(700)과 소스라인(SL)을 공유하는 다른 단위셀의 경우 비트라인(BL0)이 플로팅됨에 따라 리드 동작이 이루어지지 않는다. 또한 선택된 단위셀(700)과 터널링라인(TNL)을 공유하는 다른 단위셀의 경우, 즉 동일한 제2 컨택영역(124)을 공유하는 다른 단위셀의 경우 웰바이어스라인(WBL), 비트라인들(BL0, BL1), 및 소스라인(SL)이 모두 플로팅됨에 따라 리드 동작이 이루어지지 않는다.
110...커플링 커패시터/리드 트랜지스터 영역
120...터널링 커패시터 영역 112...제1 웰영역
122...제2 웰영역 114...액티브
116...드레인영역 117...소스영역
118...제1 컨택영역 124...제2 컨택영역
125...제3 컨택영역
120...터널링 커패시터 영역 112...제1 웰영역
122...제2 웰영역 114...액티브
116...드레인영역 117...소스영역
118...제1 컨택영역 124...제2 컨택영역
125...제3 컨택영역
Claims (20)
- 플로팅된 단일층의 게이트;
제1 도전형의 제1 웰영역과, 상기 제1 웰영역 내에 배치되는 제1 도전형의 제1 컨택영역과, 그리고 상기 제1 웰영역 내에서 상기 단일층의 게이트의 양 측면에 각각 배치되는 제2 도전형의 소스 영역 및 드레인 영역을 갖는 커플링 커패시터/리드 트랜지스터 영역; 및
제1 도전형의 제2 웰영역과, 상기 제2 웰영역 내에서 상기 단일층의 게이트의 일부와 중첩되도록 배치되는 제2 도전형의 제2 컨택영역과, 그리고 상기 제2 웰영역 내에 배치되는 제1 도전형의 제3 컨택영역을 갖는 터널링 커패시터 영역을 포함하는 불휘발성 메모리소자. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 컨택영역의 불순물 도핑 농도는 상기 제1 웰영역의 불순물 도핑농도보다 높은 불휘발성 메모리소자. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제3 컨택영역의 불순물 도핑 농도는 상기 제2 웰영역의 불순물 도핑농도보다 높은 불휘발성 메모리소자. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 단일층의 게이트의 제1 단부 및 제2 단부는 각각 상기 제1 웰영역 및 제2 컨택영역에 중첩되는 불휘발성 메모리소자. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제2 컨택영역 및 제3 컨택영역은 상호 접하는 접합부를 갖는 불휘발성 메모리소자. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서.
상기 제2 컨택영역 및 제3 컨택영역은 동일한 바이어스 인가라인에 연결되는 불휘발성 메모리소자. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 단일층의 게이트를 갖는 불휘발성 메모리소자. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 커플링 커패시터/리드 트랜지스터 영역은, 프로그램 및 이레이즈 동작시 상기 단일층의 게이트에 커플링 전압이 유도되도록 하는 커플링 커패시터와, 리드 동작을 수행하는 리드 트랜지스터를 포함하는 불휘발성 메모리소자. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 터널링 커패시터 영역은, 프로그램 및 이레이즈 동작시 상기 단일층의 게이트와 상기 제2 컨택영역 사이의 전하 터널링을 수행하는 터널링 커패시터를 포함하는 불휘발성 메모리소자. - 단일층의 플로팅 게이트;
상기 플로팅 게이트에 터널링 커패시터 및 제1 다이오드를 통해 연결되는 터널링라인;
상기 플로팅게이트에 커플링 커패시터를 통해 연결되는 웰바이어스라인; 및
상기 웰바이어스라인에 제2 다이오드 및 제3 다이오드를 통해 각각 연결되는 비트라인 및 소스라인을 포함하는 불휘발성 메모리소자. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1 다이오드의 애노드 및 캐소드는 각각 상기 터널링라인 및 터널링 커패시터에 연결되는 불휘발성 메모리소자. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제2 다이오드의 애노드 및 캐소드는 각각 상기 웰바이어스라인(WBL) 및 비트라인에 연결되는 불휘발성 메모리소자. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제3 다이오드의 애노드 및 캐소드는 각각 상기 웰바이어스라인(WBL) 및 소스라인(SL)에 연결되는 불휘발성 메모리소자. - 단일층의 플로팅 게이트;
상기 플로팅 게이트에 터널링 커패시터 및 제1 다이오드를 통해 연결되는 터널링라인;
상기 플로팅게이트에 커플링 커패시터를 통해 연결되는 웰바이어스라인; 및
상기 웰바이어스라인에 제2 다이오드 및 제3 다이오드를 통해 각각 연결되는 비트라인 및 소스라인을 포함하는 불휘발성 메모리소자의 동작 방법에 있어서,
상기 웰바이어스라인 및 터널링라인에 각각 프로그램 전압 및 0V를 인가하여 프로그램 동작을 수행하는 불휘발성 메모리소자의 동작방법. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 웰바이어스라인 및 터널링라인에 각각 0V 및 이레이즈 전압을 인가하여 이레이즈 동작을 수행하는 불휘발성 메모리소자의 동작방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 웰바이어스라인 및 터널링라인에 모두 0V를 인가하고, 상기 비트라인 및 소스라인에 각각 비트라인 전압 및 0V를 인가하여 리드 동작을 수행하는 불휘발성 메모리소자의 동작방법. - 제1 방향을 따라 상호 이격되면서 각각이 제2 방향을 따라 길게 연장되도록 배치되는 복수개의 제1 웰영역들;
상기 각각의 제1 웰영역 내에서 상기 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 액티브들;
상기 액티브들의 각각에 배치되는 소스영역 및 드레인영역;
상기 각각의 제1 웰영역 내에서 상기 액티브들과 이격되도록 배치되는 제1 컨택영역;
상기 제1 방향을 따라 상기 제1 웰영역들 사이에 배치되되, 상기 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 제2 웰영역들;
상기 제2 웰영역들의 각각에 배치되는 제2 컨택영역 및 제3 컨택영역; 및
제1 단부는 상기 제1 웰영역과 중첩되고 제2 단부는 상기 제2 컨택영역에 중첩되도록 상기 제1 방향을 따라 길게 배치되는 플로팅 구조의 단일층의 게이트를 포함하는 불휘발성 메모리소자의 셀 어레이. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제1 웰영역들, 제1 컨택영역, 상기 제2 웰영역들, 및 제3 컨택영역은 제1 도전형을 갖고, 상기 드레인영역, 소스영역, 및 제2 컨택영역은 제2 도전형을 갖는 불휘발성 메모리소자의 셀 어레이. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 액티브는 두 개의 단일층의 게이트와 교차되도록 배치되는 불휘발성 메모리소자의 셀 어레이. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제1 컨택영역은 웰바이어스라인에 연결되고, 상기 제2 컨택영역 및 제3 컨택영역은 터널링라인에 연결되며, 상기 드레인영역 및 소스영역은 각각 비트라인 및 소스라인에 연결되는 불휘발성 메모리소자의 셀 어레이.
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