JP2007149947A

JP2007149947A - 不揮発性メモリセル及びｅｅｐｒｏｍ

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Publication number: JP2007149947A
Application number: JP2005342079A
Authority: JP
Inventors: Koji Tanaka; 浩治田中
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-11-28
Filing date: 2005-11-28
Publication date: 2007-06-14
Also published as: KR20070055966A; KR100846327B1; US20070120176A1; CN100550390C; CN101026167A

Abstract

【課題】ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の間の電荷供給効率のアンバランスを解消すること。
【解決手段】本発明に係る不揮発性メモリセルは、基板中に形成された第１ウエル１１と、ゲート絶縁膜を介して基板上に形成された浮遊ゲート４０とを備えている。浮遊ゲート４０は、第１ウエル１１中のトンネル領域１５とオーバラップするように形成されている。浮遊ゲート４０に対する電荷の授受は、トンネル領域１５と浮遊ゲート４０との間のゲート絶縁膜を介して行われる。第１ウエル１１中には、トンネル領域１５に接するように第１拡散層１２と第２拡散層１３が形成されている。第１拡散層１２と第２拡散層１３は、反対の導電型を有し、同じ長さにわたってトンネル領域１５に接するように形成されている。
【選択図】図２

Description

本発明は、不揮発性メモリに関し、特に、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）に関する。

電気的に内容を書き換えることができる不揮発性メモリとして、ＥＥＰＲＯＭが知られている。そのＥＥＰＲＯＭの一種として、スタック型のゲートではなく単層のゲートを有する「単層ポリ型のＥＥＰＲＯＭ（Single Poly EEPROM）」が知られている。そのような単層ポリ型のＥＥＰＲＯＭは、例えば、特許文献１、特許文献２、特許文献３、及び特許文献４に開示されている。

特許文献１（特開平６−３３４１９０号公報）に記載されたＥＥＰＲＯＭは、Ｐ型基板に形成されたＮＭＯＳトランジスタと、Ｐ型基板中のＮウエルに形成されたＰＭＯＳトランジスタと、Ｐ型基板上にゲート絶縁膜を介して形成された単層ポリシリコン（浮遊ゲート）とを備えている。この単層ポリシリコンは、ＮＭＯＳトランジスタのゲート電極であり、且つ、ＰＭＯＳトランジスタのゲート電極でもある。ＰＭＯＳトランジスタが形成されるＮウエルは、コントロールゲートの役割を果たす。浮遊ゲートに対する電荷の授受は、ＮＭＯＳトランジスタのゲート絶縁膜を通して行われる。

特許文献２（特開２０００−３４０７７３号公報）に記載されたＥＥＰＲＯＭにおいて、半導体基板の表層部に形成されたＮ＋拡散層がコントロールゲートとして機能する。そのＮ＋拡散層は、半導体基板上に形成された単層ゲート（フローティングゲート）とオーバラップする。また、単層ゲートは、半導体基板中のトンネル領域ともオーバラップする。単層ゲートへの電荷注入は、このトンネル領域から行われる。更に、このＥＥＰＲＯＭは、上記単層ゲートをゲート電極として用いるＭＯＳトランジスタを有する。上述のトンネル領域は、このＭＯＳトランジスタのソース又はドレインの一部である。

特許文献３（特開２００１−１８５６３３号公報）に記載されたＥＥＰＲＯＭは、基板中に形成された第１のＮウエル、第２のＮウエル、基板上に形成された単層ゲート（浮遊ゲート）、及びリードトランジスタを備えている。第１のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、第１容量部を構成している。また、第２のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、第２容量部を構成している。第１及び第２のＮウエルには、Ｐ型拡散層とＮ型拡散層が形成されている。Ｐ型拡散層は、単層ゲートの周辺に形成され、Ｎ型拡散層は、単層ゲートから離れた位置に形成されている。単層ゲートへの電荷注入は、第１容量部あるいは第２容量部のゲート絶縁膜を通して行われる。

特許文献４（米国特許第６７８８５７４号）に記載されたＥＥＰＲＯＭが、図１に示されている。図１において、基板上にゲート絶縁膜を介して形成された単層ポリゲート３５４（浮遊ゲート３６０）は、カップリング容量部３０８、トンネル容量部３２６、及びリードトランジスタ３２０によって共有されている。カップリング容量部３０８は、単層ポリゲート３５４と基板中に形成されたＮウエル３３４から構成されている。カップリング容量部３０８のＮウエル３３４には、Ｐ型拡散層３１０とＮ型拡散層３１８が形成されている。それらＰ型拡散層３１０とＮ型拡散層３１８は、Ｎウエル３３４中で互いに隣接するように形成されている。一方、トンネル容量部３２６も、上記単層ポリゲート３５４と基板中に形成されたＮウエル３３４から構成されている。トンネル容量部３２６のＮウエル３３４には、Ｐ型拡散層３２２とＮ型拡散層３２４が形成されている。それらＰ型拡散層３２２とＮ型拡散層３２４は、Ｎウエル３３４中で互いに隣接するように形成されている。浮遊ゲート３６０への電荷注入は、トンネル容量部３２６のゲート絶縁膜を通して行われる。

特開平６−３３４１９０号公報特開２０００−３４０７７３号公報特開２００１−１８５６３３号公報米国特許第６７８８５７４号

本願発明者は、次の点に初めて着目した。図１において、浮遊ゲート３６０へ注入される電子は、トンネル容量部３２６のＮ＋拡散層３２４から主に供給される。また、浮遊ゲート３６０へ注入される正孔は、トンネル容量部３２６のＰ＋拡散層３２２から主に供給される。しかしながら、図１に示されるように、電荷授受が行われるトンネル領域に対するＰ＋拡散層３２２の接触幅は、それに対するＮ＋拡散層３２４の接触幅と異なっている。従って、ＰＲＯＧＲＡＭ時の正孔の供給効率が、ＥＲＡＳＥ時の電子の供給効率と異なってしまう。このような電荷供給効率のアンバランスは、ＰＲＯＧＲＡＭに要する時間とＥＲＡＳＥに要する時間との差を生む原因となる。ＰＲＯＧＲＡＭ時間とＥＲＡＳＥ時間のいずれか一方が他方より長くなり、ＥＥＰＲＯＭの書き込み／消去特性が劣化する。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る不揮発性メモリセルは、基板（１）中に形成された第１ウエル（１１）と、ゲート絶縁膜を介して基板（１）上に形成された浮遊ゲート（４０）とを備える。浮遊ゲート（４０）は、第１ウエル（１１）中のトンネル領域（１５）とオーバラップするように形成される。浮遊ゲート（４０）と第１ウエル（１１）はトンネル容量部（１０）を構成しており、浮遊ゲート（４０）に対する電荷の授受は、トンネル領域（１５）と浮遊ゲート（４０）との間のゲート絶縁膜を介して行われる。第１ウエル（１１）中には、トンネル領域（１５）に接するように第１拡散層（１２）と第２拡散層（１３）が形成される。第１拡散層（１２）と第２拡散層（１３）は、反対の導電型を有し、浮遊ゲート（４０）に対する電荷供給効率が同じになるように設けられる。例えば、第１拡散層（１２）と第２拡散層（１３）は、同じ長さにわたってトンネル領域（１５）に接するように形成される。

上記構成において、第１拡散層（１２）は、例えば電子の供給源であるＮ＋拡散層（１２）であり、第２拡散層（１３）は、正孔の供給源であるＰ＋拡散層（１３）である。それら供給源としてのＮ＋拡散層（１２）及びＰ＋拡散層（１３）は、トンネル領域（１５）から離れた位置ではなく、共にトンネル領域（１５）に接するように形成されている。従って、ＰＲＯＧＲＡＭ／ＥＲＡＳＥ時の正孔／電子の供給効率がより向上する。

更に、Ｎ＋拡散層（１２）とＰ＋拡散層（１３）のトンネル領域（１５）に対する接触幅（ＬＮ，ＬＰ）が同じである。これにより、ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の間の電荷供給効率のアンバランスが解消される。すなわち、ＰＲＯＧＲＡＭ時間とＥＲＡＳＥ時間の差が減少する。ＰＲＯＧＲＡＭ時間あるいはＥＲＡＳＥ時間が極端に長くなることが防止されるため、ＥＥＰＲＯＭの書き込み／消去特性が向上する。尚、Ｐ＋拡散層（１３）とＮ＋拡散層（１２）がトンネル領域（１５）を挟んで対向するように独立して設けられる場合、上記接触幅（ＬＮ，ＬＰ）を容易に揃えることが可能であり、製造プロセスの観点から好適である。

本発明に係る不揮発性メモリセルによれば、ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の間の電荷供給効率のアンバランスが解消され、ＰＲＯＧＲＡＭ時間とＥＲＡＳＥ時間の差が減少する。ＰＲＯＧＲＡＭ時間あるいはＥＲＡＳＥ時間が極端に長くなることが防止されるため、ＥＥＰＲＯＭの書き込み／消去特性が向上する。

添付図面を参照して、本発明に係る不揮発性メモリを説明する。本明細書において、不揮発性メモリとしてＥＥＰＲＯＭが例示される。

１．第１の実施の形態
１−１．構造と原理
図２は、本発明の第１の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。また、図２中の線Ａ−Ａ’、線Ｂ−Ｂ’、及び線Ｃ−Ｃ’に沿った断面構造が、それぞれ図３Ａ、図３Ｂ、及び図３Ｃに示されている。

図２に示されるように、本実施の形態に係る不揮発性メモリセルは、トンネル容量部１０、リードトランジスタ２０、及びウエル容量部３０を備えている。また、浮遊ゲート（floating gate）４０が、トンネル容量部１０、リードトランジスタ２０、及びウエル容量部３０のそれぞれに対して設けられている。

図２を参照して、トンネル容量部１０は、Ｐウエル１１と浮遊ゲート４０で構成されている。Ｐウエル１１と浮遊ゲート４０がオーバラップする領域は、以下「トンネル領域１５」と参照される。Ｐウエル１１中には、そのトンネル領域１５に接するようにＮ＋拡散層１２及びＰ＋拡散層１３が形成されている。また、それらＮ＋拡散層１２及びＰ＋拡散層１３に接続するようにコンタクト１４が形成されている。図３Ａには、トンネル容量部１０の構造が更に示されている。Ｐ型基板１表面の所定の領域には素子分離構造３が形成されており、Ｐ型基板１中にフローティングＮウエル２が形成されおり、そのフローティングＮウエル２中に上記Ｐウエル１１が形成されている。Ｐウエル１１上には、ゲート絶縁膜を介して浮遊ゲート４０が形成されている。その浮遊ゲート４０とＰウエル１１がオーバラップする領域が、オーバラップ領域１５である。Ｎ＋拡散層１２とＰ＋拡散層１３は、Ｐウエル１１中でオーバラップ領域１５に接するように形成されている。

再び図２を参照して、リードトランジスタ２０は、Ｐウエル２１に形成されるＮチャネルＭＯＳトランジスタである。具体的には、Ｐウエル２１中には、ソース／ドレインとしてのＮ＋拡散層２２、及びウエル電位を供給するためのＰ＋拡散層２３が形成されている。それらＮ＋拡散層２２及びＰ＋拡散層２３に接続するようにコンタクト２４が形成されている。図３Ｂには、リードトランジスタ２０の構造が更に示されている。Ｐ型基板１表面の所定の領域には素子分離構造３が形成されており、Ｐ型基板１中にフローティングＮウエル２が形成されおり、そのフローティングＮウエル２中に上記Ｐウエル２１が形成されている。Ｐウエル２１中には、Ｎ＋拡散層（ソース／ドレイン）２２及びＰ＋拡散層２３が形成されている。Ｎ＋拡散層２２に挟まれる領域の上には、ゲート絶縁膜を介して浮遊ゲート４０が形成されている。つまり、リードトランジスタ２０は、上記浮遊ゲート４０をゲート電極として用いる。

再度図２を参照して、ウエル容量部３０は、Ｐウエル３１と浮遊ゲート４０で構成されている。Ｐウエル３１と浮遊ゲート４０がオーバラップする領域は、以下「オーバラップ領域３５」と参照される。Ｐウエル３１中にはＰ＋拡散層３３が形成され、そのＰ＋拡散層３３に接続するようにコンタクト３４が形成されている。図３Ｃには、ウエル容量部３０の構造が更に示されている。Ｐ型基板１表面の所定の領域には素子分離構造３が形成されており、Ｐ型基板１中にフローティングＮウエル２が形成されおり、そのフローティングＮウエル２中に上記Ｐウエル３１が形成されている。Ｐウエル３１上には、ゲート絶縁膜を介して浮遊ゲート４０が形成されている。

図３Ｄには、浮遊ゲート４０の構造が示されている。この浮遊ゲート４０は、Ｐウエル１１、Ｐウエル２１、及びＰウエル３１にまたがるように形成されている。つまり、浮遊ゲート４０は、トンネル容量部１０、リードトランジスタ２０、及びウエル容量部３０に対して共通に設けられている。好適には、図３Ｄに示されるように、浮遊ゲート４０は単層構造を有している。単層の浮遊ゲート４０は、例えば、単層ポリシリコンから形成されている。浮遊ゲート４０は、絶縁膜によって囲まれており、周囲から電気的に隔離されている。

上述のＰウエル１１とＰウエル３１は、浮遊ゲート４０と容量結合している。本実施の形態によれば、ウエル容量部３０のＰウエル３１が「コントロールゲート」として機能する。浮遊ゲート４０に対する電荷の授受は、トンネル領域１５のＰウエル１１と浮遊ゲート４０との間のゲート絶縁膜（トンネル絶縁膜）を介して行われる。

浮遊ゲート４０に対する電荷の授受の原理は、具体的には次の通りである。図２に示されたコンタクト１４を介して、トンネル容量部１０のＮ＋拡散層１２及びＰ＋拡散層１３に、第１電位が印加される。また、コンタクト３４を介して、ウエル容量部３０のＰ＋拡散層３３に、第２電位が印加される。第１電位と第２電位との間には所定の電位差があり、その所定の電位差に応じた電位が浮遊ゲート４０に誘起される。

例えば、ウエル容量部３０のＰ＋拡散層３３に、電位Ｖｅが印加され、トンネル容量部１０のＮ＋拡散層１２及びＰ＋拡散層１３に、グランド電位ＧＮＤが印加されるとする。また、トンネル容量部１０のＰウエル１１と浮遊ゲート４０による容量（ゲート容量値）がＣ１０であり、ウエル容量部３０のＰウエル３１と浮遊ゲート４０による容量がＣ３０であるとする。この時、容量結合によって浮遊ゲート４０に誘起される電位Ｖｇは、次の式（１）で表される。

Ｖｇ＝Ｃ３０／（Ｃ３０＋Ｃ１０）・Ｖｅ
＝（１／（１＋Ｃ１０／Ｃ３０））・Ｖｅ・・・（１）

式（１）において、パラメータＣ１０／Ｃ３０は「容量比」と呼ばれている。この浮遊ゲート４０の電位Ｖｇとグランド電位ＧＮＤとの間の電位差（電圧）が、トンネル領域１５のゲート絶縁膜に印加される。その電圧に応じた高電界によってＦＮトンネリングが発生し、トンネル領域１５のゲート絶縁膜を通して電荷授受が行われる。設計者は、電圧Ｖｇが所望の値になるように、容量比Ｃ１０／Ｃ３０や電位Ｖｅを設定することができる。より小さな電位Ｖｅで同じ電圧Ｖｇを得るためには、すなわち、効率良く電圧Ｖｇを得るためには、容量比Ｃ１０／Ｃ３０をより小さくすればよい。つまり、図２に示されたように、トンネル領域１５の面積が、オーバラップ領域３５の面積より小さくなるように設計されればよい（Ｃ１０＜Ｃ３０）。

上記ＦＮトンネリングによる電荷授受において、トンネル容量部１０のＮ＋拡散層１２は、電子の供給源であり、トンネル容量部１０のＰ＋拡散層１３は、正孔の供給源である。それらＮ＋拡散層１２及びＰ＋拡散層１３の配置の一例が、図４に示されている。図４において、Ｎ＋拡散層１２及びＰ＋拡散層１３は、トンネル領域１５に接するように形成されている。また、Ｎ＋拡散層１２及びＰ＋拡散層１３は、互いに離れて独立して形成されている。更に、Ｎ＋拡散層１２及びＰ＋拡散層１３は、トンネル領域１５を挟んで対向するように形成されている。

更に、本実施の形態によれば、Ｎ＋拡散層１２及びＰ＋拡散層１３は、電荷授受時の浮遊ゲート４０に対する電荷供給効率がほぼ同じになるように設計される。具体的には、図４に示されるように、Ｎ＋拡散層１２がトンネル領域１５と接触する幅ＬＮと、Ｐ＋拡散層１３がトンネル領域１５と接触する幅ＬＰとがほぼ等しくなるように設計されている。接触幅ＬＮ及びＬＰが等しいため、電子の供給効率と正孔の供給効率がバランスする。言い換えれば、ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の間の電荷供給効率のアンバランスが解消される。これにより、ＰＲＯＧＲＡＭ時間とＥＲＡＳＥ時間の差が減少する。ＰＲＯＧＲＡＭ時間あるいはＥＲＡＳＥ時間が極端に長くなることが防止されるため、ＥＥＰＲＯＭの書き込み／消去特性が向上する。

電荷供給効率をバランスさせるためには、Ｎ＋拡散層１２とＰ＋拡散層１３が同じ長さにわたってトンネル領域１５に接していればよい。よって、Ｎ＋拡散層１２とＰ＋拡散層１３の配置は、図４に示された配置に限られない。例えば、図５に示されるように、Ｎ＋拡散層１２とＰ＋拡散層１３は、トンネル領域１５の同じ側に接していてもよい。この場合においても、接触幅ＬＮとＬＰは等しくなるように設計される。但し、図４に示されたように、Ｎ＋拡散層１２とＰ＋拡散層１３がトンネル領域１５を挟んでセルフアラインに形成される場合、接触幅ＬＮと接触幅ＬＰを容易に揃えることが可能である。製造プロセスの観点から言えば、図４に示された配置が好適である。

上記書き込み／消去動作に対して、読み出し動作は次の通りである。不揮発性メモリに記録されたデータを読み出すためには、上記浮遊ゲート４０の電位状態が検出されればよい。浮遊ゲート４０の電位状態を検出するためにはトランジスタが必要であり、本実施の形態においては上述のリードトランジスタ２０が用いられる。書き込み／消去用のトンネル容量部１０と読み出し用のリードトランジスタ２０が別々に設けられるため、ゲート絶縁膜にかかるストレスが分散され、好適である。

１−２．動作
以下、本実施の形態に係る不揮発性メモリセルに対するデータ書き込み／消去／読み出しに関して更に詳しく説明する。

ＥＲＡＳＥ時、浮遊ゲート４０には電子が注入される。そのＥＲＡＳＥ時の不揮発性メモリセルの状態の一例が、図６に示されている。図６において、浮遊ゲート４０は、トンネル容量部１０のゲート電極４０ａとウエル容量部３０のゲート電極４０ｂに分けて表現されている。それらゲート電極４０ａとゲート電極４０ｂは電気的に接続されており、それらの電位Ｖｇは同一である。

Ｎ＋拡散層１２、Ｐ＋拡散層１３、及びＰ＋拡散層３３へ印加される電位は、適宜設計され得る。例えば、図６に示されるように、ウエル容量部３０のＰ＋拡散層３３には、正の消去電位Ｖｅが印加される。一方、トンネル容量部１０のＮ＋拡散層１２及びＰ＋拡散層１３には、グランド電位ＧＮＤが印加される。これにより、ある電位Ｖｇが、浮遊ゲート４０に誘起される。トンネル容量部１０のＰウエル１１の表層部には、電子が多く集まっており、反転層（Inversion Layer）ＬＩが形成されている。一方、ウエル容量部３０のＰウエル３１の表層部には、正孔が多く集まっており、蓄積層（Accumulation Layer）ＬＡが形成されている。電位差Ｖｇに応じた電界が、トンネル領域１５のゲート絶縁膜に印加され、電子が浮遊ゲート４０に注入される。

一方、ＰＲＯＧＲＡＭ時、浮遊ゲート４０には正孔が注入される。そのＰＲＯＧＲＡＭ時の不揮発性メモリセルの状態の一例が、図６と同様の形式で、図７に示されている。Ｎ＋拡散層１２、Ｐ＋拡散層１３、及びＰ＋拡散層３３へ印加される電位は、適宜設計され得る。例えば、図７に示されるように、ウエル容量部３０のＰ＋拡散層３３には、負の書込電位Ｖｐが印加される。一方、トンネル容量部１０のＮ＋拡散層１２及びＰ＋拡散層１３には、グランド電位ＧＮＤが印加される。これにより、ある電位Ｖｇが、浮遊ゲート４０に誘起される。トンネル容量部１０のＰウエル１１の表層部には、正孔が多く集まっており、蓄積層ＬＡが形成されている。一方、ウエル容量部３０のＰウエル３１の表層部には、電子が多く集まっており、反転層ＬＩが形成されている。電位差Ｖｇに応じた電界が、トンネル領域１５のゲート絶縁膜に印加され、正孔が浮遊ゲート４０に注入される。

このように、図６においては電子が浮遊ゲート４０に注入され、図７においては正孔が浮遊ゲート４０に注入される。上述の通り、電子の供給源としてのＮ＋拡散層１２と正孔の供給源としてのＰ＋拡散層１３は、ほぼ同じ長さにわたってトンネル領域１５に接している。その結果、ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の電荷供給効率がほぼ同じになる。ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の間の電荷供給効率のアンバランスが解消され、ＰＲＯＧＲＡＭ時間とＥＲＡＳＥ時間の差が減少する。ＰＲＯＧＲＡＭ時間あるいはＥＲＡＳＥ時間が極端に長くなることが防止されるため、ＥＥＰＲＯＭの書き込み／消去特性が向上する。

不揮発性メモリに記録されたデータの読み出しは、リードトランジスタ２０を用いることによって周知の方法で行われる。リードトランジスタ２０が導通するか否かを検出することによって、リードトランジスタ２０の閾値電圧、すなわち、格納データに対応した浮遊ゲート４０の電位状態を知ることができる。本実施の形態によれば、読み出し用のリードトランジスタ２０が、容量部１０、３０から独立して設けられているため、ゲート絶縁膜にかかるストレスが分散され、好適である。

１−３．効果
まず、本実施の形態によれば、Ｐウエル１１中のＮ＋拡散層１２とＰ＋拡散層１３は、トンネル領域１５に接するように形成されている。それによる効果は次の通りである。ＦＮトンネル電流に基づくＥＥＰＲＯＭの場合、一般に、数十〜数百ｐＡオーダーの微小な電流を流すことによりＰＲＯＧＲＡＭ／ＥＲＡＳＥが行われる。そのため、余計な抵抗は可能な限り小さい方が、特性の観点から好ましい。もし、ウエルコンタクト（拡散層）がトンネル領域１５から離れて位置していると、ウエルの寄生抵抗が付いてしまう。しかしながら、本実施の形態によれば、ウエルコンタクトとトンネル領域１５が接しているため、ウエルの寄生抵抗による影響が防止される。

また、Ｎ＋拡散層１２は電子の供給源として、Ｐ＋拡散層１３は正孔の供給源として機能する。それらＮ＋拡散層１２及びＰ＋拡散層１３が、トンネル領域１５から離れた位置ではなく、共にトンネル領域１５に接するように形成されているため、ＰＲＯＧＲＡＭ／ＥＲＡＳＥ時のトンネル領域１５に対する電荷の供給効率が最適となる。

更に、本実施の形態によれば、Ｎ＋拡散層１２及びＰ＋拡散層１３は、電荷授受時の浮遊ゲート４０に対する電荷供給効率がほぼ同じになるように設計されている。具体的には、Ｎ＋拡散層１２がトンネル領域１５と接触する幅ＬＮと、Ｐ＋拡散層１３がトンネル領域１５と接触する幅ＬＰとがほぼ等しくなるように設計されている。接触幅ＬＮ及びＬＰが等しいため、電子の供給効率と正孔の供給効率がバランスする。言い換えれば、ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の間の電荷供給効率のアンバランスが解消される。これにより、ＰＲＯＧＲＡＭ時間とＥＲＡＳＥ時間の差が減少する。ＰＲＯＧＲＡＭ時間あるいはＥＲＡＳＥ時間が極端に長くなることが防止されるため、ＥＥＰＲＯＭの書き込み／消去特性が向上する。

２．第２の実施の形態
図８は、本発明の第２の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。図８において、第１の実施の形態と同様の構造には同一の符号が付されており、重複する説明は適宜省略される。第２の実施の形態に係る不揮発性メモリセルは、トンネル容量部１０、リードトランジスタ２０、及びウエル容量部３０’を備えている。トンネル容量部１０の構成は、第１の実施の形態における構成と同様である。従って、第１の実施の形態と同様の効果が得られる。

本実施の形態において、ウエル容量部３０’のＰウエル３１には、Ｐ＋拡散層３３に加えてＮ＋拡散層３２が形成されている。それらＮ＋拡散層３２及びＰ＋拡散層３３は、浮遊ゲート４０とＰウエル３１がオーバラップするオーバラップ領域３５に接するように形成されている。

図９は、第１の実施の形態における図７に対応する図であり、ＰＲＯＧＲＡＭ時の不揮発性メモリセルの状態の一例を示している。ＰＲＯＧＲＡＭ時、ウエル容量部３０’のＮ＋拡散層３２及びＰ＋拡散層３３には、負の書込電位Ｖｐが印加される。一方、トンネル容量部１０のＮ＋拡散層１２及びＰ＋拡散層１３には、グランド電位ＧＮＤが印加される。これにより、ある電位Ｖｇが、浮遊ゲート４０に誘起される。ウエル容量部３０’のＰウエル３１の表層部には、Ｎ型半導体のように電子が多く集まっており、反転層ＬＩが形成されている。電位差Ｖｇに応じた電界が、トンネル領域１５のゲート絶縁膜に印加され、正孔が浮遊ゲート４０に注入される。

本実施の形態による効果を説明するために、図７で示された状態（第１の実施の形態）と図９で示された状態（第２の実施の形態）との比較を行う。その比較は、図１０においてなされている。図１０において、トンネル容量部１０のゲート容量値をＣ１０とし、ウエル容量部３０（３０’）のゲート容量値をＣ３０とする。この時、上記式（１）を参照すれば、浮遊ゲートの電位Ｖｇは、下記式（２）で与えられるはずである：
Ｖｇ＝１／（１＋Ｃ１０／Ｃ３０））・Ｖｐ・・・（２）

しかしながら、第１の実施の形態の場合、オーバラップ領域３５における反転層ＬＩの負電荷（−）が、実効的なゲート容量値Ｃ３０を変えてしまう。その結果、浮遊ゲート４０に誘起される電位Ｖｇが所望の値から変化してしまう。このことは、トンネル容量部１０のゲート絶縁膜に印加される電位差Ｖｇが所望の値（設計値）からずれることを意味する。電位差Ｖｇの設計値からのずれは、メモリセルに対する書き込み／消去特性のばらつきを招き、メモリの信頼性の低下の原因となる。

一方、第２の実施の形態によれば、Ｐウエル３１中にＮ＋拡散層３２とＰ＋拡散層３３が形成されており、それらＮ＋拡散層３２及びＰ＋拡散層３３には書込電位Ｖｐが供給されている。また、それらＮ＋拡散層３２とＰ＋拡散層３３は、オーバラップ領域３５に接している。この場合、オーバラップ領域３５に形成される反転層ＬＩ（Ｎ型半導体）は、隣接するＮ＋拡散層３２に直接接続され、両者は電気的に導通する。その結果、反転層ＬＩの電位が、書込電位Ｖｐに固定される。反転層ＬＩの電位が固定されると、その反転層ＬＩの負電荷（−）のせいで実効的なゲート容量値Ｃ３０が変動してしまうことが防止される。

図１０においては反転層ＬＩの場合が説明されたが、蓄積層ＬＡの場合でも同様である。オーバラップ領域３５に蓄積層ＬＡが形成される場合、その蓄積層ＬＡは隣接するＰ＋拡散層３３と電気的に導通する。その結果、蓄積層ＬＡの電位が所定の電位に固定される。蓄積層ＬＡの電位が固定されると、その蓄積層ＬＡの正電荷（＋）のせいで実効的なゲート容量値Ｃ３０が変動してしまうことが防止される。Ｐウエル３１にＮ＋拡散層３２とＰ＋拡散層３３の両方が設けられるのは、反転層ＬＩと蓄積層ＬＡのいずれの場合にも対応するためである。

以上に説明されたように、本実施の形態によれば、反対の導電型を有するＮ＋拡散層３２及びＰ＋拡散層３３が、ウエル容量部３０’のオーバラップ領域３５に接するように設けられる。従って、オーバラップ領域３５に蓄積層ＬＡが形成される場合であっても、反転層ＬＩが形成される場合であっても、蓄積層ＬＡや反転層ＬＩの電位は、所定の電位に固定される。その結果、蓄積層ＬＡの正電荷（＋）や反転層ＬＩの負電荷（−）のせいで実効的なゲート容量値Ｃ３０が変化することが防止される。よって、トンネル領域１５のゲート絶縁膜に印加される電位差Ｖｇの設計値からのずれが防止される。その電位差が設計値と等しくなるため、メモリセルに対する書き込み／消去特性のばらつきが防止され、メモリの信頼性が向上する。

尚、第１の実施の形態においても、トンネル容量部１０のトンネル領域１５には、Ｎ＋拡散層１２及びＰ＋拡散層１３が接している。従って、トンネル容量部１０の実効的なゲート容量値Ｃ１０の変動が防止されるという効果は、第１の実施の形態において既に得られている。第２の実施の形態によれば、トンネル容量部１０のゲート容量値Ｃ１０だけでなく、ウエル容量部３０のゲート容量値Ｃ３０の変動も防止されていると言える。

３．第３の実施の形態
図１１は、本発明の第３の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。図１１において、第１の実施の形態と同様の構造には同一の符号が付されており、重複する説明は適宜省略される。第３の実施の形態に係る不揮発性メモリセルは、トンネル容量部１０とリードトランジスタ２０の２素子を備えている。既出の実施の形態と比較して、ウエル容量部３０が除かれている。

本実施の形態によれば、リードトランジスタ２０が、第１の実施の形態におけるウエル容量部３０の役割を果たす。つまり、リードトランジスタ２０は、ＲＥＡＤだけでなく、ＥＲＡＳＥ／ＰＲＯＧＲＡＭ時にも用いられる。ＥＲＡＳＥ／ＰＲＯＧＲＡＭ時、トンネル容量部１０のＮ＋拡散層１２及びＰ＋拡散層１３に、第１電位が印加される。また、コンタクト２４を介して、リードトランジスタ２０のソース／ドレイン２２及びＰウエル２１に、第２電位が印加される。第１電位と第２電位との間には所定の電位差があり、その所定の電位差に応じた電位が浮遊ゲート４０に誘起される。そして、トンネル領域１５のゲート絶縁膜を通して、浮遊ゲート４０に対する電荷授受が行われる。

トンネル容量部１０の構成は、第１の実施の形態における構成と同じである。従って、第１の実施の形態と同様の効果が得られる。更に、本実施の形態によれば、３素子構造の場合と比較して、セル面積が縮小されるという追加的な効果が得られる。

図１は、従来の単層ポリ型ＥＥＰＲＯＭの構造を概略的に示す平面図である。図２は、本発明の第１の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。図３Ａは、図２における線Ａ−Ａ’に沿った構造を示す断面図である。図３Ｂは、図２における線Ｂ−Ｂ’に沿った構造を示す断面図である。図３Ｃは、図２における線Ｃ−Ｃ’に沿った構造を示す断面図である。図３Ｄは、図２における線Ｄ−Ｄ’に沿った構造を示す断面図である。図４は、本発明に係るトンネル容量部の構造を詳細に示す平面図である。図５は、本発明に係るトンネル容量部の変形例を示す平面図である。図６は、第１の実施の形態に係るデータ消去動作（ＥＲＡＳＥ）を示す模式図である。図７は、第１の実施の形態に係るデータ書き込み動作（ＰＲＯＧＲＡＭ）を示す模式図である。図８は、本発明の第２の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。図９は、第２の実施の形態に係るデータ書き込み動作（ＰＲＯＧＲＡＭ）を示す模式図である。図１０は、第２の実施の形態による効果を説明するための概略図である。図１１は、本発明の第３の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。

符号の説明

１Ｐ型基板
２フローティングＮウエル
３素子分離構造
１０トンネル容量部
１１Ｐウエル
１２Ｎ＋拡散層
１３Ｐ＋拡散層
１４コンタクト
１５トンネル領域
２０リードトランジスタ
２１Ｐウエル
２２ソース／ドレイン
２３Ｐ＋拡散層
２４コンタクト
３０、３０’ ウエル容量部
３１Ｐウエル
３２Ｎ＋拡散層
３３Ｐ＋拡散層
３４コンタクト
３５オーバラップ領域
４０浮遊ゲート（単層ポリシリコン）
ＬＩ反転層
ＬＡ蓄積層

Claims

基板中に形成された第１ウエルと、
前記第１ウエル中の第１領域とオーバラップするように、ゲート絶縁膜を介して前記基板上に形成された浮遊ゲートと、
前記第１領域に接するように前記第１ウエル中に形成された第１拡散層及び第２拡散層と
を具備し、
前記浮遊ゲートに対する電荷の授受は、前記第１領域と前記浮遊ゲートとの間の前記ゲート絶縁膜を介して行われ、
前記第１拡散層と前記第２拡散層は、反対の導電型を有し、前記浮遊ゲートに対する電荷供給効率が同じになるように設けられた
不揮発性メモリセル。
基板中に形成された第１ウエルと、
前記第１ウエル中の第１領域とオーバラップするように、ゲート絶縁膜を介して前記基板上に形成された浮遊ゲートと、
前記第１領域に接するように前記第１ウエル中に形成された第１拡散層及び第２拡散層と
を具備し、
前記浮遊ゲートに対する電荷の授受は、前記第１領域と前記浮遊ゲートとの間の前記ゲート絶縁膜を介して行われ、
前記第１拡散層と前記第２拡散層は、反対の導電型を有し、且つ、同じ長さにわたって前記第１領域に接する
不揮発性メモリセル。
請求項２に記載の不揮発性メモリセルであって、
前記第１拡散層と前記第２拡散層は、互いに離れて形成された
不揮発性メモリセル。
請求項３に記載の不揮発性メモリセルであって、
前記第１拡散層と前記第２拡散層は、前記第１領域を挟んで対向するように形成された
不揮発性メモリセル。
基板中に形成された第１ウエルと、
前記第１ウエル中の第１領域とオーバラップするように、ゲート絶縁膜を介して前記基板上に形成された浮遊ゲートと、
前記第１領域に接するように前記第１ウエル中に形成された第１拡散層及び第２拡散層と
を具備し、
前記浮遊ゲートに対する電荷の授受は、前記第１領域と前記浮遊ゲートとの間の前記ゲート絶縁膜を介して行われ、
前記第１拡散層と前記第２拡散層は、反対の導電型を有し、互いに離れて形成された
不揮発性メモリセル。
請求項１乃至５のいずれかに記載の不揮発性メモリセルであって、
更に、前記浮遊ゲートをゲート電極として用いるトランジスタを具備し、
データ読み出し時、前記トランジスタを用いることによって前記浮遊ゲートの電位状態が検出される
不揮発性メモリセル。
請求項６に記載の不揮発性メモリセルであって、
データの書き込み及び消去時、
第１電位が、前記第１ウエルに印加され、
前記第１電位と所定の電位差を有する第２電位が、前記トランジスタの拡散層に印加される
不揮発性メモリセル。
請求項１乃至６のいずれかに記載の不揮発性メモリであって、
更に、前記基板中に形成され前記浮遊ゲートと容量結合した第２ウエルを具備し、
データの書き込み及び消去時、
第１電位が、前記第１ウエルに印加され、
前記第１電位と所定の電位差を有する第２電位が、前記第２ウエルに印加される
不揮発性メモリセル。
請求項８に記載の不揮発性メモリであって、
前記第２ウエルと前記浮遊ゲートによる容量は、前記第１ウエルと前記浮遊ゲートによる容量より大きい
不揮発性メモリセル。
請求項８又は９に記載の不揮発性メモリであって、
更に、前記第２ウエル中に形成された第３拡散層及び第４拡散層を具備し、
前記浮遊ゲートは、前記第２ウエル中の第２領域とオーバラップし、
前記第３拡散層及び前記第４拡散層は、反対の導電型を有し、前記第２領域と接するように形成された
不揮発性メモリセル。
請求項１乃至１０のいずれかに記載の不揮発性メモリセルであって、
前記浮遊ゲートは、単層のポリシリコンから形成された
不揮発性メモリセル。
請求項１乃至１１のいずれかに記載の不揮発性メモリセルを有する
ＥＥＰＲＯＭ。