JP2007172820A - 単一ゲート構造を有するeepromのプログラミング方法 - Google Patents
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Abstract
【課題】単一ゲート構造を有するEEPROMのプログラミング方法を提供する。
【解決手段】半導体基板に相互分離された制御活性領域、消去活性領域及び読み取り活性領域を有し、活性領域の上部を横切る共通の浮遊ゲートを備えたEEPROMである。これにより、制御活性領域及び消去活性領域にプログラミング電圧を印加し、読み取り活性領域を接地するか、または制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域を接地して、浮遊ゲートの容量結合効率を向上させる。一方、制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域にマイナス電圧を印加して、容量結合された浮遊ゲートと消去活性領域との間の電界を高めることによって、F−Nトンネリングをさらによく起こす。
【選択図】図3
【解決手段】半導体基板に相互分離された制御活性領域、消去活性領域及び読み取り活性領域を有し、活性領域の上部を横切る共通の浮遊ゲートを備えたEEPROMである。これにより、制御活性領域及び消去活性領域にプログラミング電圧を印加し、読み取り活性領域を接地するか、または制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域を接地して、浮遊ゲートの容量結合効率を向上させる。一方、制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域にマイナス電圧を印加して、容量結合された浮遊ゲートと消去活性領域との間の電界を高めることによって、F−Nトンネリングをさらによく起こす。
【選択図】図3
Description
本発明は、EEPROM(Electrically Erasable Programmable Read Only Memory)に係り、特に単一ポリEEPROMに関する。
EEPROMは、電源がターンオフされたときにも保存された情報やコードを維持できる能力を有する不揮発性メモリである。EEPROMは、例えばディスプレイ駆動ドライバチップのようなASIC(Application Specific Integrated Circuit)チップに共に集積されてシステムの再構成、プログラミングなどが行える。
しかし、EEPROM素子は、二重ゲート構造が採用できる。しかし、二重ゲート構造の形成には、付加的な製造工程段階が必要であり、高コストであり、長時間を要する。かかる問題点を克服するために、工程段階の追加なしに通常的なCMOS工程を使用してチップ内にEEPROMを構成可能にする単一ポリEEPROM構造が提案されている。
単一ポリEEPROMセルは、積層された二重ゲート構造を横に広げたようなゲート構造を含む。EEPROMのカップリング比が高いほど、プログラム速度が速くなる。ゲート電極の面積を増大させてカップリング比を高めうるが、ゲート電極の面積が増大すれば、素子のサイズが大きくなるという短所がある。
本発明が解決しようとする課題は、単一ポリEEPROMのゲート電極の面積を増大させず、カップリング比を高めることによってプログラムの速度を速める単一ポリEEPROMのプログラミング方法を提供することである。
前記課題を解決するための本発明は、半導体基板に相互分離されて配置された第1活性領域、第2活性領域、第3活性領域と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記第1活性領域内で前記共通の浮遊ゲートの両側に配置された第1不純物領域と、前記第2活性領域内で前記共通の浮遊ゲートの両側に配置された第2不純物領域と、前記第3活性領域内で前記共通の浮遊ゲートの両側に配置された第3不純物領域と、を備えるEEPROMのプログラミング方法において、前記第1活性領域内の前記第1不純物領域及び前記第3活性領域内の前記第3不純物領域にプログラミング電圧を印加し、前記第2活性領域内の前記第2不純物領域に接地電圧を印加する。
または、前記第1活性領域内の前記第1不純物領域及び前記第2活性領域内の前記第2不純物領域にプログラミング電圧を印加し、第3活性領域内の第3不純物領域に接地電圧を印加する。
または、前記第1活性領域内の前記第1不純物領域及び前記第2活性領域内の前記第2不純物領域にプログラミング電圧を印加し、第3活性領域内の第3不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加する。
本発明において、前記EEPROMの前記共通の浮遊ゲートと前記第1活性領域とが重畳される面積は、前記共通の浮遊ゲートと前記第2活性領域とが重畳される面積、及び前記共通の浮遊ゲートと前記第3活性領域とが重畳される面積より大きい。
望ましくは、前記EEPROMは、前記第1活性領域内の第4不純物領域と、前記第2活性領域内の第5不純物領域と、前記第3活性領域内の第6不純物領域と、をさらに備え、前記第4不純物領域に前記第1不純物領域に印加した電圧と同じ電圧を印加し、前記第5不純物領域に前記第2不純物領域に印加した電圧と同じ電圧を印加し、前記第6不純物領域に前記第3不純物領域に印加した電圧と同じ電圧を印加する。
本発明において、前記プログラミング電圧は、前記第2活性領域の電子が前記共通の浮遊ゲートにF−Nトンネリングしうる程度の範囲を有することが望ましい。
詳しくは、前記プログラミング電圧は、15Vないし20Vの範囲の電圧であり、前記プログラミング電圧と逆の符号を有する電圧は、3Vないし5Vの範囲の電圧でありうる。
詳しくは、前記プログラミング電圧は、15Vないし20Vの範囲の電圧であり、前記プログラミング電圧と逆の符号を有する電圧は、3Vないし5Vの範囲の電圧でありうる。
一方、前記EEPROMは、前記第1活性領域の半導体基板内に配置された第1ウェルと、前記第2活性領域の半導体基板内に配置された第2ウェルと、前記第3活性領域の半導体基板内に配置された第3ウェルと、をさらに備え、前記第1ウェル及び前記第2ウェルを覆い包む深い第4ウェルをさらに備えうる。
本発明は、P型の半導体基板に相互分離されて配置された第1活性領域、第2活性領域、第3活性領域と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記第1活性領域内で前記共通の浮遊ゲートの両側に配置されたP型の第1不純物領域及びN型の第4不純物領域と、前記第2活性領域内で前記共通の浮遊ゲートの両側に配置されたP型の第2不純物領域及びN型の第5不純物領域と、前記第3活性領域内で前記共通の浮遊ゲートの両側に配置されたN型の第3不純物領域及びP型の第6不純物領域と、を備えるEEPROMのプログラミング方法において、前記第1活性領域内の前記第1不純物領域及び前記第4不純物領域、前記第3活性領域内の前記第3不純物領域及び前記第6不純物領域にプログラミング電圧を印加し、前記第2活性領域内の前記第2不純物領域及び前記第5不純物領域に接地電圧を印加する。
または、前記第1活性領域内の前記第1不純物領域及び前記第4不純物領域、前記第2活性領域内の前記第2不純物領域及び前記第5不純物領域にプログラミング電圧を印加し、前記第3活性領域内の前記第3不純物領域及び前記第6不純物領域に接地電圧を印加する。
または、前記第1活性領域内の前記第1不純物領域及び前記第4不純物領域、前記第2活性領域内の前記第2不純物領域及び前記第5不純物領域にプログラミング電圧を印加し、前記第3活性領域内の前記第3不純物領域及び前記第6不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加する。
本発明によれば、単一ゲート構造を有するEEPROMのプログラミング時、制御活性領域と共に消去活性領域または読み取り活性領域にもプログラミング電圧を印加することによって、浮遊ゲートの容量結合効率を向上させてプログラム速度を速めうる。
一方、制御活性領域及び消去活性領域にプログラム電圧を印加するとき、読み取り活性領域にマイナス電圧を印加して読み取り活性領域と容量結合された浮遊ゲートとの間の電界をさらに高くすることによって、F−Nトンネリングをさらによく起こしてプログラミング速度を速めうる。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態で実現される。従って、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにそのサイズが誇張されている。
図1は、本発明によるプログラミング方法が適用される単一ゲート構造のEEPROMの単位セルを示す等価回路図である。図1に示すように、単一ゲート構造のEEPROMの単位セルは、共通の浮遊ゲートFGを有するアクセスゲート、制御ゲート、消去ゲートを備える。ここで、アクセスゲートは、トランジスタ素子であり、制御ゲート及び消去ゲートは、容量性素子である。
図2は、本発明の一実施形態によるプログラミング方法が適用される単一ゲート構造のEEPROMの単位セルのレイアウト図である。図2に示すように、半導体基板10は、互いに分離されて限定された制御活性領域20、消去活性領域30及び読み取り活性領域40を備える。これらの活性領域は、消去活性領域30、読み取り活性領域40及び制御活性領域20の順に配置されうるが、配置がこれに限定されるものではない。
活性領域20,30,40の上部を共通の浮遊ゲート60が横切るように配置される。浮遊ゲート60は、N型ゲートであり、詳しくは、N型不純物がドーピングされたポリシリコン層でありうる。
浮遊ゲート60は、制御活性領域20と重畳される制御ゲート部60a、読み取り活性領域40と重畳される読み取りゲート部60c、及び消去活性領域30と重畳される消去ゲート部60bとに分けることができる。また、浮遊ゲート60と制御活性領域20とが重畳される面積は、浮遊ゲート60と消去活性領域30とが重畳される面積、及び浮遊ゲート60と読み取り活性領域40とが重畳される面積より大きいことが望ましい。これにより、制御活性領域20と浮遊ゲート60との間の容量結合を容易にする。
制御活性領域20の半導体基板内に、N型の制御ウェル(図示せず)が配置される。さらに、制御ゲート部60aの両側の制御活性領域20に一対のP型の制御不純物領域23が提供される。また、制御活性領域20に制御ゲート部60aと離隔され、P型の制御不純物領域23のうち一つに隣接するN型の制御ウェルコンタクト領域25が提供される。制御ウェルコンタクト領域25は、制御ウェル20と同じN型を有するが、不純物濃度の高い領域である。
消去活性領域30の半導体基板内に、N型の消去ウェルが配置される。さらに、消去ゲート部60bの両側の消去活性領域30に一対のP型の消去不純物領域33が提供される。また、消去活性領域30に消去ゲート部60bと離隔され、消去不純物領域33のうち一つに隣接するN型の消去ウェルコンタクト領域35が提供される。消去ウェルコンタクト領域35は、消去ウェルと同じN型を有するが、不純物濃度の高い領域である。
読み取り活性領域40の半導体基板内に、P型の読み取りウェルが配置される。さらに、読み取りゲート部60cの両側の読み取り活性領域40にN型のソース/ドレイン領域43が提供される。また、読み取り活性領域40に読み取りゲート部60cと離隔され、ソース/ドレイン領域43のうち一つに隣接するP型の読み取りウェルコンタクト領域45が提供される。読み取りウェルコンタクト領域45は、読み取りウェルと同じP型を有するが、不純物濃度の高い領域である。半導体基板内に制御ウェル20と読み取りウェル40とを覆い包むN型の深いウェル50が提供される。
第1実施形態
図3は、本発明の一実施形態による単一ゲート構造を有するEEPROMのプログラミング方法を説明するために印加される電圧を示す断面図であって、図2のI−I線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
図3は、本発明の一実施形態による単一ゲート構造を有するEEPROMのプログラミング方法を説明するために印加される電圧を示す断面図であって、図2のI−I線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
図3に示すように、制御活性領域20の制御不純物領域23及び制御ウェルコンタクト領域25、読み取り活性領域40の読み取り不純物領域43及び読み取りウェルコンタクト領域45にプログラミング電圧VPを印加し、消去活性領域30の消去不純物領域33及び消去ウェルコンタクト領域35に接地電圧を印加する。このとき、印加されたプログラミング電圧VPは、制御活性領域20、制御不純物領域23、制御ゲート部60aで構成された容量性回路と、読み取り活性領域40、読み取り不純物領域43、読み取りゲート部60cで構成された容量性回路とにより、浮遊ゲート60に容量結合されうる。プログラミング電圧VPが浮遊ゲート60に容量結合されることによって、消去ゲート部60bと接地された消去活性領域30との間に高電界が形成される。この高電界により、消去ウェル30の電子が消去ゲート部60bにF−N(Fowler−Nordheim)トンネリングされて浮遊ゲート60に保存されうる。このとき、プログラミング電圧VPは、消去活性領域30の電子を消去ゲート部60bにF−Nトンネリングさせ得る程度の範囲を有する。具体的に、プログラミング電圧VPは、約15Vでありうる。
図3と関連して記述された本実施形態によれば、制御ウェルコンタクト領域25及び制御不純物領域23に加えて、読み取りウェルコンタクト領域45及び読み取り不純物領域43にもプログラミング電圧が印加されるので、制御ウェルコンタクト領域25及び制御不純物領域23にのみプログラミング電圧VPが印加された場合より、浮遊ゲート60への容量結合効率が大きくなる。すなわち、本プログラミング方法により実質的に同じ電圧を印加しても、容量結合効率が向上するので、トンネリング電流が増加してプログラム速度が速くなる。
第2実施形態
図4は、本発明の他の実施形態による単一ゲート構造を有するEEPROMのプログラミング方法を説明するために印加される電圧を示す断面図であって、図2のI−I線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
図4は、本発明の他の実施形態による単一ゲート構造を有するEEPROMのプログラミング方法を説明するために印加される電圧を示す断面図であって、図2のI−I線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
図4に示すように、制御活性領域20の制御不純物領域23及び制御ウェルコンタクト領域25、消去活性領域30の消去不純物領域33及び消去ウェルコンタクト領域35にプログラミング電圧VPを印加し、読み取り活性領域40の読み取り不純物領域43及び読み取りウェルコンタクト領域45に接地電圧を印加する。このとき、印加されたプログラミング電圧VPは、制御活性領域20、制御不純物領域23、制御ゲート部60aで構成された容量性回路と、消去活性領域30、消去不純物領域33、消去ゲート部60bで構成された容量性回路とにより、浮遊ゲート60に容量結合されうる。プログラミング電圧VPが浮遊ゲート60に容量結合されることによって、読み取りゲート部60cと接地された読み取り活性領域40との間に高電界が形成される。この高電界により、読み取りウェル40の電子が読み取りゲート部60cにF−Nトンネリングされて浮遊ゲート60に保存されうる。第1実施形態と同様に、プログラミング電圧VPは、読み取り活性領域40の電子を読み取りゲート部60cにF−Nトンネリングさせうる程度の範囲を有する。具体的に、プログラミング電圧VPは、約15Vでありうる。
図4と関連して記述された本実施形態によれば、制御ウェルコンタクト領域25及び制御不純物領域23に加えて、消去ウェルコンタクト領域35及び消去不純物領域33にもプログラミング電圧が印加されるので、制御ウェルコンタクト領域25及び制御不純物領域23にのみプログラミング電圧VPが印加された場合より、浮遊ゲート60への容量結合効率が大きくなる。すなわち、本プログラミング方法により同じ電圧を印加しても、容量結合効率が向上するので、トンネリング電流が増加してプログラム速度が速くなる。
第3実施形態
図5は、本発明のさらに他の実施形態による単一ゲート構造を有するEEPROMのプログラミング方法を説明するために印加される電圧を示す断面図であって、図2のI−I線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
図5は、本発明のさらに他の実施形態による単一ゲート構造を有するEEPROMのプログラミング方法を説明するために印加される電圧を示す断面図であって、図2のI−I線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
図5に示すように、制御活性領域20の制御不純物領域23及び制御ウェルコンタクト領域25、消去活性領域30の消去不純物領域33及び消去ウェルコンタクト領域35にプログラミング電圧VPを印加し、読み取り活性領域40の読み取り不純物領域43及び読み取りウェルコンタクト領域45にマイナス電圧V−を印加する。このとき、印加されたプログラミング電圧VPは、制御活性領域20、制御不純物領域23、制御ゲート部60aで構成された容量性回路と、消去活性領域30、消去不純物領域33、消去ゲート部60bで構成された容量性回路とにより、浮遊ゲート60に容量結合されうる。プログラミング電圧VPが浮遊ゲート60に容量結合されることによって、読み取りゲート部60cとマイナス電圧が印加された読み取り活性領域40との間に高電界が形成される。特に、読み取り活性領域40の読み取り不純物領域43及び読み取りウェルコンタクト領域45にマイナス電圧V−が印加されることによって、接地電圧が印加された場合より、読み取りゲート部60cと読み取り活性領域40との間にさらに高い電界が形成される。高電界により、読み取りウェル40の電子が読み取りゲート部60cにF−Nトンネリングされて浮遊ゲート60に保存されうる。第1及び第2実施形態と同様に、プログラミング電圧VPは、読み取り活性領域40の電子を読み取りゲート部60cにF−Nトンネリングさせうる程度の範囲を有する。具体的に、プログラミング電圧VPは、約15Vでありうる。
図5と関連して記述された本実施形態によれば、プログラミング電圧VPの印加時、制御活性領域20だけでなく、消去活性領域30でも浮遊ゲート60と容量結合を起こして結合効率を向上させる。さらに、読み取り活性領域40にマイナス電圧V−を印加して容量結合された浮遊ゲート60と読み取り活性領域40との間にさらに高い電界を発生させることによって、F−Nトンネリングをさらによく起こしてプログラミング速度を速めうる。
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明白である。
本発明は、EEPROM関連の技術分野に適用可能である。
10 半導体基板
20 制御活性領域
23 制御不純物領域
25 制御ウェルコンタクト領域
30 消去活性領域
33 消去不純物領域
35 消去ウェルコンタクト領域
40 読み取り活性領域
43 ソース/ドレイン領域
45 読み取りウェルコンタクト領域
60a 制御ゲート部
60b 消去ゲート部
60c 読み取りゲート部
20 制御活性領域
23 制御不純物領域
25 制御ウェルコンタクト領域
30 消去活性領域
33 消去不純物領域
35 消去ウェルコンタクト領域
40 読み取り活性領域
43 ソース/ドレイン領域
45 読み取りウェルコンタクト領域
60a 制御ゲート部
60b 消去ゲート部
60c 読み取りゲート部
Claims (22)
- 半導体基板に相互分離されて配置された第1活性領域、第2活性領域、第3活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第1活性領域内で前記共通の浮遊ゲートの両側に配置された第1不純物領域と、
前記第2活性領域内で前記共通の浮遊ゲートの両側に配置された第2不純物領域と、
前記第3活性領域内で前記共通の浮遊ゲートの両側に配置された第3不純物領域と、を備えるEEPROMのプログラミング方法において、
前記第1活性領域内の前記第1不純物領域及び前記第3活性領域内の前記第3不純物領域にプログラミング電圧を印加し、前記第2活性領域内の前記第2不純物領域に接地電圧を印加することを特徴とするEEPROMのプログラミング方法。 - 前記EEPROMの前記共通の浮遊ゲートと前記第1活性領域とが重畳される面積は、前記共通の浮遊ゲートと前記第2活性領域とが重畳される面積、及び前記共通の浮遊ゲートと前記第3活性領域とが重畳される面積より大きいことを特徴とする請求項1に記載のEEPROMのプログラミング方法。
- 前記EEPROMは、
前記第1活性領域内の第4不純物領域と、
前記第2活性領域内の第5不純物領域と、
前記第3活性領域内の第6不純物領域と、をさらに備え、
前記第4不純物領域に前記第1不純物領域に印加した電圧と同じ電圧を印加し、前記第5不純物領域に前記第2不純物領域に印加した電圧と同じ電圧を印加し、前記第6不純物領域に前記第3不純物領域に印加した電圧と同じ電圧を印加することを特徴とする請求項1に記載のEEPROMのプログラミング方法。 - 前記第1活性領域の前記半導体基板内に位置した第1ウェルと、
前記第2活性領域の前記半導体基板内に位置した第2ウェルと、
前記第3活性領域の前記半導体基板内に位置した第3ウェルと、をさらに備えることを特徴とする請求項3に記載のEEPROMのプログラミング方法。 - 前記EEPROMは、前記第1ウェルと前記第2ウェルとを覆い包む第4ウェルを前記半導体基板内にさらに備えることを特徴とする請求項4に記載のEEPROMのプログラミング方法。
- 前記プログラミング電圧は、前記第2活性領域の電子が前記共通の浮遊ゲートにF−Nトンネリングしうる程度の範囲を有することを特徴とする請求項1に記載のEEPROMのプログラミング方法。
- 前記プログラミング電圧は、15Vないし20Vの範囲の電圧であることを特徴とする請求項1に記載のEEPROMのプログラミング方法。
- 半導体基板に相互分離されて配置された第1活性領域、第2活性領域、第3活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第1活性領域内で前記共通の浮遊ゲートの両側に配置された第1不純物領域と、
前記第2活性領域内で前記共通の浮遊ゲートの両側に配置された第2不純物領域と、
前記第3活性領域内で前記共通の浮遊ゲートの両側に配置された第3不純物領域と、を備えるEEPROMのプログラミング方法において、
前記第1活性領域内の前記第1不純物領域及び前記第2活性領域内の前記第2不純物領域にプログラミング電圧を印加し、前記第3活性領域内の前記第3不純物領域に接地電圧を印加することを特徴とするEEPROMのプログラミング方法。 - 前記プログラミング電圧は、前記第3活性領域の電子が前記共通の浮遊ゲートにF−Nトンネリングしうる程度の範囲を有することを特徴とする請求項8に記載のEEPROMのプログラミング方法。
- 半導体基板に相互分離されて配置された第1活性領域、第2活性領域、第3活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第1活性領域内で前記共通の浮遊ゲートの両側に配置された第1不純物領域と、
前記第2活性領域内で前記共通の浮遊ゲートの両側に配置された第2不純物領域と、
前記第3活性領域内で前記共通の浮遊ゲートの両側に配置された第3不純物領域と、を備えるEEPROMのプログラミング方法において、
前記第1活性領域内の前記第1不純物領域及び前記第2活性領域内の前記第2不純物領域にプログラミング電圧を印加し、前記第3活性領域内の前記第3不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加することを特徴とするEEPROMのプログラミング方法。 - 前記プログラミング電圧と逆の符号を有する電圧は、−3Vないし−5Vの範囲の電圧であることを特徴とする請求項10に記載のEEPROMのプログラミング方法。
- P型の半導体基板に相互分離されて配置された第1活性領域、第2活性領域、第3活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第1活性領域内で前記共通の浮遊ゲートの両側に配置されたP型の第1不純物領域及びN型の第4不純物領域と、
前記第2活性領域内で前記共通の浮遊ゲートの両側に配置されたP型の第2不純物領域及びN型の第5不純物領域と、
前記第3活性領域内で前記共通の浮遊ゲートの両側に配置されたN型の第3不純物領域及びP型の第6不純物領域と、を備えるEEPROMのプログラミング方法において、
前記第1活性領域内の前記第1不純物領域及び前記第4不純物領域、前記第3活性領域内の前記第3不純物領域及び前記第6不純物領域にプログラミング電圧を印加し、前記第2活性領域内の前記第2不純物領域及び前記第5不純物領域に接地電圧を印加することを特徴とするEEPROMのプログラミング方法。 - 前記プログラミング電圧は、前記第2活性領域の電子が前記共通の浮遊ゲートにF−Nトンネリングしうる程度の範囲を有することを特徴とする請求項12に記載のEEPROMのプログラミング方法。
- 前記第1活性領域の前記半導体基板内に位置したN型の第1ウェルと、
前記第2活性領域の前記半導体基板内に位置したN型の第2ウェルと、
前記第3活性領域の前記半導体基板内に位置したP型の第3ウェルと、をさらに備えることを特徴とする請求項13に記載のEEPROMのプログラミング方法。 - 前記EEPROMは、前記第1ウェルと前記第2ウェルとを覆い包むN型の深い第4ウェルを前記半導体基板内にさらに備えることを特徴とする請求項4に記載のEEPROMのプログラミング方法。
- P型の半導体基板に相互分離されて配置された第1活性領域、第2活性領域、第3活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第1活性領域内で前記共通の浮遊ゲートの両側に配置されたP型の第1不純物領域及びN型の第4不純物領域と、
前記第2活性領域内で前記共通の浮遊ゲートの両側に配置されたP型の第2不純物領域及びN型の第5不純物領域と、
前記第3活性領域内で前記共通の浮遊ゲートの両側に配置されたN型の第3不純物領域及びP型の第6不純物領域と、を備えるEEPROMのプログラミング方法において、
前記第1活性領域内の前記第1不純物領域及び前記第4不純物領域、前記第2活性領域内の前記第2不純物領域及び前記第5不純物領域にプログラミング電圧を印加し、前記第3活性領域内の前記第3不純物領域及び前記第6不純物領域に接地電圧を印加することを特徴とするEEPROMのプログラミング方法。 - 前記第3活性領域の前記第3不純物領域及び前記第6不純物領域に接地電圧を印加することを特徴とする請求項16に記載のEEPROMのプログラミング方法。
- 前記第3活性領域の前記第3不純物領域及び前記第6不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加することを特徴とする請求項16に記載のEEPROMのプログラミング方法。
- 前記プログラミング電圧は、前記第3活性領域の電子が前記共通の浮遊ゲートにF−Nトンネリングしうる程度の範囲を有することを特徴とする請求項18に記載のEEPROMのプログラミング方法。
- 前記プログラミング電圧は、15Vないし20Vの範囲の電圧であることを特徴とする請求項18に記載のEEPROMのプログラミング方法。
- 前記プログラミング電圧と逆の符号を有する電圧は、−3Vないし−5Vの範囲の電圧であることを特徴とする請求項18に記載のEEPROMのプログラミング方法。
- 前記EEPROMの前記共通の浮遊ゲートと前記第1活性領域とが重畳される面積は、前記共通の浮遊ゲートと前記第2活性領域とが重畳される面積、及び前記共通の浮遊ゲートと前記第3活性領域とが重畳される面積より大きいことを特徴とする請求項18に記載のEEPROMのプログラミング方法。
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