KR100688585B1

KR100688585B1 - Ｌｄｉ에 집적되는 비휘발성 메모리 소자

Info

Publication number: KR100688585B1
Application number: KR1020060004879A
Authority: KR
Inventors: 김용훈
Original assignee: 삼성전자주식회사
Priority date: 2006-01-17
Filing date: 2006-01-17
Publication date: 2007-03-02
Also published as: US20070164347A1; JP2007194634A; US7547940B2

Abstract

셀 사이즈를 감소시킬 수 있는 LDI에 집적되는 비휘발성 메모리 소자를 개시한다. 개시된 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판을 포함한다. 상기 반도체 기판의 소정 부분에 EEPROM(electrically erasable programmable read-only memory) 소자가 형성되는 제 1 영역이 집적되어 있으며, 상기 제 1 영역의 일측면에 집적되어 상기 EEPROM 소자를 기입 및 독출시키는 억세스 트랜지스터가 구비된 제 2 영역이 집적되어 있다. 또한, 상기 EEPROM의 타측면에 상기 EEPROM 소자의 정보를 소거시키는 소거 트랜지스터가 구비된 제 3 영역이 집적되어 있다.

EEPROM, 플로팅 게이트, LDI, 3중 웰

Description

ＬＤＩ에 집적되는 비휘발성 메모리 소자{A non volatile memory device integrated in an LCD drive IC}

도 1은 종래의 LDI에 집적되는 비휘발성 메모리 소자의 평면도이다.

도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 비휘발성 메모리 소자의 단면도이다.

도 3은 본 발명에 따른 LDI에 집적되는 비휘발성 메모리 소자를 나타낸 회로도이다.

도 4는 본 발명의 실시예에 따른 LDI에 집적되는 비휘발성 메모리 소자의 평면도이다.

도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 절단하여 나타낸 비휘발성 메모리 소자의 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

110a,110b : 제 1 및 제 2 n웰 115 : 포켓 p웰

125a : 플로팅 게이트 125b : 억세스 게이트 125c : 소거 게이트

135 : 콘트롤 게이트 140,150 : 소오스/드레인 영역

본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 구체적으로는 LDI(LCD drive IC)에 집적되는 이이피롬 소자에 관한 것이다.

알려진 바와 같이, 비휘발성 메모리(non volatile memory) 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory) 소자와 달리 전원이 공급되지 않아도 데이터가 지워지지 않는 소자이다. 이러한 비휘발성 메모리 소자중 대표적인 EEPROM(electrically erasable programmable read-only memory) 소자이다. EEPROM 소자는 EPROM(erasable programmable read-only memory)과 마찬가지로 전기적으로 프로그램되는 한편, 소거는 EPROM과 달리 전기적인 방식에 의해 단위 셀별로 선택적으로 진행된다(반면, EPROM은 핫캐리어의 주입에 의해 데이터가 일괄 소거됨). 이러한 EEPROM 소자는 "IEEE Standard Defines and characterization of Floagting gate semiconductor Arrays"(IEEE std 1005-1998)에 개시되어 있다.

현재 EEPROM 소자는 휴대폰 또는 PDA(personal digital assistants) 같은 모바일(mobile) 제품 등에 디스플레이 장치와 함께 장착될 수 있다. 이러한 EEPROM 소자는 LDI(LCD drive IC) 즉, 디스플레이 장치와 구동 회로부를 연결하는 부재에 설치되며, 모바일 제품의 고유 정보(제품명 혹은 제품 사양)를 저장하여 상기 제품 정보를 디스플레이 장치에 제공한다. 여기서, 상기 디스플레이 장치로는 알려진 바와 같이 유기 전계 발광 소자 또는 액정 표시 소자 등이 있을 수 있다.

상기 디스플레이 장치는 유리 기판에 형성됨에 따라 저전압 내지는 최소 15V 이하의 중간 전압 대역에서 구동되어야 한다. 그런데, 일반적인 EEPROM 소자는 프로그램 및 소거를 위하여 20V 이상의 고전압이 요구된다. 그러므로, LDI에 집적되는 EEPROM은 저전압 내지는 중간 전압에서 구동될 수 있도록 EEPROM 소자의 설계 변경이 요구되었다.

이에 종래에는 EEPROM 소자가 저전압 및 중간 전압에서 프로그램(기입/독출) 및 소거될 수 있도록 억세스 트랜지스터 및 소거 트랜지스터를 더 설치하는 기술이 제안되었다.

즉, 일반적인 EEPROM 소자는 게이트, 소오스, 드레인 및 바디(body)에 직접적으로 소정의 전압을 인가하여 프로그램 및 소거를 실시하였으나, 특히 소거 동작의 경우 바디에 고전압을 인가하여야 했다. 반면, 종래와 같이, 중간 전압 및 저전압에서 구동되는 억세스 트랜지스터 및 소거 트랜지스터를 EEPROM 소자와 전기적으로 연결시키면, 직접적으로 EEPROM 소자에 고전압을 인가하지 않고도, 프로그램(기입/독출) 및 소거 동작을 진행할 수 있다. 그러므로, LDI에서 사용되는 전압으로 EEPROM 소자를 구동시킬 수 있게 된다.

이와 같은 종래의 비휘발성 메모리 소자에 대해 도 1 및 도 2를 참조하여 설명하도록 한다.

도 1 및 도 2를 참조해서, 반도체 기판(10) 내부에 제 1 n웰(15a) 및 제 2 n웰(15b)이 형성된다. 제 1 n웰(15a)은 EEPROM 소자(E²PROM) 및 억세스 트랜지스터(AT)가 형성될 영역이고, 제 2 n웰(15b)은 소거 트랜지스터(ET)가 형성될 영역이 다.

소거 트랜지스터(ET)가 형성될 제 2 n웰(15b)은 이후 소거 트랜지스터(ET)의 동작시 중간 전압(약 12V)이 인가되어야 하므로, 상기 제 2 n웰(15b)에 가해지는 전압으로부터 상기 제 1 n웰(15a)의 전기적 영향을 배제할 수 있도록, 상기 제 1 및 제 2 n웰(15a,15b)은 소정 거리(s) 이격되어야 한다. 만일, 제 1 n웰(15a)과 제 2 n웰(15b)을 분리시키지 않거나 혹은 인접하게 배치시키는 경우, 데이터의 소거를 위해 소거 트랜지스터의 바디(즉, 제 2 n웰:15b)에 중간 전압을 인가하게 되면, 제 2 n웰(15b)의 전압의 영향으로 상기 억세스 트랜지스터(AT)가 펀치 쓰루(punch through)가 될 수 있다. 그러므로, 제 1 n웰(15a)과 제 2 n웰(15b)은 서로의 전압에 영향이 미치지 않을 만큼의 간격(s), 예컨대 10 내지 15㎛로 정도 이격시킴이 바람직하다.

제 1 n웰(15a)의 소정 부분에 NMOS 형태의 억세스 트랜지스터(AT)를 형성하기 위하여, 포켓 p웰(20)이 형성된다. 포켓 p웰(20)을 포함하는 제 1 n웰(15a) 및 제 2 n웰(15b)에 실질적인 억세스 트랜지스터 영역, 소거 트랜지스터 영역 및 바디 콘택 영역이 형성될 액티브 영역이 한정되도록 소자 분리막(25)이 형성된다.

제 1 n웰(15a) 상에 플로팅 게이트(30a)가 형성된다. 플로팅 게이트(30)는 제 1 n웰(15a) 및 제 2 n웰(15b) 상으로 연장되어, 억세스 트랜지스터(AT)의 게이트(이하, 억세스 게이트, 30b) 및 소거 트랜지스터(ET)의 게이트(이하, 소거 게이트,30c)가 된다. 즉, 플로팅 게이트(30a)의 일측에 연속해서 억세스 게이트(30b) 및 소거 게이트(30b)가 위치된다. 플로팅 게이트(30a), 억세스 게이트(30b) 및 소 거 게이트(30c)로 구성되는 하부 게이트(30)는 전기적으로 플로팅 상태이며, 상기 하부 게이트(30)와 기판(100) 사이에 게이트 절연막(35)이 개재되어 있다. 또한, 플로팅 게이트(30a) 상부에 콘트롤 게이트(45)가 형성되어 있으며, 플로팅 게이트(30a)와 콘트롤 게이트(45) 사이에 게이트간 절연막(40)이 개재되어 있다.

억세스 게이트(30b) 양측의 액티브 영역에 n형의 소오스/드레인 영역(50)이 형성되고, 소거 게이트(30c) 양측의 액티브 영역에 p형의 소오스/드레인 영역(60)이 형성된다. 상기 도 2에서는 n형의 소오스/드레인 영역(50) 및 p형의 소오스/드레인 영역(60)이 억세스 게이트(30b) 및 소거 게이트(30c) 하부에 배치된 것으로 보이나, 실질적으로는 상기 억세스 게이트(30b) 및 소거 게이트(30c)의 양측의 액티브 영역에 배치되어 투영된 상태를 보여준다. 그러므로 도면에서 히든선(hidden line)으로 표시하였다.

또한, 상기 n형의 소오스/드레인 영역(50) 형성시, 제 1 n웰(15a)의 바디 콘택 영역(B1) 및 제 2 n웰(15b)의 바디 콘택 영역(B2)이 형성되고, 상기 p형의 소오스/드레인 영역(60) 형성시 포켓 p웰(20)의 바디 콘택 영역(B3)이 형성된다. 여기서, "C1"은 콘트롤 게이트의 콘택을 나타내고, "C2"는 억세스 트랜지스터의 콘택을 나타내고, "C3"는 소거 게이트의 콘택을 나타낸다.

현재, 모바일 제품 역시 소형화되는 추세이므로, 모바일 제품 내에 장착되는 LDI 나아가, LDI에 집적되는 비휘발성 메모리 소자의 면적 역시 감소시켜야 하는 추세이다. 그런데, 상기 비휘발성 메모리 소자를 구성하는 EEPROM(E²PROM)은 정보 저장과 직접적인 영향이 있고, 억세스 트랜지스터(AT) 및 소거 트랜지스터(ET)는 트랜지스터의 노광 한계 수준으로 형성되었으므로, 그 사이즈를 감축시키는 데 한계가 있다. 또한, 상기 제 1 및 제 2 n웰(15a,15b)의 거리(s) 역시 펀치 쓰루를 방지하기 위한 최소 거리만큼 이격되어 있으므로, 그 사이의 거리를 줄이기 또한 어렵다. 그러므로, LDI 집적화에 부응하여 비휘발성 메모리 소자의 면적을 줄이는 데 어려움이 있다.

따라서, 본 발명의 목적은 셀 사이즈를 감소시킬 수 있는 LDI에 집적되는 비휘발성 메모리 소자를 제공하는 것이다.

상기한 본 발명의 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 소자는 반도체 기판을 포함한다. 상기 반도체 기판의 소정 부분에 EEPROM(electrically erasable programmable read-only memory) 소자가 형성되는 제 1 영역이 집적되어 있으며, 상기 제 1 영역의 일측면에 집적되어 상기 EEPROM 소자를 기입 및 독출시키는 억세스 트랜지스터가 구비된 제 2 영역이 집적되어 있다. 또한, 상기 EEPROM의 타측면에 상기 EEPROM 소자의 정보를 소거시키는 소거 트랜지스터가 구비된 제 3 영역이 집적되어 있다.

또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 반도체 기판을 포함한다. 상기 반도체 기판의 소정 부분에 소정 거리 이격되도록 포켓 p웰을 구비한 제 1 n웰 및 제 2 n웰이 배치된다. 상기 제 1 및 제 2 p웰을 전기적으로 분리하 면서, 상기 제 1 n웰, 제 2 n웰 및 포켓 p웰내에 액티브 영역을 한정하는 소자 분리막이 반도체 기판내에 형성되어 있다. 상기 제 1 및 제 2 n웰 사이의 소자 분리막 상에 플로팅 게이트, 상기 플로팅 게이트의 일측으로부터 상기 포켓 p웰의 액티브 영역을 지나도록 제 1 n웰 영역으로 연장되는 억세스 게이트, 및 상기 플로팅 게이트의 타측으로부터 상기 제 2 n웰 영역의 액티브 영역을 지나도록 연장되는 소거 게이트로 구성되는 하부 게이트가 형성되어 있다. 상기 플로팅 게이트 상부에 게이트간 절연막을 사이에 두고 콘트롤 게이트가 오버랩되어 있으며, 상기 억세스 게이트 양측의 액티브 영역에 n형 소오스/드레인 영역이 형성되고, 상기 소거 게이트 양측의 액티브 영역에 p형 소오스/드레인 영역이 형성된다.

상기 제 1 n웰과 제 2 n웰은 각각에 인가되는 바이어스에 의해 서로간의 전기적인 영향을 받지 않을 정도의 거리, 예컨대 10 내지 15㎛ 만큼 이격되어 있다.

또한, 상기 제 1 n웰, 제 2 n웰 및 포켓 p웰 내부에 각각의 웰에 바이어스를 인가하기 위한 바디 콘택 영역이 더 포함되어 있으며, 상기 플로팅 게이트와 상기 콘트롤 게이트 사이에 게이트간 절연막이 더 개재되어 있다.

또한, 상기 제 1 n웰 및 제 2 n웰 사이의 소자 분리막 저부에 p형의 저농도 불순물 영역이 더 형성되어 있다.

본 발명에 의하면, EEPROM 소자의 플로팅 게이트를 억세스 트랜지스터가 형성되는 제 1 n웰과 소거 트랜지스터가 형성되는 제 2 n웰 사이에 배치한다.

이와 같이, 일정 거리 이상 이격되어야 하는 제 1 n웰과 제 2 n웰 사이에 상기 플로팅 게이트를 배치시키므로써, 플로팅 게이트를 형성하기 위한 별도의 면적 이 요구되지 않아, EEPROM 셀의 면적을 감축시킬 수 있다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

본 발명은 전기적 영향을 배제하기 위하여 일정 간격만큼 이격되어야 하는 억세스 트랜지스터 영역과 소거 트랜지스터 영역 사이의 공간에 플로팅 게이트를 포함하는 EEPROM 소자를 배치시킬 것이다. 이에 의해 EEPROM이 형성될 영역만큼의 면적을 감축시킬 수 있을 것이다.

도 3은 본 발명에 따른 LDI에 집적되는 비휘발성 메모리 소자의 구성을 보여주는 회로도이다.

도 3을 참조하여, LDI에 집적되는 비휘발성 메모리 소자의 단위 셀(200)은 플로팅 게이트를 포함하는 EEPROM(210), 억세스 트랜지스터(220) 및 소거 트랜지스터(230)를 포함한다. EEPROM(210), 억세스 트랜지스터(220) 및 소거 트랜지스터(230)는 각각 하나의 워드 라인(WL)에 접속되고, 억세스 트랜지스터(220)는 EEPROM(210)의 드레인과 접속되며, 소거 트랜지스터(230)는 억세스 트랜지스터 (220)의 드레인과 접속된다. 이때, 억세스 트랜지스터(220)의 드레인에는 비트 라인 신호(BL)가 인가된다.

여기서, 상기 억세스 트랜지스터(220)는 EEPROM(210)에 데이터를 기입 및 독출시키고자 할 때, 그것의 게이트 및 드레인(BL)에 적정의 전압을 인가된다.

상기 소거 트랜지스터(230)는 EEPROM(210)에 기입된 정보를 소거하고자 할때, 그것의 소오스, 드레인 및 바디에 적정의 전압이 인가된다.

이와 같은 구성을 갖는 본 발명의 LDI에 집적되는 EEPROM 소자는 도 4 및 도 5에 도시된 바와 같이 반도체 기판(100)에 집적된다.

즉, 도 4 및 도 5를 참조하여, 반도체 기판(100)에 억세스 트랜지스터(220)가 형성될 제 1 n웰(110a) 및 소거 트랜지스터(230)가 형성될 제 2 n웰(110b)이 소정 간격(y4)을 두고 배치, 형성된다. 이때, 상기 제 1 n웰(110a)과 제 2 n웰(110b)은 서로의 인가 전압에 의해 영향을 받지 않을 만큼의 거리(y4)로 이격된다. 예컨대, 제 1 n웰(110a)과 제 2 n웰(110b)은 약 10 내지 15㎛ 정도 이격될 수 있다.

상기 제 1 n웰(110a)내에 NMOS 형태의 억세스 트랜지스터(220)를 형성하기 위하여, 포켓 p웰(115)이 구비되며, 상기 억세스 트랜지스터(220), 상기 소거 트랜지스터(230) 및 바디 콘택 영역이 형성될 액티브 영역이 구축될 수 있도록 상기 반도체 기판(100)에 소자 분리막(118)이 형성된다. 상기 포켓 p웰(115)은 상기 제 1 n웰(110a)보다 얕은 깊이를 가질 수 있고, 상기 소자 분리막(118)은 상기 포켓 p웰(115)보다 얕은 깊이를 가질 수 있다. 상기 제 1 n웰(110a)과 제 2 n웰(110b) 사이의 소자 분리막(119) 저부에 항복 전압을 개선하기 위하여 p형의 불순물 영역(119) 이 형성될 수 있다.

소자 분리막(118)이 형성된 반도체 기판(100) 상에 플로팅 게이트(125a) 및 상기 플로팅 게이트(125a)로부터 연장된 억세스 게이트(125b) 및 소거 게이트(125c)로 구성되는 하부 게이트(125)가 형성된다. 상기 플로팅 게이트(125a)는 제 1 및 제 2 n웰(110a,110b) 사이에 배치되고, 억세스 게이트(125b)는 상기 플로팅 게이트(125a)의 일 측면으로부터 제 1 n웰(110a)을 향하여 연장되고, 소거 게이트(125c)는 플로팅 게이트의 타 측면으로부터 제 2 n웰(110b)을 향하여 연장된다. 플로팅 게이트(125a)는 그 저부의 상태에 영향을 받지 않으므로, 제 1 n웰(110a)과 제 2 n웰(110b) 사이의 소자 분리막(118) 상에 형성되어도 전기적으로 문제가 없다. 또한, 제 1 n웰(110a) 및 제 2 n웰(110b)은 LDI의 집적 밀도와 상관없이 펀치 쓰루를 방지하기 위해 이격되어 있어야 하므로, 이 영역을 플로팅 게이트(125a) 영역으로 활용하므로써, 플로팅 게이트(125a)의 면적 만큼의 셀 사이즈를 줄일 수 있다. 여기서, 상기 하부 게이트(125)는 도핑된 폴리실리콘막으로 형성된다. 하지만, 이에 국한되지 않고, 금속과 같은 모든 도전 물질이 사용될 수 있음은 물론이다.

이때, 플로팅 게이트(125a), 억세스 게이트(125b) 및 소거 게이트(125c)로 구성되는 하부 게이트(125)와 기판 사이에 게이트 절연막(120)이 개재된다. 또한, 플로팅 게이트(125a) 상부에 게이트간 절연막(130)을 사이에 두고 콘트롤 게이트(135)가 배치된다. 상기 콘트롤 게이트(135)는 워드 라인(WL)으로부터 신호를 공급받는다.

억세스 게이트(125b) 양측의 액티브 영역에 n형의 소오스/드레인 영역(140) 이 형성되고, 이와 동시에 제 1 n웰(110a)에 바디 바이어스를 제공하기 위한 제 1 바디 콘택 영역(B1) 및 제 2 n웰(110b)에 바디 바이어스를 제공하기 위한 제 2 바디 콘택(B2)이 제 1 n웰(110a) 및 제 2 n웰(110b) 각각에 형성된다. 소거 게이트(125c) 양측의 액티브에 p형의 소오스/드레인 영역(150)이 형성되고, 이와 동시에 포켓 p웰(115)에 바이어스를 인가하기 위한 제 3 바디 콘택(B3)이 상기 포켓 p웰(115)내에 형성된다. 여기서, 도면에는 도시되지 않았지만, 상기 억세스 게이트(125b)와 오버랩되는 액티브 영역(즉, 억세스 트랜지스터의 채널 예정 영역) 및 상기 소거 게이트(125c)와 오버랩되는 액티브 영역(즉, 소거 트랜지스터의 채널 영역)에 각각의 액티브 영역의 불순물 타입과 동일한 타입의 저농도 불순물 영역을 형성하여, 항복 전압을 개선시킬 수 있다.

도 5에서 히든선으로 표시되는 영역(140,145,150)은 상기 절단면에 존재하는 것이 아니고, 기판(100)면에 투영된 상태를 나타낸다. 또한, 도면 부호 C1은 콘트롤 게이트 콘택을 나타내고, C2는 억세스 트랜지스터의 소오소/드레인 콘택을 나타내며, C3는 소거 트랜지스터의 소오스/드레인 콘택을 나타내는 것이다.

본 실시예에서 EEPROM 소자의 플로팅 게이트(125a)는 억세스 트랜지스터가 형성될 제 1 n웰(110a)과 소거 게이트가 형성될 제 2 n웰(110b) 사이에 배치된다. 이때, 제 1 및 제 2 n웰(110a,110b)은 펀치 쓰루를 방지하기 위하여 일정 간격 이격시켜야 하므로, 상기 제 1 및 제 2 n웰(110a,110b) 사이의 공간을 상기 플로팅 게이트(125a) 영역으로 활용하므로써, EEPROM 소자의 면적에 있어서 상기 플로팅 게이트(125a) 면적 이상만큼 면적 감소의 효과가 있다.

다음의 표 1은 본 발명의 실시예에 따라 형성된 하부 게이트의 각 부분별 길이(도 1 참조)를 나타낸 표이다.

<표 1>

y1(하부 게이트 일단부로부터소거 게이트까지의 길이)	약 1㎛
y2(소거 게이트)	약 0.5 내지 1㎛
y3(소거 게이트와 제 2 n웰까지의 거리)	약 1㎛
y4(제 1 n웰과 제 2 n웰 사이의 거리)	약 10㎛
y5(플로팅 게이트로부터 소거 게이트까지의 거리)	약 1㎛
y6(억세스 게이트의 길이)	약 0.5 내지 1㎛
y7(억세스 게이트로부터 하부 게이트 타단부까지의 거리)	약 1㎛
총 하부 게이트의 길이	약 15 내지 16㎛

표 2는 종래 기술에 의해 형성된 하부 게이트 각 부분의 길이(도 1 참조)를 나타낸 것이다.

<표 2>

X1(플로팅 게이트 길이)	약 ㎛
X2(플로팅 게이트로부터 억세스 게이트 사이의 거리)	약 1㎛
X3(억세스 게이트의 길이)	약 0.5 내지 1㎛
X4(억세스 게이트로부터 상기 제 2 n웰까지의 길이)	약 15 내지 20㎛
X5(제 2 n웰로부터 소거 게이트까지의 거리)	약 1㎛
X6(소거 게이트의 길이)	약 0.5 내지 1㎛
X7(소거 게이트로부터 하부 게이트 단부까지의 거리)	약 1㎛
총 하부 게이트의 길이	약 22 내지 30㎛

상기 표 1 및 표 2에 의하면, 본 발명의 하부 게이트(125)의 전체 길이가 종래의 하부 게이트(30)에 비해 약 6 내지 15㎛ 정도 작다. 상기에서도 설명한 바와 같이, EEPROM 소자의 하부 게이트(125)는 EEPROM 소자의 단위 셀의 크기를 대변하는 것으로, 상기와 같이 플로팅 게이트를 제 1 n웰 및 제 2 n웰 사이에 배치시킴으로써, EEPROM의 단위 셀의 면적이 크게 감소시킬 수 있다.

본 실시예는 플로팅 게이트의 좌측에 소거 트랜지스터가 위치되었고, 우측에 억세스 트랜지스터가 위치되었지만, 그것의 배치는 변경되어도 상관없다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, EEPROM 소자의 플로팅 게이트를 억세스 트랜지스터가 형성되는 제 1 n웰과 소거 트랜지스터가 형성되는 제 2 n웰 사이에 배치한다.

이와 같이, 일정 거리 이상 이격되어야 하는 제 1 n웰과 제 2 n웰 사이에 상기 플로팅 게이트를 배치시키므로써, 플로팅 게이트를 형성하기 위한 별도의 면적이 요구되지 않아, EEPROM 셀의 면적을 감축시킬 수 있다.

Claims

반도체 기판;

상기 반도체 기판의 소정 부분에 집적되는 EEPROM(electrically erasable programmable read-only memory) 소자가 형성되는 제 1 영역;

상기 제 1 영역의 일측면에 집적되어 상기 EEPROM 소자에 데이터를 독출 및 기입시키는 억세스 트랜지스터가 구비된 제 2 영역; 및

상기 제 1 영역의 타측면에 집적되어 상기 EEPROM 소자의 정보를 소거시키는 소거 트랜지스터가 구비된 제 3 영역을 포함하는 비휘발성 메모리 소자.
제 1 항에 있어서, 상기 제 1 영역은,

상기 반도체 기판내에 형성된 소자 분리막;

상기 소자 분리막 상부에 형성된 게이트 절연막;

상기 게이트 절연막 상에 형성된 플로팅 게이트;

상기 플로팅 게이트 상부에 형성된 게이트간 절연막; 및

상기 게이트간 절연막 상에 형성되며, 소정의 전압이 인가되는 콘트롤 게이트를 포함하는 비휘발성 메모리 소자.
제 2 항에 있어서, 상기 제 2 영역은,

상기 반도체 기판의 소정 부분에 형성되는 제 1 도전형 웰;

상기 제 1 도전형 웰내에 형성되는 제 2 도전형의 포켓 웰;

상기 포켓 웰의 소정 부분에 형성되는 게이트 절연막;

상기 게이트 절연막 상에 형성되는 억세스 게이트; 및

상기 억세스 게이트 양측에 형성된 제 1 도전형의 소오스/드레인을 포함하며,

상기 억세스 게이트는 상기 플로팅 게이트로부터 연장되는 비휘발성 메모리 소자.
제 3 항에 있어서, 상기 제 1 도전형 웰 및 상기 포켓 웰은 바이어스가 인가될 바디 콘택 영역을 더 포함하는 비휘발성 메모리 소자.
제 2 항에 있어서, 상기 제 3 영역은,

상기 반도체 기판의 소정 부분에 형성되며, 액티브 영역이 한정되어 있는 제 1 도전형 웰;

상기 제 1 도전형 웰 상부의 소정 부분에 형성되는 게이트 절연막;

상기 게이트 절연막 상에 형성되는 소거 게이트; 및

상기 소거 게이트 양측의 액티브 영역에 형성되는 소오스/드레인을 포함하며,

상기 소거 게이트는 상기 플로팅 게이트의 타측으로부터 연장되는 비휘발성 메모리 소자.
제 5 항에 있어서, 상기 제 1 도전형 웰내에 바이어스를 인가하기 위한 바이 콘택 영역이 더 형성되는 비휘발성 메모리 소자.
제 3 항 또는 제 5 항에 있어서, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 비휘발성 메모리 소자.
제 1 항에 있어서, 상기 제 2 영역은 상기 제 3 영역에 가해지는 전압에 의해 전기적인 문제가 발생되지 않을 정도의 거리만큼 제 3 영역으로부터 이격되는 비휘발성 메모리 소자.
반도체 기판;

상기 반도체 기판의 소정 부분에 형성되는 포켓 p웰을 구비한 제 1 n웰;

상기 제 1 n웰과 일정 거리 이격 배치된 제 2 n웰;

상기 제 1 및 제 2 p웰을 전기적으로 분리하면서, 상기 제 1 n웰, 제 2 n웰 및 포켓 p웰 내에 액티브 영역을 한정하는 소자 분리막;

상기 제 1 및 제 2 n웰 사이의 소자 분리막 상에 배치되는 플로팅 게이트, 상기 플로팅 게이트의 일측으로부터 상기 포켓 p웰의 액티브 영역을 지나도록 제 1 n웰 영역으로 연장되는 억세스 게이트, 및 상기 플로팅 게이트의 타측으로부터 상기 제 2 n웰 영역의 액티브 영역을 지나도록 연장되는 소거 게이트로 구성되는 하 부 게이트;

상기 플로팅 게이트 상부에 오버랩되는 콘트롤 게이트;

상기 억세스 게이트 양측의 액티브 영역에 형성되는 n형 소오스/드레인 영역; 및

상기 소거 게이트 양측의 액티브 영역에 형성되는 p형 소오스/드레인 영역을 포함하는 비휘발성 메모리 소자.
제 9 항에 있어서, 상기 제 1 n웰과 제 2 n웰은 각각에 인가되는 바이어스에 의해 서로간의 전기적인 영향을 받지 않을 정도의 거리만큼 이격되는 비휘발성 메모리 소자.
제 10 항에 있어서, 상기 제 1 n웰과 제 2 n웰은 10 내지 15㎛ 만큼 이격되는 비휘발성 메모리 소자.
제 9 항에 있어서, 상기 제 1 n웰, 제 2 n웰 및 포켓 p웰 내부에 각각의 웰에 바이어스를 인가하기 위한 바디 콘택 영역이 더 포함되는 비휘발성 메모리 소자.
제 9 항에 있어서, 상기 플로팅 게이트와 상기 콘트롤 게이트 사이에 게이트간 절연막이 더 개재되는 비휘발성 메모리 소자.
제 9 항에 있어서, 상기 억세스 게이트와 액티브 영역 사이, 상기 소거 게이트와 액티브 영역 사이에 게이트 절연막이 더 개재되는 비휘발성 메모리 소자.
제 9 항에 있어서, 상기 제 1 n웰 및 제 2 n웰 사이의 소자 분리막 저부에 p형의 저농도 불순물 영역이 더 형성되는 비휘발성 메모리 소자.