JP2007194634A - Ｌｄｉに集積される不揮発性メモリ素子 - Google Patents

Abstract

【課題】ＬＤＩに集積される不揮発性メモリ素子を提供する。
【解決手段】半導体基板の第１領域に位置するＥＥＰＲＯＭ２１０と、半導体基板の第１領域の第１面に隣接して延びる半導体基板の第２領域に位置するアクセストランジスタ２２０と、半導体基板の第１領域の第２面に隣接して延びる半導体基板の第３領域に位置する消去トランジスタ２３０と、を備え、アクセストランジスタ２２０は、ＥＥＰＲＯＭ２１０の第１ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有し、消去トランジスタ２３０は、アクセストランジスタ２２０の第２ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有する不揮発性メモリ素子である。
【選択図】図４

Description

本発明は、不揮発性メモリ素子に係り、さらに具体的には、ＬＤＩ（ＬＣＤ Ｄｒｉｖｅ ＩＣ）に集積されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）素子に関する。

周知のように、不揮発性メモリ素子は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）素子とは異なり、電源が供給されずともデータが消えない素子である。このような不揮発性メモリ素子のうち代表的なものは、ＥＥＰＲＯＭ素子である。ＥＥＰＲＯＭ素子は、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）と同様に、電気的にプログラムされる一方、消去は、ＥＰＲＯＭと異なり、電気的な方式によって単位セル別に選択的に進められる（一方、ＥＰＲＯＭは、ホットキャリアの注入によってデータが一括消去される）。このようなＥＥＰＲＯＭ素子は、非特許文献１に開示されている。

現在、ＥＥＰＲＯＭ素子は、携帯電話またはＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）のようなモバイル製品にディスプレイ装置と共に装着されうる。このようなＥＥＰＲＯＭ素子は、ＬＤＩ、すなわち、ディスプレイ装置と駆動回路部とを連結する部材に設置され、モバイル製品の固有情報（製品名あるいは製品仕様）を保存して前記固有情報をディスプレイ装置に提供する。ここで、前記ディスプレイ装置としては、周知のように、有機電界発光素子または液晶表示素子などである。

前記ディスプレイ装置は、ガラス基板に形成されることから低電圧あるいは最小１５Ｖ以下の中間電圧帯域で駆動されねばならない。しかし、一般的なＥＥＰＲＯＭ素子は、プログラム及び消去のために２０Ｖ以上の高電圧が要求される。したがって、ＬＤＩに集積されるＥＥＰＲＯＭは、低電圧あるいは中間電圧で駆動されうるようにＥＥＰＲＯＭ素子の設計変更が要求された。

これにより、従来には、ＥＥＰＲＯＭ素子が低電圧及び中間電圧でプログラム（記入／読出）及び消去されうるように、アクセストランジスタ及び消去トランジスタをさらに設置する技術が提案された。

すなわち、中間電圧及び低電圧で駆動されるアクセストランジスタ及び消去トランジスタをＥＥＰＲＯＭ素子と電気的に連結させれば、直接的にＥＥＰＲＯＭ素子に高電圧を印加せずとも、プログラム（書込／読出）及び消去動作を進めうる。したがって、ＬＤＩで使われる電圧でＥＥＰＲＯＭ素子を駆動させうる。

このような従来の不揮発性メモリ素子について、図１及び図２（図１で、ＩＩ−ＩＩ’線に沿って切断した断面図）を参照して説明する。

図１及び図２を参照して、半導体基板１０の内部に第１ｎウェル１５ａ及び第２ｎウェル１５ｂが形成される。第１ｎウェル１５ａは、ＥＥＰＲＯＭ素子Ｅ^２ＰＲＯＭ及びアクセストランジスタＡＴが形成される領域であり、第２ｎウェル１５ｂは、消去トランジスタＥＴが形成される領域である。

消去トランジスタＥＴが形成される第２ｎウェル１５ｂは、以後に消去トランジスタＥ
Ｔの動作時に中間電圧（約１２Ｖ）が印加されねばならないので、第２ｎウェル１５ｂに加えられる電圧から第１ｎウェル１５ａの電気的影響を排除できるように、第１ウェル１５ａと第２ｎウェル１５ｂとは、所定距離Ｓほど離隔されねばならない。もし、第１ｎウェル１５ａと第２ｎウェル１５ｂとを分離させないか、あるいは隣接するように配置させる場合、データの消去のために消去トランジスタのボディ（すなわち、第２ｎウェル１５ｂ）に中間電圧を印加すれば、第２ｎウェル１５ｂの電圧の影響でアクセストランジスタＡＴがパンチスルーされうる。したがって、第１ｎウェル１５ａと第２ｎウェル１５ｂとは、それぞれの電圧に影響がおよばないほどの間隔Ｓ、例えば、１０ないし１５μｍほどの間隔をおいて離隔させることが望ましい。

第１ｎウェル１５ａの所定部分にＮＭＯＳ形態のアクセストランジスタＡＴを形成するために、ポケットｐウェル２０が形成される。ポケットｐウェル２０を備える第１ｎウェル１５ａ及び第２ｎウェル１５ｂに実質的なアクセストランジスタ領域、消去トランジスタ領域、及びボディコンタクト領域が形成されるアクティブ領域が限定されるように素子分離膜２５が形成される。

第１ｎウェル１５ａ上にフローティングゲート３５が形成される。フローティングゲート３５は、第１ｎウェル１５ａ及び第２ｎウェル１５ｂ上に延びて、アクセストランジスタＡＴのゲート（以下、「アクセスゲート」と称する）３５ａ及び消去トランジスタＥＴのゲート（以下、「消去ゲート」と称する）３５ｂとなる。すなわち、フローティングゲート３５の一側に連続してアクセスゲート３５ａ及び消去ゲート３５ｂが位置する。フローティングゲート３５、アクセスゲート３５ａ、及び消去ゲート３５ｂで構成される下部ゲートは、電気的にフローティング状態であり、下部ゲートと基板１０との間にゲート絶縁膜３０が介在されている。また、フローティングゲート３５の上部にコントロールゲート４５が形成されており、フローティングゲート３５とコントロールゲート４５との間にゲート間絶縁膜４０が介在されている。

アクセスゲート３５ａの両側のアクティブ領域にｎ型のソース／ドレイン領域５０が形成され、消去ゲート３５ｂの両側のアクティブ領域にｐ型のソース／ドレイン領域６０が形成される。図２では、ｎ型のソース／ドレイン領域５０及びｐ型のソース／ドレイン領域６０がアクセスゲート３５ａ及び消去ゲート３５ｂの下部に配置されているように見えるが、実質的には、アクセスゲート３５ａ及び消去ゲート３５ｂの両側のアクティブ領域に配置されて投影された状態を示す。したがって、図２においては、アクセスゲート３５ａ及び消去ゲート３５ｂを破線で表示した。

また、ｎ型のソース／ドレイン領域５０の形成時に、第１ｎウェル１５ａのボディコンタクト領域Ｂ１及び第２ｎウェル１５ｂのボディコンタクト領域Ｂ２が形成され、ｐ型のソース／ドレイン領域６０の形成時にポケットｐウェル２０のボディコンタクト領域Ｂ３が形成される。ここで、“Ｃ１”は、コントロールゲートのコンタクトを表し、“Ｃ２”は、アクセストランジスタのコンタクトを表し、“Ｃ３”は、消去ゲートのコンタクトを表す。

現在、モバイル製品も小型化される趨勢であるので、モバイル製品内に装着されるＬＤＩ、さらに、ＬＤＩに集積される不揮発性メモリ素子の面積も縮小させる趨勢である。しかし、前記不揮発性メモリ素子を構成するＥＥＰＲＯＭ（Ｅ^２ＰＲＯＭ）は、情報記録と直接的な影響があり、アクセストランジスタＡＴ及び消去トランジスタＥＴは、トランジスタの露光限界レベルに形成されているので、そのサイズを縮小させるのに限界がある。また、第１ウェル１５ａ及び第２ｎウェル１５ｂの所定距離Ｓもパンチスルーを防止するための最小距離ほど離隔されているので、その間の距離を縮め難い。したがって、ＬＤＩの集積化に相応して、不揮発性メモリ素子の面積を縮め難い実状である。
"ＩＥＥＥ Ｓｔａｎｄａｒｄ Ｄｅｆｉｎｅｓ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｆｌｏａｇｔｉｎｇ ｇａｔｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ａｒｒａｙｓ"（ＩＥＥＥ ｓｔｄ １００５−１９９８）

本発明の目的は、セルサイズを縮小させうるＬＤＩに集積される不揮発性メモリ素子を提供することである。

本発明の実施形態による不揮発性メモリ素子は、半導体基板の第１領域に位置するＥＥＰＲＯＭと、前記半導体基板の第２領域に位置するアクセストランジスタと、前記半導体基板の第３領域に位置する消去トランジスタと、を備える。

前記半導体基板の第２領域は、前記半導体基板の前記第１領域の第１側（第１面）に隣接して延び、前記半導体基板の第３領域は、前記半導体基板の前記第１領域の第２側（第２面）に隣接して延びる。前記半導体基板の第１領域の前記第１側及び第２側は、前記半導体基板の第１領域の対向する面でありうる。さらに、前記アクセストランジスタは、前記ＥＥＰＲＯＭの第１ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有し、前記消去トランジスタは、前記アクセストランジスタの第２ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有する。

このような実施形態の付加的な側面によれば、前記半導体基板の前記第１領域は、前記半導体基板の表面に隣接して延びる素子分離膜（例えば、トレンチ絶縁膜）を備える。付加的に前記ＥＥＰＲＯＭは、前記素子分離膜上のゲート絶縁膜、前記ゲート絶縁膜上のフローティングゲート電極、前記フローティングゲート電極上のゲート間絶縁膜、及び前記ゲート間絶縁膜上のコントロールゲート電極を備えうる。前記半導体基板の前記第２領域は、第１導電型の第１半導体ウェル領域と前記第１半導体ウェル領域にある第２導電型のポケットウェル領域とを備える。前記アクセストランジスタは、前記ポケットウェル領域の一部上にある第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に位置するアクセスゲート電極と、を備える。前記アクセスゲート電極は、前記フローティングゲート電極に電気的に連結される。前記半導体基板の前記第３領域は、第１導電型の第２半導体ウェル領域を備える。前記消去トランジスタは、前記第２半導体ウェル領域の一部上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に位置する消去ゲート電極と、を備える。前記消去ゲート電極は、前記フローティングゲート電極に電気的に連結される。特に、前記アクセスゲート電極、前記消去ゲート電極、及び前記フローティングゲート電極は、このような三つの電極を形成できる同じ物質層（例えば、電気導電層）で構成されうる。

本発明の付加的な実施形態によれば、第１及び第２ｎ型半導体ウェル領域をその内に含む半導体基板が提供される。このようなウェル領域は、相互離隔して位置する。前記第１ｎ型半導体ウェル領域は、ポケットｐ型半導体ウェル領域をその内に含む。素子分離膜が前記半導体基板の一部内に提供され、前記第１及び第２ｎ型半導体ウェル領域の間で延びる。パターニングされた電気導電性膜も提供される。前記電気導電性膜は、前記素子分離膜の領域に対向して延びるフローティングゲート電極と、前記第１ｎ型半導体ウェル領域に対向して延びるアクセスゲート電極と前記第２ｎ型半導体ウェル領域に対向して延びる消去ゲート電極と、を備える。コントロールゲート電極が提供されるが、それは、前記フローティングゲート電極に対向して延びる。付加的に、前記アクセスゲート電極は、前記ポケットＰ型半導体ウェル領域の一部に対向して延びる。前記ポケットｐ型半導体ウェル領域は、前記アクセスゲート電極の対面上でｎ型ソース及びドレイン領域を備える。

このような実施形態の他の側面によれば、前記第２ｎ型半導体ウェル領域は、前記消去ゲート電極の対面上でｐ型ソース及びドレイン領域を備える。

前記第１型半導体ウェル領域と第２ｎ型半導体ウェル領域とは、約１０μｍから約１５μｍの範囲で相互離隔されうる。前記素子分離膜の下方の位置で、前記半導体基板内で延びるｐ型不純物領域も提供されうる。前記ｐ型不純物領域は、前記第１及び第２Ｎ型半導体ウェル領域に対してＰ−Ｎ整流接合を形成する。

本発明によれば、ＥＥＰＲＯＭ素子のフローティングゲートを、アクセストランジスタの形成される第１ｎウェルと消去トランジスタの形成される第２ｎウェルとの間に配置する。

このように、一定距離以上に離隔されねばならない第１ｎウェルと第２ｎウェルとの間に、前記フローティングゲートを配置させることによって、フローティングゲートを形成するための別途の面積が要求されず、ＥＥＰＲＯＭセルの面積を縮小させうる。

以下、添付した図面に基づいて、本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、多様な他の形態に変形され、本発明の範囲が後述する実施形態によって限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状は、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は、同じ要素を意味する。

本発明では、電気的影響を排除するために、一定間隔ほど離隔されねばならないアクセストランジスタ領域と消去トランジスタ領域との間の空間にフローティングゲートを備えるＥＥＰＲＯＭ素子を配置させる。これにより、ＥＥＰＲＯＭが形成される領域分面積を縮小させうる。

図３は、本発明によるＬＤＩに集積される不揮発性メモリ素子の構成を示す回路図である。

図３を参照して、ＬＤＩに集積される不揮発性メモリ素子の単位セル２００は、フローティングゲートを備えるＥＥＰＲＯＭ２１０、アクセストランジスタ２２０、及び消去トランジスタ２３０を備える。ＥＥＰＲＯＭ２１０、アクセストランジスタ２２０、及び消去トランジスタ２３０は、それぞれ一つのワードラインＷＬに接続され、アクセストランジスタ２２０のソースは、ＥＥＰＲＯＭ２１０のドレインと接続され、消去トランジスタ２３０のソースは、アクセストランジスタ２２０のドレインと接続される。このとき、アクセストランジスタ２２０のソースとＥＥＰＲＯＭ２１０のドレインとは、ビットライン信号ＢＬが印加される。

すなわち、アクセストランジスタ２２０は、ＥＥＰＲＯＭ２１０の第１ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有し、消去トランジスタ２３０は、アクセストランジスタ２２０の第２ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有する。

ここで、アクセストランジスタ２２０は、ＥＥＰＲＯＭ２１０でデータを書込み及び読出すときに、アクセストランジスタ２００のゲート及びドレインに適正な電圧を印加する。

消去トランジスタ２３０は、ＥＥＰＲＯＭ２１０に書込みされた情報を消去しようとするとき、消去トランジスタ２３０のソース、ドレイン、及びボディに適正な電圧が印加される。

このような構成を有する本発明のＬＤＩに集積されるＥＥＰＲＯＭ素子は、図４及び図５に示したように、半導体基板１００に集積される。

すなわち、本発明のＬＤＩに集積されるＥＥＰＲＯＭは、半導体基板１００の第１領域に位置するＥＥＰＲＯＭ２１０と、半導体基板１００の第１領域の第１側に隣接して延びる半導体基板１００の第２領域に位置するアクセストランジスタ２２０と、半導体基板１００の第１領域の第２側に隣接して延びる半導体基板１００の第３領域に位置する消去トランジスタ２１０とを備える。

また、図４及び図５（図４で、Ｖ‐Ｖ’線に沿って切断した断面図）を参照して、半導体基板１００にアクセストランジスタ２２０の形成される第１導電型の第１ｎ型半導体ウェル領域（以下、「第１ｎウェル」と称する）１１０ａ及び消去トランジスタ２３０の形成される第１導電型の第２ｎ型半導体ウェル領域（以下、「第２ウェル」と称する）１１０ｂが、所定間隔ｙ４をおいて配置及び形成される。このとき、第１ｎウェル１１０ａと第２ｎウェル１１０ｂとは、それぞれの印加電圧によって影響を受けないほどの所定間隔ｙ４に離隔される。例えば、第１ｎウェル１１０ａと第２ｎウェル１１０ｂとは、約１０ないし１５μｍほど離隔されうる。

第１ｎウェル１１０ａ内にＮＭＯＳ形態のアクセストランジスタ２２０を形成するために、第２導電型のポケットｐ型半導体ウェル領域（以下、「ポケットｐウェル」と称する）１１５が備えられ、アクセストランジスタ２２０、消去トランジスタ２３０及びボディコンタクト領域が形成されるアクティブ領域が構築されうるように、半導体基板１００に素子分離膜（ｄｅｖｉｃｅ ｉｓｏｌａｔｉｎｇ ｌａｙｅｒ）１１８が形成される。ポケットｐウェル１１５は、第１ｎウェル１１０ａより浅い深さを有し、素子分離膜１１８は、ポケットｐウェル１１５より浅い深さを有しうる。第１ｎウェル１１０ａと第２ｎウェル１１０ｂとの間の素子分離膜１１８の底部にトランジスタの降伏電圧の特性を改善するために、ｐ型の不純物領域１１９が形成されうる。Ｐ型不純物領域は、第１ｎウェル１１０ａ及び第２ｎウェル１１０ｂに対してｐ−ｎ整流接合を形成する。

素子分離膜１１８が形成された半導体基板１００上に、フローティングゲート電極（以下、「フローティングゲート」と称する）１２５ａとフローティングゲート１２５ａから延びたアクセスゲート電極（以下、「アクセスゲート」と称する）１２５ｂと消去ゲート電極（以下、「消去ゲート」と称する）１２５ｃとで構成される下部ゲート１２５が形成される。フローティングゲート１２５ａは、第１ウェル１１０ａ及び第２ｎウェル１１０ｂの間に配置され、アクセスゲート１２５ｂは、フローティングゲート１２５ａの一側面（第１側）から第１ｎウェル１１０ａに向かって延び、消去ゲート１２５ｃは、フローティングゲートの他側面（第２側）から第２ｎウェル１１０ｂに向かって延びる。フローティングゲート１２５ａは、その底部の状態に影響を受けないので、第１ｎウェル１１０ａと第２ｎウェル１１０ｂとの間の素子分離膜１１８上に形成されても電気的に問題はない。また、第１ｎウェル１１０ａ及び第２ｎウェル１１０ｂは、ＬＤＩの集積密度と関係なくパンチスルーを防止するために離隔されねばならないので、素子分離膜１１８条の領域をフローティングゲート１２５ａの領域として活用することによって、フローティングゲート１２５ａの面積ほどセルサイズを縮められる。ここで、下部ゲート１２５は、ドーピングされたポリシリコン膜で形成される。しかし、下部ゲート１２５は、ドーピングされたポリシリコン膜に限定されず、金属のような全ての導電物質が使われうる。

このとき、フローティングゲート１２５ａ、アクセスゲート１２５ｂ、及び消去ゲート１２５ｃで構成される下部ゲート（電気導電性膜ともいう）１２５と基板１００との間にゲート絶縁膜１２０が介在される。すなわち、アクセストランジスタ２２０は、ポケットｐウェル１１５の一部上にある第１ゲート絶縁膜と、第１ゲート絶縁膜上に位置し、フローティングゲート１２５ａに電気的に連結されるアクセスゲート１２５ｂと、を備え、消去トランジスタ２３０は、第２ｎウェル１１０ｂの一部上に第２ゲート絶縁膜と、第２ゲート絶縁膜上に位置し、フローティングゲート１２５ａに電気的に連結される消去ゲート１２５ｃと、を備える。また、フローティングゲート１２５ａの上部にゲート間絶縁膜１３０を介してコントロールゲート１３５が配置される。コントロールゲート１３５は、ワードラインＷＬから信号が供給される。

アクセスゲート１２５ｂの両側のアクティブ領域にｎ型のソース／ドレイン領域１４０が形成され、これと同時に、第１ｎウェル１１０ａにボディバイアスを提供するための第１ボディコンタクト領域Ｂ１、及び第２ｎウェル１１０ｂにボディバイアスを提供するための第２ボディコンタクトＢ２が、第１ｎウェル１１０ａ及び第２ｎウェル１１０ｂにそれぞれ形成される。消去ゲート１２５ｃの両側のアクティブ領域にｐ型のソース／ドレイン領域１５０が形成され、これと同時に、ポケットｐウェル１１５にバイアスを印加するための第３ボディコンタクトＢ３がポケットｐウェル１１５内に形成される。ここで、図面には示されていないが、アクセスゲート１２５ｂとオーバーラップされるアクティブ領域（すなわち、アクセストランジスタのチャンネル予定領域）、及び消去ゲート１２５ｃとオーバーラップされるアクティブ領域（すなわち、消去トランジスタのチャンネル領域）にそれぞれのアクティブ領域の不純物タイプと同じタイプの低濃度不純物領域を形成して、トランジスタの降伏電圧を改善させうる。

図５で、破線で表示される領域１４０，１４５，１５０は、前記切断面に存在するものではなく、基板１００面に投影された状態を表す。また、図面符号Ｃ１は、コントロールゲートコンタクトを表し、Ｃ２は、アクセストランジスタのソース／ドレインコンタクトを表し、Ｃ３は、消去トランジスタのソース／ドレインコンタクトを表す。

本実施形態で、ＥＥＰＲＯＭ素子のフローティングゲート１２５ａは、アクセストランジスタが形成される第１ｎウェル１１０ａと、消去ゲートが形成される第２ｎウェル１１０ｂとの間に配置される。このとき、第１ウェル１１０ａ及び第２ｎウェル１１０ｂは、パンチスルーを防止するために一定間隔ほど離隔させねばならないので、第１ウェル１１０ａと第２ｎウェル１１０ｂとの間の空間をフローティングゲート１２５ａ領域として活用することによって、ＥＥＰＲＯＭ素子の面積において、少なくともフローティングゲート１２５ａの面積ほど面積減少の効果がある。

次の表１は、本発明の実施形態によって形成された下部ゲートの各部分別の長さ（図４参照）を表す表である。

表２は、従来の技術によって形成された下部ゲートの各部分の長さ（図１参照）を示すものである。

前記表１及び表２によれば、本発明の下部ゲート１２５の全体の長さが従来の下部ゲートに比べて、約６ないし１５μｍほど小さい。前記でも説明したように、ＥＥＰＲＯＭ素子の下部ゲート１２５は、ＥＥＰＲＯＭ素子の単位セルのサイズに相当するものであって、前記のようにフローティングゲート１２５ａを第１ｎウェルと第２ｎウェルとの間に配
置させることによって、ＥＥＰＲＯＭの単位セルの面積を大きく縮小させうる。

本実施形態は、フローティングゲートの左側に消去トランジスタが位置し、右側にアクセストランジスタが位置したが、その配置は、変更されてもよい。

以上、本発明を望ましい実施形態によって詳細に説明したが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、モバイル製品搭載ディスプレイ関連の技術分野に適用可能である。

従来のＬＤＩに集積される不揮発性メモリ素子の平面図である。 図１のＩＩ−ＩＩ’線による不揮発性メモリ素子の断面図である。 本発明によるＬＤＩに集積される不揮発性メモリ素子を示す回路図である。 本発明の実施形態によるＬＤＩに集積される不揮発性メモリ素子の平面図である。 図４のＶ−Ｖ’線による不揮発性メモリ素子の断面図である。

符号の説明

１００ 半導体基板、
１１０ａ，１１０ｂ 第１及び第２ｎウェル、
１１５ ポケットｐウェル、
１１８ 素子分離膜、
１１９ ｐ型の不純物領域、
１２０ ゲート絶縁膜、
１２５ 下部ゲート、
１２５ａ フローティングゲート、
１２５ｂ アクセスゲート、
１２５ｃ 消去ゲート、
１３０ ゲート間絶縁膜、
１３５ コントロールゲート、
２１０ ＥＥＰＲＯＭ、
２２０ アクセストランジスタ、
２３０ 消去トランジスタ、
ｙ１ 下部ゲートの一端部から消去ゲートまでの長さ、
ｙ２ 消去ゲート、
ｙ３ 消去ゲートから第２ｎウェルまでの距離、
ｙ４ 第１ｎウェルと第２ｎウェルとの距離、
ｙ５ フローティングゲートから消去ゲートまでの距離、
ｙ６ アクセスゲートの長さ、
ｙ７ アクセスゲートから下部ゲートの他端部までの距離、
ＷＬ ワードライン、
Ｃ１ コートロールゲートコンタクト、
Ｃ２ アクセストランジスタのソース／ドレインコンタクト、
Ｃ３ 消去トランジスタのソース／ドレインコンタクト、
Ｂ１ 第１ボディコンタクト領域、
Ｂ２ 第２ボディコンタクト領域、
Ｂ３ 第３ボディコンタクト領域。

Claims (13)

1. 半導体基板の第１領域に位置するＥＥＰＲＯＭと、
   前記半導体基板の前記第１領域の第１側に隣接して延びる前記半導体基板の第２領域に位置するアクセストランジスタと、
   前記半導体基板の前記第１領域の第２側に隣接して延びる前記半導体基板の第３領域に位置する消去トランジスタと、を備え、
   前記アクセストランジスタは、前記ＥＥＰＲＯＭの第１ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有し、
   前記消去トランジスタは、前記アクセストランジスタの第２ソース／ドレイン端子に電気的に連結される第１ソース／ドレイン端子を有する不揮発性メモリ素子。
2. 前記半導体基板の第１領域の前記第１側及び第２側は、前記半導体基板の第１領域の対向する面であることを特徴とする請求項１に記載の不揮発性メモリ素子。
3. 前記半導体基板の前記第１領域は、前記半導体基板の表面に隣接して延びる素子分離膜を備え、
   前記ＥＥＰＲＯＭは、前記素子分離膜上のゲート絶縁膜、前記ゲート絶縁膜上のフローティングゲート電極、前記フローティングゲート電極上のゲート間絶縁膜、及び前記ゲート間絶縁膜上のコントロールゲート電極を備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
4. 前記半導体基板の前記第２領域は、第１導電型の第１半導体ウェル領域と前記第１半導体ウェル領域にある第２導電型のポケットウェル領域とを備え、
   前記アクセストランジスタは、前記ポケットウェル領域の一部上にある第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に位置し、前記フローティングゲート電極に電気的に連結されるアクセスゲート電極と、を備えることを特徴とする請求項３に記載の不揮発性メモリ素子。
5. 前記半導体基板の前記第２領域は、第１導電型の前記第１半導体ウェル領域と第２導電型の前記ポケットウェル領域との上にそれぞれ第１及び第２ボディコンタクトをさらに備えることを特徴とする請求項４に記載の不揮発性メモリ素子。
6. 前記半導体基板の前記第３領域は、第１導電型の第２半導体ウェル領域を備え、前記消去トランジスタは、前記第２半導体ウェル領域の一部上に第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に位置し、前記フローティングゲート電極に電気的に連結される消去ゲート電極と、を備えることを特徴とする請求項３または請求項４に記載の不揮発性メモリ素子。
7. 前記アクセスゲート電極は、前記フローティングゲート電極の第１側から延び、前記消去ゲート電極は、前記フローティングゲート電極の第２側から延び、前記フローティングゲート電極の前記第１側及び第２側は、前記フローティングゲート電極の逆方向の面であることを特徴とする請求項６に記載の不揮発性メモリ素子。
8. 相互離隔して位置する第１及び第２ｎ型半導体ウェル領域を内に含む半導体基板と、
   前記半導体基板の一部内に位置し、前記第１及び第２ｎ型半導体ウェル領域の間から延びる素子分離膜と、
   前記素子分離膜の領域の対向面に延びるフローティングゲート電極、前記第１ｎ型半導体ウェル領域の対向面に延びるアクセスゲート電極、及び前記第２ｎ型半導体ウェル領域の対向面に延びる消去ゲート電極を備える電気導電性膜と、
   前記フローティングゲート電極に対向して延びるコントロールゲート電極と、を備え、
   前記第１ｎ型半導体ウェル領域は、ポケットｐ型半導体ウェル領域を内に含む不揮発性メモリ素子。
9. 前記アクセスゲート電極は、前記ポケットｐ型半導体ウェル領域の一部に対向して延び、前記ポケットｐ型半導体ウェル領域は、前記アクセスゲート電極の対向面上でｎ型ソース及びドレイン領域を備えることを特徴とする請求項８に記載の不揮発性メモリ素子。
10. 前記第２ｎ型半導体ウェル領域は、前記消去ゲート電極の対向面上でｐ型ソース及びドレイン領域を備えることを特徴とする請求項８または請求項９に記載の不揮発性メモリ素子。
11. 前記第１ｎ型半導体ウェル領域と第２ｎ型半導体ウェル領域とは、１０μｍから１５μｍの範囲で離隔されることを特徴とする請求項８に記載の不揮発性メモリ素子。
12. 前記素子分離膜の下方の位置で、前記半導体基板内から延びるｐ型の不純物領域を備えることを特徴とする請求項８に記載の不揮発性メモリ素子。
13. 前記Ｐ型不純物領域は、前記第１及び第２ｎ型半導体ウェル領域に対してｐ−ｎ整流接合を形成することを特徴とする請求項１２に記載の不揮発性メモリ素子。

Images