JP7462389B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
複数回の書き換えを可能とする不揮発性メモリとして、ＭＴＰ（Multi Time Programmable ROM）は、複数回の書込み・消去が可能な不揮発性メモリであり、チップの固体情報保持や、初期設定、特性の微調整などに用いられる。ＭＴＰでは、電気的に絶縁されたフローティングゲート(ＦＧ)への電子の出し入れによりＦＧの電気的状態を変え、メモリとして動作させている。
特許第6276447号公報 特開2005-175411号公報
本実施の形態は、データ保持特性に優れた不揮発性半導体記憶装置を提供する。
本実施の形態に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に配置された第１絶縁層と、前記第１絶縁層上に配置され、互いに隣接するメモリセルの一方の第１フローティングゲートを構成する第１導電層と、前記第１絶縁層上に配置され、互いに隣接するメモリセルの他方の第２フローティングゲートを構成する第２導電層と、前記第１導電層及び前記第２導電層を被覆する第３絶縁層と、前記第３絶縁層上に配置された第４絶縁層と、前記第１導電層及び前記第２導電層の側壁部に配置された第２絶縁層とを備える。前記メモリセルは、プログラムトランジスタと、カップリングキャパシタと、リードトランジスタと、イレースキャパシタと、ソースドレインの一方が前記リードトランジスタのソースドレインの一方に接続され、前記リードトランジスタに直列接続されたスイッチトランジスタとを備え、前記プログラムトランジスタ、前記カップリングキャパシタ、前記リードトランジスタ、及び前記イレースキャパシタはフローティングゲートを共有する。前記第１導電層は第１ポリシリコン層を備え、前記第２導電層は第２ポリシリコン層を備え、前記第１絶縁層はゲート酸化膜を備え、前記第２絶縁層はシリコン窒化膜を備え、第４絶縁層は、コンタクトエッチストップ窒化膜を備え、前記第３絶縁層はサリサイドブロック酸化膜を備える。平面視において、前記第１ポリシリコン層の長手方向に直行する方向に隣接して配置された第３ポリシリコン層を備え、前記第３ポリシリコン層は、前記第１絶縁層上に配置され、前記第３絶縁層及び前記第３絶縁層上に配置された前記第４絶縁層により被覆される。平面視において、前記第１ポリシリコン層の長手方向に直行する方向に隣接して配置され、前記第１ポリシリコン層を挟んで前記第３ポリシリコン層と対向して配置された第４ポリシリコン層を備え、前記第４ポリシリコン層は、前記第１絶縁層上に配置され、前記第３絶縁層及び前記第３絶縁層上に配置された前記第４絶縁層により被覆される。前記第４絶縁層と前記第１導電層及び前記第２導電層との間の距離を離隔して、電気的に絶縁された前記第１導電層と前記第２導電層にそれぞれ電荷を保持する。
本実施の形態によれば、データ保持特性に優れた不揮発性半導体記憶装置を提供することができる。
本実施形態に係る不揮発性半導体記憶装置のメモリセルの模式的等価回路構成図。 図１の各部の動作パラメータの説明であって、データ書込み動作時、データ読出し動作時、及びデータ消去動作時における各配線に印加される電圧の一例を示した図。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの消去動作説明図。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの書込み動作説明図。 本実施形態に係る不揮発性半導体記憶装置のメモリセルの読出し動作説明図。 本実施形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。 図６のＩ－Ｉ線に沿う模式的断面構造図。 図６のＩＩ－ＩＩ線に沿う模式的断面構造図であり、隣接するメモリセルの相対的に幅の狭いＦＧに隣接してダミーゲート（ＤＧ）構造を備える例。 本実施形態に係る不揮発性半導体記憶装置の別の模式的平面パターン構成図。 図９のＩＩＩ－ＩＩＩ線に沿う模式的断面構造図であり、隣接するメモリセルの相対的に幅の広いＦＧに隣接してダミーゲート（ＤＧ）構造を備える例。 本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルの相対的に幅の広いＦＧ間にボイド構造を備える例の模式的断面構造図。 本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルの相対的に幅の広いＦＧ間にボイド構造を備える別の例の模式的断面構造図。 本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルのＦＧ間にボイドを備える構造の断面構造例。 本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルのＦＧ間にボイドを備えない構造の断面構造例。 本実施形態に係る不揮発性半導体記憶装置において、隣接する３個のメモリセルのＦＧ、ダミーゲートＤＧ，及び活性領域の模式的平面パターン構成図。 本実施形態に係る不揮発性半導体記憶装置において、図１５に対応する回路構成図。 本実施形態に係る不揮発性半導体記憶装置において、１個のメモリセルに対する配線構成例。 本実施形態に係る不揮発性半導体記憶装置において、周辺回路構成を説明する図。
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[実施の形態]
（不揮発性半導体記憶装置の回路構成）
本実施形態に係る不揮発性半導体記憶装置のメモリセル３の模式的等価回路構成は、図１に示すように表される。本実施形態に係る不揮発性半導体記憶装置は、複数回の書込み・消去が可能な不揮発性メモリ（ＭＴＰ）であり、電気的に絶縁されたフローティングゲート(ＦＧ)への電子の出し入れによりＦＧの電気的状態を変え、メモリとして動作させている。
メモリセル３は、図１に示すように、カップリングキャパシタ５と、プログラムトランジスタ６と、リードトランジスタ７と、スイッチトランジスタ８と、イレースキャパシタ９とを備え、カップリングキャパシタ５、プログラムトランジスタ６、リードトランジスタ７、及びイレースキャパシタ９で1つのフローティングゲートＦＧを共有している。
カップリングキャパシタ５は、Ｐ型のウェルＰＷ１に形成される。ウェルＰＷ１には、図示しない高濃度Ｎ型拡散層を介してカップリングゲート線ＣＧが接続される。カップリングゲート線ＣＧの電位は、ウェルＰＷ１に伝えられ、更に容量結合によりフローティングゲートＦＧへ伝えられる。
カップリングキャパシタ５のフローティングゲートＦＧとウェルＰＷ１との間の容量、プログラムトランジスタ６のフローティングゲートＦＧとＮ型のウェルＮＷ２との間の容量、イレースキャパシタ９のフローティングゲートＦＧとＰ型のウェルＰＷ３との間の容量、リードトランジスタ７のフローティングゲートＦＧとウェルＰＷ３との間の容量の合計に対する、カップリングキャパシタ５のフローティングゲートＦＧとウェルＰＷ１との間の容量結合比αは、０．９を超えるように設定するのが好ましい。
フローティングゲートＦＧに伝わる電位は、ａ×ＶCGで表される。ａを、０．９を超えるように設定すれば、カップリングゲート線ＣＧの電位ＶCGのほとんどがフローティングゲートＦＧに伝わる。以下では、説明を簡単にするために、ａはほぼ１とし、カップリングゲート線ＣＧの電位ＶCGが、容量結合によりフローティングゲートＦＧに伝わり、フローティングゲートＦＧの電位がＶCGになるものとする。
プログラムトランジスタ６は、ウェルＮＷ２に形成されたＰ型ＭＯＳＦＥＴ（Field Effect Transistor）を備える。プログラムトランジスタ６には、ソースドレインである高濃度Ｐ型拡散層に書込みビット線ＰＧが接続される。また、プログラムトランジスタ６が形成されたウェルＮＷ２には、基板電圧線ＮＷより所定の電圧が印加される。
イレースキャパシタ９は、カップリングキャパシタ５が形成されたウェルＰＷ１とは異なる、ウェルＰＷ３に形成される。ウェルＰＷ３には、高濃度Ｎ型拡散層を介してイレースゲート線ＥＧが接続される。イレースゲート線ＥＧの電位は、ウェルＰＷ３に伝えられる。容量結合比ａを、０．９を超えるように設定すれば、カップリングキャパシタ５のフローティングゲートＦＧとウェルＰＷ１との間の容量、プログラムトランジスタ６のフローティングゲートＦＧとウェルＮＷ２との間の容量、イレースキャパシタ９のフローティングゲートＦＧとウェルＰＷ３との間の容量、リードトランジスタ７のフローティングゲートＦＧとウェルＰＷ３との間の容量の合計に対する、イレースキャパシタ９のフローティングゲートＦＧとウェルＰＷ３との間の容量比は０．１以下となるため、イレースゲート線ＥＧからフローティングゲートＦＧに伝わる電位は無視できる程度に小さい。
リードトランジスタ７は、イレースキャパシタ９が形成されたウェルＰＷ３に形成されたＮ型ＭＯＳＦＥＴを備える。リードトランジスタ７は、ソースドレインの一方がスイッチトランジスタ８のソースドレインの一方に接続され、スイッチトランジスタ８が直列接続された構成を有する。また、リードトランジスタ７のソースドレインの他方の高濃度Ｎ型拡散層にはソース線ＳＬが接続される。
スイッチトランジスタ８は、イレースキャパシタ９が形成されたウェルＰＷ３に形成されたＮ型ＭＯＳＦＥＴを備える。スイッチトランジスタ８には、ソースドレインの他方の高濃度Ｎ型拡散層に読出しビット線ＢＬが接続され、ゲートにスイッチゲート線ＲＧが接続される。スイッチゲート線ＲＧはワード線ＷＬと表示しても良い。スイッチトランジスタ８は、オンオフ動作することにより、読出しビット線ＢＬとリードトランジスタ７とを電気的に接続させたり、或いは電気的な接続を遮断したりすることができる。
図１の各部の動作パラメータの説明であって、データ書込み動作時、データ読出し動作時、及びデータ消去動作時における各配線に印加される電圧の一例は、図２に示すように表される。
メモリセル３の消去（Erase）動作説明は、図３に示すように表され、書込み（Program）動作説明は、図４に示すように表され、読出し（Read）動作説明は、図５に示すように表される。
（データ消去動作モード＿図３）
データ消去動作モードにおいては、図２及び図３に示すように、書込みビット線ＰＧにＶＩ（例えば約５Ｖ程度の中電圧）、読出しビット線ＢＬにＶＳＳ、カップリングゲート線ＣＧにＶＰ、基板電圧線ＮＷにＶＰ、スイッチゲート線ＲＧにＶＳＳ、ソース線ＳＬにＶＳＳ、イレースゲート線ＥＧにＶＭが印加される。ここで、各電圧の大小関係は、ＶＰ＞ＶＩ＞ＶＤＤ＞ＶＳＳ＝０＞ＶＭで表される。
データの消去動作時、カップリングゲート線ＣＧには、電圧ＶＰ（例えば約１０Ｖの高電圧）が印加される。書込みビット線ＰＧには、電圧ＶＩ（中電圧）が印加される。読出しビット線ＢＬ及びソース線ＳＬには、電圧ＶＳＳ（例えば０Ｖ）が印加される。これにより、ウェルＰＷ１の電位が電圧ＶＰに近い値となり、容量結合によりフローティングゲートＦＧの電位が電圧ＶＰとなる。イレースゲート線ＥＧには電圧ＶＭ（マイナス電圧）が印加され、ウェルＰＷ３の電位が電圧ＶＭとなる。これにより、フローティングゲートＦＧとウェルＰＷ３との間の電位差により、トンネル効果によりイレースゲート線ＥＧの電位に等しいウェルＰＷ３からフローティングゲートＦＧに対して電子が注入される（電子注入）。
（データ書込み動作モード＿図４）
データ書込み動作モードにおいては、図２及び図４に示すように、選択メモリセル３の書込みビット線ＰＧにＶＰ、読出しビット線ＢＬにＶＳＳ、カップリングゲート線ＣＧにＶＭ、基板電圧線ＮＷにＶＰ、スイッチゲート線ＲＧにＶＳＳ、ソース線ＳＬにＶＳＳ、イレースゲート線ＥＧにＶＳＳが印加される。また、非選択メモリセル３の書込みビット線ＰＧにＶＩ、読出しビット線ＢＬにＶＳＳ、カップリングゲート線ＣＧにＶＩ、基板電圧線ＮＷにＶＰ、スイッチゲート線ＲＧにＶＳＳ、ソース線ＳＬにＶＳＳ、イレースゲート線ＥＧにＶＳＳが印加される。ここで、各電圧の大小関係は、ＶＰ＞ＶＩ＞ＶＤＤ＞ＶＳＳ＝０＞ＶＭで表される。
データ書込み動作時、データを書込む選択メモリセル３が接続されたカップリングゲート線ＣＧに、電圧ＶＭ（マイナス電圧）が印加される。これにより、書込み選択メモリセルを含むメモリセル行のウェルＰＷ１の電位が電圧ＶＭとなり、容量結合によりフローティングゲートＦＧの電位が電圧ＶＭに近い値となる。
書込み選択メモリセル３が接続された書込みビット線ＰＧには、書込みビット線制御回路１５０（図１８参照）から正の高電圧の電圧ＶＰ（高電圧）が印加される。これにより、書込み選択メモリセル３を含むメモリセル列のプログラムトランジスタ６のチャネルの電位が電圧ＶＰとなる。書込み選択メモリセル３のプログラムトランジスタ６では、電位が電圧ＶＭに近い値となったフローティングゲートＦＧと、電圧ＶＰのチャネルとの間の電位差により、トンネル効果により電荷（正孔）がフローティングゲートＦＧに注入される（正孔注入）。
（データ読出し動作モード＿図５）
データ読出し動作モードにおいては、図２及び図５に示すように、選択メモリセル３の書込みビット線ＰＧにＶＳＳ、読出しビット線ＢＬにＶＤＤ、カップリングゲート線ＣＧにＶＤＤ、基板電圧線ＮＷにＶＤＤ、スイッチゲート線ＲＧにＶＤＤ、ソース線ＳＬにＶＳＳ、イレースゲート線ＥＧにＶＳＳが印加される。また、非選択メモリセル３の書込みビット線ＰＧにＶＳＳ、読出しビット線ＢＬにＶＳＳ、カップリングゲート線ＣＧにＶＤＤ、基板電圧線ＮＷにＶＤＤ、スイッチゲート線ＲＧにＶＳＳ、ソース線ＳＬにＶＳＳ、イレースゲート線ＥＧにＶＳＳが印加される。ここで、各電圧の大小関係は、ＶＤＤ＞ＶＳＳ＝０で表される。
例えばメモリセル３のデータ読出し時、データを読出すメモリセル３が接続された読出しビット線ＢＬには、電源電圧ＶＤＤが印加される。読出し選択メモリセル３に接続されたスイッチゲート線ＲＧには電源電圧ＶＤＤが印加される。これにより、読出し選択メモリセル３のスイッチトランジスタ８は、オン動作し、リードトランジスタ７と読出し選択ビット線ＢＬは、電気的に接続される。
なお、上述した実施の形態においては、イレースキャパシタ９を設けたメモリセル３について述べたが、これに限らず、イレースキャパシタが設けられていないメモリセルとしてもよい。また、その他の実施の形態としては、メモリセルを構成する、カップリングキャパシタ５、プログラムトランジスタ６、リードトランジスタ７、スイッチトランジスタ８及びイレースキャパシタ９のＮ型、Ｐ型の導電型を逆にしたトランジスタであってもよい。
（不揮発性半導体記憶装置の構成）
本実施形態に係る不揮発性半導体記憶装置１の模式的平面パターン構成は、図６に示すように表され、図６のＩ－Ｉ線に沿う模式的断面構造は、図７に示すように表される。
本実施形態に係る不揮発性半導体記憶装置１は、図７に示すように、半導体基板１０と、半導体基板１０上に配置された第１絶縁層１８と、第１絶縁層１８上に配置され、互いに隣接するメモリセルの一方の第１フローティングゲートＦＧ１を構成する第１導電層２０と、第１絶縁層１８上に配置され、互いに隣接するメモリセルの他方の第２フローティングゲートＦＧ２を構成する第２導電層２２と、第１導電層２０及び第２導電層２２を被覆する第３絶縁層２６と、第３絶縁層２６上に配置された第４絶縁層２８とを備える。ここで、第４絶縁層２８と第１導電層２０及び第２導電層２２との間の距離を離隔して、電気的に絶縁された第１導電層２０と第２導電層２２にそれぞれ電荷を保持することができる。半導体基板１０は、例えば、Ｐ型のウェルＰＷであっても良い。また、図７に示すように、第１導電層２０及び第２導電層２２の側壁部に配置された第２絶縁層２４を更に備えていても良い。
互いに隣接するメモリセルは、図１に示したように、カップリングキャパシタ５と、プログラムトランジスタ６と、リードトランジスタ７と、イレースキャパシタ９と、ソースドレインの一方がリードトランジスタ７のソースドレインの一方に接続され、リードトランジスタ７に直列接続されたスイッチトランジスタ８を備える。プログラムトランジスタ６、カップリングキャパシタ５、リードトランジスタ７、及びイレースキャパシタ９はフローティングゲートＦＧを共有する。互いに隣接するメモリセルは、第１導電層２０及び第２導電層２２をそれぞれのフローティングゲートＦＧ１、ＦＧ２として動作させている。
また、第１導電層２０は第１ポリシリコン層を備え、第２導電層２２は第２ポリシリコン層を備え、第１絶縁層１８はゲート酸化膜を備え、第２絶縁層はシリコン窒化膜を備え、第４絶縁層は、コンタクトエッチストップ窒化膜を備え、前記第３絶縁層はサリサイドブロック酸化膜を備えていても良い。
ここで、第１導電層２０と第２導電層２２に保持される電荷は、周囲からの電荷の影響を受け易く、例えば、第４絶縁層２８内の電荷の影響を受け易い。このため、第４絶縁層２８と第１導電層２０及び第２導電層２２との間の距離を離隔することが第４絶縁層２８内の電荷の影響を回避し、データ保持特性に優れた不揮発性半導体記憶装置を提供する上で望ましい。
また、第１導電層２０と第２導電層２２の間を離隔した方が、第１導電層２０と第２導電層２２との間の電荷の影響を回避し、データ保持特性に優れた不揮発性半導体記憶装置を提供する上で望ましい。
第４絶縁層２８と第１導電層２０との間の距離を離隔する部分の対象としては、図７中の矢印Ａに示すように、第１導電層２０の側壁部と第１導電層２０を被覆する第４絶縁層２８との間がある。また、図７中の矢印Ｂに示すように、第１導電層２０の平坦部と第１導電層２０を被覆する第４絶縁層２８との間がある。また、図７中の矢印Ｃに示すように、隣接する他のメモリセルの第２導電層２２との間において、第１導電層２０の側壁部と第１導電層２０を被覆する第４絶縁層２８との間がある。
ＭＴＰの動作に当たっては電荷の保持特性（リテンション）が重要な要素の一つとなる。例えば、電気的書換えプログラム可能リードオンリメモリ（ＥＥＰＲＯＭ：Electrically Erasable and Programmable Read Only Memory）では、カップリングゲートＣＧとフローティングゲートＦＧとの２層構造のため、ＣＧ－ＦＧのシールルド構造の影響で、ＦＧに対する周囲からの電荷の影響は、見え難い。一方、本実施形態に係る不揮発性半導体記憶装置は、複数回の書込み・消去が可能な不揮発性メモリ（ＭＴＰ）であり、単一導電層（単層ポリシリコンゲート）構造を備えるため、周囲からの電荷の影響を受け易いが、本実施形態に係る不揮発性半導体記憶装置１においては、データ保持特性の高いＦＧ構造を備えている。
データ保持には、ＳｉＮ(窒化膜)中の電荷の存在が大きく影響していることが実験的に確かめられており、そのため、第４絶縁層２８と第１導電層２０及び第２導電層２２との間の距離を離隔することが望ましい。本実施形態に係る不揮発性半導体記憶装置１においては、図７に示すように、第１導電層（ＦＧ１）２０と第２導電層（ＦＧ２）２２と第４絶縁層（ＳｉＮ）２８を離隔し、隣接部分を少なくする構成を備えている。
ＭＴＰは、単層ポリシリコンゲート構造の不揮発性半導体記憶装置であり、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスにより簡単に製造可能である。
単層ポリシリコンゲート構造の本実施の形態に係る不揮発性半導体記憶装置は、ＣＭＯＳプロセスとの互換性があり、通常のＭＯＳＦＥＴと同様にメモリセルを形成可能である。
ＥＥＰＲＯＭでは、ＣＧ－ＦＧの２層ポリシリコン構造を有するため、メモリセルを形成するに際しては、ＣＧ－ＦＧの２層ポリシリコン構造に特化したプロセスが必要になる。
また、本実施の形態に係る不揮発性半導体記憶装置１は、ＣＭＯＳと同様の断面構成を備えるため、ＣＭＯＳＬＳＩとの混載が可能であり、通常のＭＯＳ技術と同様に、組込み（Embedded）技術を容易に適用可能である。
また、劣化度を比較すると、単層ポリシリコンゲート構造の本実施の形態に係る不揮発性半導体記憶装置では、フローティングゲートＦＧに対する電荷の入れ方／出し方が違う。ＣＧ－ＦＧの２層ポリシリコン構造のＥＥＰＲＯＭでは、同じ酸化膜の所を電荷の出し入れに使用するため、酸化膜の劣化度が大きい。単層ポリシリコンゲート構造の本実施の形態に係る不揮発性半導体記憶装置では、フローティングゲートＦＧに対する電荷の入れ方／出し方が異なり、電子注入、正孔注入の場所が異なるため、酸化膜の劣化度は、相対的に低い。即ち、単層ポリシリコンゲート構造の本実施の形態に係る不揮発性半導体記憶装置では、書込み／読出し動作において、電荷の通過領域が異なるため、酸化膜の劣化が抑制可能である。したがって、長期間の電荷の保存により記憶保持時間を長くすることができ、信頼性の向上を図ることができる。
一方、本実施の形態に係る不揮発性半導体記憶装置においては、ＦＧの長手方向のサイズは、例えば、約１４μｍ程度であり、２層ポリシリコン構造のＥＥＰＲＯＭの約４倍程度であり、メモリセル面積は大きい。
また、本実施の形態に係る不揮発性半導体記憶装置においては、酸化膜の膜厚は、例えば、約１３ｎｍ程度であり、５Ｖ動作のＣＭＯＳの酸化膜の膜厚と同程度である。３Ｖ動作のＣＭＯＳ技術を適用する場合には、酸化膜の膜厚は、例えば、約２ｎｍ程度である。いずれも、酸化膜を通過する電子注入、正孔注入では、ファウラー－ノルドハイム（ＦＮ：Fowler-Nordheim）トンネル伝導により、導通可能である。
本実施の形態に係る不揮発性半導体記憶装置においては、ＦＧ－ＳｉＮとの距離を離すことにより、周辺の寄生容量の影響を抑えることができる。また、ＦＧ（２０）－酸化膜（２６）－ＳｉＮ（２８）の積層構造において、ＳｉＮ（２８）膜のＦＧ（２０）に与える影響を抑えることができる。更に、酸化膜（２６）のＦＧ（２０）に与える影響を抑えることができる。
（ダミーゲート構造）
また、図６のＩＩ－ＩＩ線に沿う模式的断面構造図であり、隣接するメモリセルの相対的に幅の狭いフローティングゲートＦＧに隣接してダミーゲートＤＧ構造を備える例は、図８に示すように表される。
図６に示す平面パターン構成例では、相対的に幅の狭いフローティングゲートＦＧ１に隣接して、ダミーゲートＤＧ１、ＤＧ２が配置されおり、相対的に幅の狭いフローティングゲートＦＧ２に隣接して、ダミーゲートＤＧ３、ＤＧ４が配置されている。
本実施の形態に係る不揮発性半導体記憶装置１は、図６に示すように、平面視において、第１ポリシリコン層（ＦＧ１）２０の長手方向に直行する方向に隣接して配置された第３ポリシリコン層ＤＧ１を備えていても良い。ここで、第３ポリシリコン層（ＤＧ１）３０は、図８に示すように、第１絶縁層１８上に配置され、第３絶縁層２６及び第３絶縁層２６上に配置された第４絶縁層２８により被覆される。
同様に、本実施の形態に係る不揮発性半導体記憶装置１は、図６に示すように、平面視において、第１ポリシリコン層（ＦＧ１）２０の長手方向に直行する方向に隣接して配置され、第１ポリシリコン層（ＦＧ１）２０を挟んで第３ポリシリコン層ＤＧ１と対向して配置された第４ポリシリコン層ＤＧ２を備えていても良い。ここで、第４ポリシリコン層（ＤＧ２）３０は、図８に示すように、第１絶縁層１８上に配置され、第３絶縁層２６及び第３絶縁層２６上に配置された第４絶縁層２８により被覆される。
本実施形態に係る不揮発性半導体記憶装置の別の模式的平面パターン構成は、図９に示すように表され、図９のＩＩＩ－ＩＩＩ線に沿う模式的断面構造図であり、隣接するメモリセルの相対的に幅の広いＦＧに隣接してダミーゲート（ＤＧ）構造を備える例は、図１０に示すように表される。
図９に示す平面パターン構成例では、相対的に幅の広いフローティングゲートＦＧ１に隣接して、ダミーゲートＤＧ５、相対的に幅の広いフローティングゲートＦＧ２に隣接して、ＤＧ６が配置されている。また、図６に示す平面パターン構成例と同様に、相対的に幅の狭いフローティングゲートＦＧ１に隣接して、ダミーゲートＤＧ１、ＤＧ２が配置されおり、相対的に幅の狭いフローティングゲートＦＧ２に隣接して、ダミーゲートＤＧ３、ＤＧ４が配置されている。
本実施の形態に係る不揮発性半導体記憶装置１は、図９に示すように、平面視において、第１ポリシリコン層（ＦＧ１）２０の長手方向に直行する方向に隣接して配置された第５ポリシリコン層ＤＧ５を備えていても良い。ここで、第５ポリシリコン層（ＤＧ５）３０は、図１０に示すように、第１絶縁層１８上に配置され、第３絶縁層２６及び第３絶縁層２６上に配置された第４絶縁層２８により被覆される。
同様に、本実施の形態に係る不揮発性半導体記憶装置１は、図９に示すように、平面視において、第２ポリシリコン層（ＦＧ２）２２の長手方向に直行する方向に隣接して配置され、第２ポリシリコン層（ＦＧ２）２２を挟んで第５ポリシリコン層ＤＧ５と対向して配置された第６ポリシリコン層ＤＧ６を備えていても良い。ここで、第６ポリシリコン層（ＤＧ６）３２は、図１０に示すように、第１絶縁層１８上に配置され、第３絶縁層２６及び第３絶縁層２６上に配置された第４絶縁層２８により被覆される。
本実施の形態に係る不揮発性半導体記憶装置においては、ＦＧの周辺にダミーゲートＤＧ構造（ダミーポリシリコン）を配置することで、ＦＧの横方向におけるＳｉＮとＦＧの距離を離すことができ、周辺の寄生容量の影響を抑えることができる。また、ＦＧ（２０）－酸化膜（２６）－ＳｉＮ（２８）の積層構造において、ダミーゲートＤＧ構造を配置することで、更に、ＳｉＮ（２８）膜のＦＧ（２０）に与える影響を抑えることができる。
（ボイド構造）
本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルの相対的に幅の広いＦＧ間にボイド構造を備える例の模式的断面構造は、図１１に示すように表される。
また、本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルの相対的に幅の広いＦＧ間にボイド構造を備える別の例の模式的断面構造は、図１２に示すように表される。図１１及び図１２は、いずれも図６のＩ－Ｉ線に沿う模式的断面構造に対応している。
本実施形態に係る不揮発性半導体記憶装置１は、図１１に示すように、第１ポリシリコン層２０と第２ポリシリコン層２２との間にエアギャップ領域３８を備えていても良い。
また、図１１に示すように、エアギャップ領域３８は、第１ポリシリコン層２０と第２ポリシリコン層２２との間に配置される第４絶縁層２８上に配置されていても良い。
本実施形態に係る不揮発性半導体記憶装置１は、図１２に示すように、第１ポリシリコン層２０と第２ポリシリコン層２２との間にエアギャップ領域３６を備えていても良い。
また、図１２に示すように、エアギャップ領域３６は、第１ポリシリコン層２０と第２ポリシリコン層２２との間に配置される第３絶縁層２６と第４絶縁層２８との間に配置されていても良い。
相対的に幅の狭いＦＧ１、ＦＧ２が互いに隣接して配置される例では、ＦＧ１・ＦＧ２間の距離が広い方が、ＦＧ１・ＦＧ２間を第３絶縁層２６と第４絶縁層２８で充填することは容易に可能である。
一方、相対的に幅の広いＦＧ１、ＦＧ２が互いに隣接して配置される例では、同じＦＧ１・ＦＧ２間で比較すると、ＦＧ１、ＦＧ２の幅が広い方が、ＦＧ１・ＦＧ２間を第３絶縁層２６と第４絶縁層２８で充填することは難しく、かつ、最小スペースであれば、ここだけボイドができ易い傾向がある。即ち、同じスペースで第３絶縁層２６と第４絶縁層２８を積層すると、ＦＧ１、ＦＧ２のライン幅が広い方が埋まりにくい。例えば、数値例としては、ライン幅ＬとスペースＳでは、Ｌ／Ｓ＝０．５６μｍ／０．２１μｍでは、ボイドが生じやすい傾向が観測されている。
―試作構造例―
本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルのＦＧ間にボイドを備える構造の断面構造例は、図１３に示すように表される。図１３の構造例は、相対的に幅の広いＦＧ１、ＦＧ２，ＦＧ３が互いに隣接して配置される例に対応している。例えば、図１５に示すように、隣接するメモリセル３1、３2、３3のパターンにおいて、隣接するＦＧ１、ＦＧ２間、隣接するＦＧ２、ＦＧ３間にボイドを備える例に対応している。図１３に示すように、ボイド３８は、基板１０の表面方向に次第に広がる構造を備え、しかもＦＧ１、ＦＧ２、ＦＧ３の厚さの略中間部分で、広がりを停止し、ノッチ部分で引き戻されるような構造を備えている。また、ボイド３８の上部先端部分の基板表面からの高さは、ＦＧ１、ＦＧ２、ＦＧ３の上面部分の基板表面からの高さに比べて低く形成されている。また、ＦＧ１、ＦＧ２、ＦＧ３の側壁部に形成される第２絶縁層２４の形状は例えば、Ｌ字形状若しくはＬ字の対称構造を備えている。またデバイス表面部分はポリイミドＰＩ等の層間絶縁膜で覆われている。
また、本実施形態に係る不揮発性半導体記憶装置において、隣接するメモリセルのＦＧ間にボイドを備えない構造の断面構造例は、図１４に示すように表される。図１４の構造例は、相対的に幅の狭いＦＧ１、ＦＧ２が互いに隣接して配置され、かつＦＧ１、ＦＧ２間に距離があり、第３絶縁層２６と第４絶縁層２８で充填された例である。図１４に示すように、相対的に幅の狭いＦＧ１、ＦＧ２が、離隔した距離を持って配置されているため、ＦＧ１、ＦＧ２間には、ボイドは存在しない。また、ＦＧ１、ＦＧ２の側壁部に形成される第２絶縁層２４の形状は例えば、Ｌ字形状若しくはＬ字の対称構造を備えている。またデバイス表面部分はポリイミドＰＩ等の層間絶縁膜で覆われている。
本実施形態に係る不揮発性半導体記憶装置において、特定の寸法の部分、具体的には相対的に幅の広いＦＧ間の最小寸法部分にボイドが存在する。
データ保持には、ＦＧ近傍のＳｉＮ(窒化膜)、及びＳｉＯ2(酸化膜)中の電荷の存在が大きく影響している。影響の度合いとしてはＳｉＮの方が大きいが、ＳｉＯ2(酸化膜)にしてもＦＧ近傍の絶対量を減らすことができれば、ＳｉＯ2(酸化膜)からの電気的影響を抑制可能である。
本実施形態に係る不揮発性半導体記憶装置においては、ＦＧ間のＳｉＮ下にボイド(Ａｉｒ Ｇａｐ)を形成することにより、ＦＧの横方向におけるＳｉＮとの距離を離すことができる。また、隣接するメモリセルのＦＧ間にボイドを備えるため、ＦＧの近傍に存在する酸化膜の絶対量を減らし、ＦＧへの電気的影響を小さくすることができ、データ保持特性を良好にすることができる。
例えば、ＦＧ間のＳｉＮ上にボイドＦＧを敢えて形成することにより、ＦＧ近傍の酸化膜の絶対量を減らし、ＦＧへの電気的影響を小さくすることができ、データ保持特性を良好にすることができる。ボイド(Ａｉｒ Ｇａｐ)部分は真空のため、比誘電率は最小の１となる。一方、ＳｉＯ2の比誘電率は３．９、ＳｉＮの比誘電率は７．５であるから、ボイド(Ａｉｒ Ｇａｐ)構造を備えることで、寄生容量の影響を抑制可能である。
また、前述のダミーゲート構造とボイド構造の組み合わせも、より効果的にデータ保持特性を向上させることができる。
（メモリセルアレイ）
本実施形態に係る不揮発性半導体記憶装置において、隣接する３個のメモリセル３1、３2、３3のＦＧ１、ＦＧ２、ＦＧ３、複数のダミーゲートＤＧ、及び活性領域の模式的平面パターン構成例は、図１５に示すように表される。また、図１５に対応する回路構成は、図１６に示すように表される。図１５に示すように、メモリセル３1の活性領域には、カップリングキャパシタ５1、プログラムトランジスタ６1、リードトランジスタ７1、スイッチトランジスタ８1、及びイレースキャパシタ９1が配置されている。詳細な図示は省略されているが、メモリセル３2、３3の活性領域についても同様に配置されている。
図１６に示すように、３個のメモリセル３1、３2、３3は、Ｙ方向に隣接して配置される。プログラムトランジスタ６1、６2、６3のソースドレインには書込みビット線ＰＧ１、ＰＧ２、ＰＧ３が接続され、スイッチトランジスタ８1、８2、８3のソースドレインの他方には読出しビット線ＢＬ１、ＢＬ２、ＢＬ３が接続される。カップリングキャパシタ５1、５2、５3のソースドレインには、カップリングゲート線ＣＧが接続される。プログラムトランジスタのＮウェルＮＷ２には基板電圧線ＮＷが接続される。リードトランジスタ７1、７2、７3のソースドレインには、ソース線ＳＬが接続される。スイッチトランジスタのゲートには、スイッチゲート線（ワード線）ＲＧ（ＷＬ）が接続される。イレースキャパシタ９1、９2、９3のソースドレインには、イレースゲート線ＥＧが接続される。
書込みビット線ＰＧ１、ＰＧ２、ＰＧ３及び読出しビット線ＢＬ１、ＢＬ２、ＢＬ３は、Ｘ方向（列方向）に延伸されている。カップリングゲート線ＣＧ、基板電圧線ＮＷ、ソース線ＳＬ、スイッチゲート線ＲＧ、及びイレースゲート線ＥＧは、Ｙ方向に延伸されている。
本実施形態に係る不揮発性半導体記憶装置１において、メモリセル３に対する配線構成例は、図１７に示すように表される。また、メモリセル３に対する周辺回路構成例は、図１８に示すように表される。図１７及び図１８においては、メモリセル３は、１個のセルＣijのみが配置されているが、Ｘ方向（列方向）、Ｙ方向（行方向）に複数個マトリックス状に配置される。
本実施の形態に係る不揮発性半導体記憶装置１は、図１７に示すように、Ｘ方向に延伸する書込みビット線ＰＧと、Ｘ方向に延伸する読出しビット線ＢＬと、Ｙ方向に延伸するカップリングゲート線ＣＧと、Ｙ方向に延伸する基板電圧線ＮＷと、Ｙ方向に延伸するスイッチゲート線ＲＧと、Ｙ方向に延伸するソース線ＳＬと、Ｙ方向に延伸するイレースゲート線ＥＧとを備える。書込みビット線ＰＧ、及び読出しビット線ＢＬは、Ｘ方向に配置されるメモリセル３の個数に応じて複数本配置される。同様に、カップリングゲート線ＣＧ、基板電圧線ＮＷ、スイッチゲート線ＲＧ、ソース線ＳＬ、及びイレースゲート線ＥＧは、Ｙ方向に配置されるメモリセル３の個数に応じて複数本配置される。
図１８に示すように、読出しビット線ＢＬには、読出しビット線制御回路１６０が接続され、書込みビット線ＰＧには、書込みビット線制御回路１５０が接続される。また、カップリングゲート線ＣＧには、カップリングゲート線制御回路１８０が接続され、基板電圧線ＮＷには、基板電圧線制御回路１９０が接続され、イレースゲート線ＥＧには、イレースゲート線制御回路２００が接続される。
[その他の実施の形態]
上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述及び
図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
本実施の形態の不揮発性半導体記憶装置は、ＭＴＰを搭載したＬＳＩに適用され、チップの固体情報保持や、初期設定、特性の微調整など、幅広い応用分野に適用可能である。
１…不揮発性半導体記憶装置
３…メモリセル
５…カップリングキャパシタ
６…プログラムトランジスタ
７…リードトランジスタ
８…スイッチトランジスタ
９…イレースキャパシタ
１０…半導体基板
１８…第１絶縁層
２０、２２、３０、３２…ポリシリコン層
２４、３４…第２絶縁層
２６…第３絶縁層
２８…第４絶縁層
３６、３８…ボイド（Ａｉｒ Ｇａｐ）
１５０…書込みビット線制御回路
１６０…読出しビット線制御回路
１８０…カップリングゲート線制御回路（ＣＧ制御回路）
１９０…基板電圧線制御回路（ＮＷ制御回路）
２００…イレースゲート線制御回路（ＥＧ制御回路）
ＣＧ…カップリングゲート線
ＮＷ…基板電圧線
ＰＧ…書込みビット線
ＥＧ…イレースゲート線
ＦＧ…フローティングゲート
ＢＬ…読出しビット線
ＲＧ（ＷＬ）…スイッチゲート線（ワード線）
ＰＷ、ＰＷ１、ＰＷ２…Ｐウェル
ＮＷ２…Ｎウェル

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に配置された第１絶縁層と、
    前記第１絶縁層上に配置され、互いに隣接するメモリセルの一方の第１フローティングゲートを構成する第１導電層と、
    前記第１絶縁層上に配置され、互いに隣接するメモリセルの他方の第２フローティングゲートを構成する第２導電層と、
    前記第１導電層及び前記第２導電層を被覆する第３絶縁層と、
    前記第３絶縁層上に配置された第４絶縁層と、
    前記第１導電層及び前記第２導電層の側壁部に配置された第２絶縁層と
    を備え、
    前記メモリセルは、
    プログラムトランジスタと、
    カップリングキャパシタと、
    リードトランジスタと、
    イレースキャパシタと、
    ソースドレインの一方が前記リードトランジスタのソースドレインの一方に接続され、前記リードトランジスタに直列接続されたスイッチトランジスタと
    を備え、前記プログラムトランジスタ、前記カップリングキャパシタ、前記リードトランジスタ、及び前記イレースキャパシタはフローティングゲートを共有し、
    前記第１導電層は第１ポリシリコン層を備え、前記第２導電層は第２ポリシリコン層を備え、前記第１絶縁層はゲート酸化膜を備え、前記第２絶縁層はシリコン窒化膜を備え、第４絶縁層は、コンタクトエッチストップ窒化膜を備え、前記第３絶縁層はサリサイドブロック酸化膜を備え、
    平面視において、前記第１ポリシリコン層の長手方向に直行する方向に隣接して配置された第３ポリシリコン層を備え、
    前記第３ポリシリコン層は、前記第１絶縁層上に配置され、前記第３絶縁層及び前記第３絶縁層上に配置された前記第４絶縁層により被覆され、
    平面視において、前記第１ポリシリコン層の長手方向に直行する方向に隣接して配置され、前記第１ポリシリコン層を挟んで前記第３ポリシリコン層と対向して配置された第４ポリシリコン層を備え、
    前記第４ポリシリコン層は、前記第１絶縁層上に配置され、前記第３絶縁層及び前記第３絶縁層上に配置された前記第４絶縁層により被覆され、
    前記第４絶縁層と前記第１導電層及び前記第２導電層との間の距離を離隔して、電気的に絶縁された前記第１導電層と前記第２導電層にそれぞれ電荷を保持する、不揮発性半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上に配置された第１絶縁層と、
    前記第１絶縁層上に配置され、互いに隣接するメモリセルの一方の第１フローティングゲートを構成する第１導電層と、
    前記第１絶縁層上に配置され、互いに隣接するメモリセルの他方の第２フローティングゲートを構成する第２導電層と、
    前記第１導電層及び前記第２導電層を被覆する第３絶縁層と、
    前記第３絶縁層上に配置された第４絶縁層と、
    前記第１導電層及び前記第２導電層の側壁部に配置された第２絶縁層と
    を備え、
    前記メモリセルは、
    プログラムトランジスタと、
    カップリングキャパシタと、
    リードトランジスタと、
    イレースキャパシタと、
    ソースドレインの一方が前記リードトランジスタのソースドレインの一方に接続され、前記リードトランジスタに直列接続されたスイッチトランジスタと
    を備え、前記プログラムトランジスタ、前記カップリングキャパシタ、前記リードトランジスタ、及び前記イレースキャパシタはフローティングゲートを共有し、
    前記第１導電層は第１ポリシリコン層を備え、前記第２導電層は第２ポリシリコン層を備え、前記第１絶縁層はゲート酸化膜を備え、前記第２絶縁層はシリコン窒化膜を備え、前記第４絶縁層は、コンタクトエッチストップ窒化膜を備え、前記第３絶縁層はサリサイドブロック酸化膜を備え、
    平面視において、前記第１ポリシリコン層の長手方向に直行する方向に隣接して配置された第３ポリシリコン層を備え、
    前記第３ポリシリコン層は、前記第１絶縁層上に配置され、前記第３絶縁層及び前記第３絶縁層上に配置された前記第４絶縁層により被覆され、
    前記第２絶縁層は、側面視において、Ｌ字形状若しくはＬ字の対称構造を備え、
    前記第４絶縁層と前記第１導電層及び前記第２導電層との間の距離を離隔して、電気的に絶縁された前記第１導電層と前記第２導電層にそれぞれ電荷を保持する、不揮発性半導体記憶装置。
  3. 平面視において、前記第１ポリシリコン層の長手方向に直行する方向に隣接して配置され、前記第１ポリシリコン層を挟んで前記第３ポリシリコン層と対向して配置された第４ポリシリコン層を備え、
    前記第４ポリシリコン層は、前記第１絶縁層上に配置され、前記第３絶縁層及び前記第３絶縁層上に配置された前記第４絶縁層により被覆される、請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第１ポリシリコン層と前記第２ポリシリコン層との間にエアギャップ領域を備える、請求項１～３のいずれか1項に記載の不揮発性半導体記憶装置。
  5. 前記エアギャップ領域は、前記第１ポリシリコン層と前記第２ポリシリコン層との間に配置される前記第４絶縁層上に配置される、請求項４に記載の不揮発性半導体記憶装置。
  6. 前記エアギャップ領域は、前記第１ポリシリコン層と前記第２ポリシリコン層との間に配置される前記第３絶縁層と前記第４絶縁層との間に配置される、請求項４に記載の不揮発性半導体記憶装置。
  7. 前記カップリングキャパシタに接続されたカップリングゲート線と、
    前記プログラムトランジスタの基板に接続された基板電圧線と、
    前記スイッチトランジスタのソースドレインに接続されたビット線と、
    前記スイッチトランジスタのゲートに接続されたスイッチゲート線と、
    前記リードトランジスタのソースドレインに接続されたソース線と、
    前記イレースキャパシタのソースドレインに接続されたイレースゲート線と
    を備える、請求項１～６のいずれか1項に記載の不揮発性半導体記憶装置。
  8. 列方向に延伸された複数の書込みビット線と、
    列方向に延伸された複数の読出しビット線と、
    行方向に延伸された複数のスイッチゲート線と
    を備え、
    前記プログラムトランジスタのソースドレインには前記書込みビット線が接続され、前記スイッチトランジスタのソースドレインの他方には前記読出しビット線が接続される、請求項７に記載の不揮発性半導体記憶装置。
  9. 前記読出しビット線に接続される読出しビット線制御回路と、
    前記書込みビット線に接続される書込みビット線制御回路と、
    前記基板電圧線に接続される基板電圧線制御回路と、
    前記カップリングゲート線に接続されるカップリングゲート線制御回路と、
    前記イレースゲート線に接続されるイレースゲート線制御回路と
    を備える、請求項８に記載の不揮発性半導体記憶装置。
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