KR20070098463A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR20070098463A
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gate
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film
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요시타카 사사고
토모유키 이시이
토시유키 미네
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반동체장치 및 그 제조방법에 관한 것으로서 반도체 기판 (1)의 메모리어레이 영역에는, NAND형 플래쉬 메모리의 메모리 셀이 행방향 및 열방향을 따라 매트릭스 형상으로 배치되고 있다. 행방향을 따라 배치된 복수의 메모리 셀은, 열방향으로 연장하는 가늘고 긴 띠형상의 평면 형상을 가지는 소자 분리홈 (3)에 의해 서로 분리되어 있다. 소자 분리홈 (3)은, 그 바닥부에서의 행방향의 지름이, 표면 근방에서의 행방향의 지름보다 큰 미세화된 NAND형 플래쉬 메모리에 있어서, 소자 분리홈의 가공 제품 비율을 저하 시키는 경우 없이, 양호한 소자 분리 특성을 실현하는 기술을 제공한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시의 형태 1인 반도체장치를 나타내는 주요부 평면도이다.
도 2는 도 1의 A-A선 단면도이다.
도 3은 도 1의 B-B선 단면도이다.
도 4는 도 1의 C-C선 단면도이다.
도 5는 도 1의 D-D선 단면도이다.
도 6은 도 1의 E-E선 단면도이다.
도 7은 본 발명의 실시의 형태 1인 반도체장치의 독출 동작을 설명하는 회로도이다.
도 8은 본 발명의 실시의 형태 1인 반도체장치의 기입 동작을 설명하는 회로도이다.
도 9(a), (b)는, 기입시에서의 메모리 셀 아래 기판 표면과 비트선 콘택트측 확산층과의 전자의 교환을 나타내는 설명도이다.
도 10은 기입을 행하지 않는 경우에서의 메모리 셀 아래 기판 표면의 전위, 부유 게이트 전위 변화, 터널 산화막용량 및 기판 공지층 용량의 관계를 나타내는 설명도이다.
도 11은 기입시에 인접 비트선 사이에 흐르는 전류의 경로를 나타내는 설명도이다.
도 12는 본 발명의 실시의 형태 1인 반도체장치의 소거 동작을 설명하는 회로도이다.
도 13은 본 발명의 실시의 형태 1인 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 14는 도 13에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 15는 도 14에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 16은 도 15에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 평면도이다.
도 17은 도 16에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 18은 도 17에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 19는 도 18에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 20은 도 l9에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면 도이다.
도 21은 도 20에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 22는 도 21에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 23은 도 22에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 24는 도 23에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 25는 도 24에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 26은 도 25에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 27은 도 26에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 28은 도 27에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 29는 도 28에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 30은 도 29에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면 도이다.
도 31은 도 30에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 32는 도 31에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 33은 도 32에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 34는 도 33에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 35는 도 34에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 36은 도 35에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 37은 도 36에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 38은 도 37에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 39a는, 실시의 형태 1의 반도체장치 및 비교 예의 소자 분리 특성을 나타내는 그래프, 도 39b는, 실시의 형태 1의 반도체장치에서의 기판 공지층 용량을 나타내는 설명도, 도 39c는, 비교 예의 기판 공지층 용량을 나타내는 설명도이다.
도 40은 본 발명의 실시의 형태 2인 반도체장치를 나타내는 주요부 단면도이다.
도 41은 본 발명의 실시의 형태 2인 반도체장치를 나타내는 주요부 단면도이다.
도 42는 본 발명의 실시의 형태 2인 반도체장치를 나타내는 주요부 단면도이다.
도 43은 본 발명의 실시의 형태 2인 반도체장치를 나타내는 주요부 단면도이다.
도 44는 본 발명의 실시의 형태 2인 반도체장치를 나타내는 주요부 단면도이다.
도 45는 본 발명의 실시의 형태 2인 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 46은 도 45에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 47은 본 발명의 실시의 형태 3인 반도체장치를 나타내는 주요부 단면도이다.
도 48은 본 발명의 실시의 형태 3인 반도체장치를 나타내는 주요부 단면도이다.
도 49는 본 발명의 실시의 형태 3인 반도체장치를 나타내는 주요부 단면도이다.
도 50은 본 발명의 실시의 형태 3인 반도체장치를 나타내는 주요부 단면도이다.
도 51은 본 발명의 실시의 형태 3인 반도체장치를 나타내는 주요부 단면도이다.
도 52는 본 발명의 실시의 형태 2인 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 53은 도 52에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 54는 도 53에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 55는 도 54에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 56은 도 55에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 57은 도 56에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 58은 도 57에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 59는 도 58에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 60은 도 59에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 61은 도 60에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 62는 도 61에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 63은 도 62에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 64는 도 63에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 65는 도 64에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 66은 도 65에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 67은 도 66에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 68은 본 발명의 실시의 형태 4인 반도체장치를 나타내는 주요부 단면도이다.
도 69는 본 발명의 실시의 형태 4인 반도체장치를 나타내는 주요부 단면도이다.
도 70은 본 발명의 실시의 형태 4인 반도체장치를 나타내는 주요부 단면도이다.
도 71은 본 발명의 실시의 형태 4인 반도체장치를 나타내는 주요부 단면도이다.
도 72는 본 발명의 실시의 형태 4인 반도체장치를 나타내는 주요부 단면도이다.
도 73은 본 발명의 실시의 형태 4인 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 74는 도 73에 이어지는 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 75는 본 발명의 실시의 형태 5인 반도체장치를 나타내는 주요부 단면도이다.
도 76은 본 발명의 실시의 형태 5인 반도체장치를 나타내는 주요부 단면도이다.
도 77은 본 발명의 실시의 형태 5인 반도체장치를 나타내는 주요부 단면도이다.
도 78은 본 발명의 실시의 형태 5인 반도체장치를 나타내는 주요부 단면도이다.
도 79는 본 발명의 실시의 형태 5인 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 80은 본 발명의 실시의 형태 6인 반도체장치를 나타내는 주요부 단면도이다.
도 81은 본 발명의 실시의 형태 6인 반도체장치를 나타내는 주요부 단면도이다.
도 82는 본 발명의 실시의 형태 6인 반도체장치를 나타내는 주요부 단면도이다.
도 83은 본 발명의 실시의 형태 6인 반도체장치를 나타내는 주요부 단면도이다.
도 84는 본 발명의 실시의 형태 6인 반도체장치를 나타내는 주요부 단면도이다.
도 85는 본 발명의 실시의 형태 6인 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
도 86은 본 발명의 실시의 형태 7인 반도체장치를 나타내는 주요부 단면도이다.
도 87은 본 발명의 실시의 형태 7인 반도체장치를 나타내는 주요부 단면도이다.
도 88은 본 발명의 실시의 형태 8인 반도체장치의 메모리어레이 영역을 나타내는 주요부 평면도이다.
도 89는 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이다.
도 90은 본 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이 다.
도 91은 본 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이다.
도 92는 본 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이다.
도 93은 본 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이다.
도 94는 본 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이다.
도 95는 본 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이다.
도 96은 본 발명의 실시의 형태 8인 반도체장치를 나타내는 주요부 단면도이다.
도 97은 본 발명의 실시의 형태 8인 반도체장치의 독출 동작을 설명하는 회로도이다.
도 98은 본 발명의 실시의 형태 8인 반도체장치의 기입 동작을 설명하는 회로도이다.
도 99는 본 발명의 실시의 형태 8인 반도체장치의 소거 동작을 설명하는 회로도이다.
도 100a는, 본 발명의 실시의 형태 8인 반도체장치의 독출 전압 조건을 나타 내는 도이고, 도 100b는, 본 발명의 실시의 형태 8인 반도체장치의 기입 전압 조건을 나타내는 도이다.
도 101은 본 발명의 실시의 형태 8인 반도체장치의 제조 방법을 나타내는 주요부 평면도이다.
도 102는 본 발명의 실시의 형태 8인 반도체장치의 제조 방법을 나타내는 주요부 단면도이다.
**주요부위를 나타내는 도면부호의 설명**
1 반도체 기판
3 소자 분리홈
3a, 3b 홈
4 게이트 절연막(터널 절연막)
5 부유 게이트
5a, 5b, 5c, 5d, 5e 다결정 실리콘막
6, 6a, 절연막
7a, 7b 다결정 실리콘막
8 제어 게이트
9 메탈막
1O p형 웰
11 n형 확산층(BLDL)
12 n형 확산층(CSDL)
13 n형 확산층(소스, 드레인)
14 게이트 전극
15 공동
21a, 21b, 21c 질화 실리콘막
22, 22a 산화 실리콘막
23, 23a 산화 실리콘막
24 산화 실리콘막
BLCONT 비트선 콘택트
ST₁, ST₂ 선택 트랜지스터
WL 워드선
본 발명은, 반도체장치 및 그 제조 기술에 관하여 특히, 전기적 개서가 가능한 메모리 셀을 가지는 반도체장치의 미세화 기술에 관한 것이다.
전기적 개서가 가능한 불휘발성 메모리 가운데, 일괄소거가 가능한 것으로 이른바 플래쉬 메모리가 알려져 있다. 플래쉬 메모리는, 휴대성 및 내충격성이 뛰어나 전기적으로 일괄 소거가 가능하기 때문에 최근, 휴대형 퍼스널 컴퓨터나 디지털 카메라 등의 소형 휴대 정보 기기의 기억장치로서 급속히 수요가 확대하고 있다. 그 시장의 확대에는 메모리 셀 면적의 축소에 의한 비트 코스트의 저감이 중요 한 요소이고, 이것을 실현하는 여러가지 메모리 셀 방식이 제안되고 있다.
예를 들면, 비특허 문헌 1에는, 대용량화에 적절한 콘택트레스형 셀의 일종인 AND형 셀 어레이에 있어서, 부유 게이트 및 제어 게이트에 가세하여 제3의 게이트를 메모리 셀내에 갖고, 제3의 게이트에게 주는 전위에 의해 그 하부의 반도체 기판 표면으로 형성되는 반전층을 로컬 비트선으로서 이용하는 구조가 보고되고 있다.
또, 비특허 문헌 2, 3, 4에는, 대용량화에 적절한 콘택트레스형 셀의 일종인, 이른바 NAND형 플래쉬 메모리의 예가 보고되고 있다. 이들의 구조를 이용하는 것에 의해, 메모리 셀의 물리적 면적을 거의 4F² (F:최소 가공 치수)에까지 저감 하는 것에 성공해, 대용량을 실현하고 있다.
그러나 향후, 40 nm세대 이후에까지 플래쉬 메모리의 미세화를 진행함에는, 소자 분리 특성의 보지가 필요하다. 플래쉬 메모리의 기술은 아니지만, 반도체 디바이스의 소자 분리 특성을 개선하기 위한 기술로서 특허 문헌 1을 들어 기술, 즉, 소자 분리홈의 횡방향 치수를 실리콘 기판 표면보다 표고 낮은 실리콘 기판내에서 넓히고 후의 산화 공정으로 홈 끼리를 연결하여 리크 전류매패스를 차단하는 기술이 있다.
[특허 문헌 1] 일본국 특개평8-70112호 공보
[비특허 문헌 1] International Electron Devices Meeting, 2003, p. 823-826
[비특허 문헌 2] International Electrondevices Meeting, 2004, p. 873-876
[비특허 문헌 3] International Solid-State Circuits Conference, 2005, p. 44-45, p.584
[비특허 문헌 4] International Solid-State Circuits Conference, 2005, p. 46-47
그런데 NAND형 플래쉬 메모리와 같은 미세화가 진행된 소자 분리홈에서, 특허 문헌 1에 있는 바와 같은 홈 끼리가 연결될 정도의 실리콘 기판의 산화를 행하면 실리콘이 산화되어 실리콘 산화막이 될 때의 체적 팽창에 의해 생기는 응력에 의해, 실리콘 기판에 결함을 일으키게 한 메모리트랜지스터의 소스·드레인가 펀치쓰루를 일으키게 하는 등의 불편을 일으키게 하게 된다.
NAND형 어레이 구조의 플래쉬 메모리는 워드선 방향으로 나열한 복수의 메모리 셀간에 소자 분리홈이 설치되고 있다. 따라서, 이 소자 분리홈에 의해 분리된 메모리셀 아래의 채널간에 양호한 소자 분리 특성이 확보 가능하지 않는 경우에는, 오독출, 오기입이 생겨 동작 신뢰성이 저하한다.
소자 분리홈은, 홈의 깊이가 큰 만큼 또 홈의 폭이 넓을수록, 소자 분리 특성이 양호하게 된다. 따라서, 메모리 셀 사이즈의 축소에 수반해 소자 분리홈의 폭이 좁아지면 깊이가 같아도 소자 분리 특성은 저하한다. 거기서, 소자 분리 특성을 유지하면서 메모리 셀 사이즈를 축소 하려고 하면, 홈의 폭을 좁게 한 분만큼, 깊이를 크게 할 필요가 있지만, 홈의 어스펙트비의 증대에 의해 홈의 가공 자체가 곤란해진다. 즉, 소자 분리홈의 깊이에 대해 어스펙트비의 증가에 수반하는 가공 제품 비율의 저하와 소자 분리 특성의 저하가 트레이드 오프의 관계에 있다. 따라서, 이 과제를 해결할 수 없으면 메모리 셀 사이즈의 축소가 교착상태가 된다.
또, 소자 분리 특성에 가세해, 기입시의 선택 워드선 아래 셀의 기록을 행하지 않는 셀로의 오기록의 억제가 NAND형 플래시에서의 중요 과제이다. NAND형 플래시에서의 기입은 터널 절연막을 개재시킨 파울러·노드하임(Fowler-Nordheim) 터널 전류를 이용해 실시한다. 도 8은 기입시의 전압 조건을 설명한 회로도이다. 기입은 선택 워드선(SWL)에 접속된 메모리 셀에 대해서 행한다. 동일한 SWL에 접속된 메모리 셀에서도 기입을 행하는 경우와 실시하지 않는 경우가 생기지만, 비트선의 전위에 의해 이것을 제어한다. 선택 트랜지스터(ST₁)에 2 V정도, 선택 워드선(SWL) 아래의 기입을 행하는 메모리 셀에 접속된 비트선에 0 V, 기입을 행하지 않는 메모리 셀에 접속된 비트선에 3 V정도를 인가한다. 공통 소스선, 선택 트랜지스터(ST₂), 웰은 각각0 V이다. 이 상태로, 비선택 워드선(USWL)의 전위를 0 V에서 10 V정도로 급격하게 증가시킨다. (수마이크로 초 정도 이하). 그러면, 비선택 워드선(USWL) 아래의 부유 게이트의 전위는 증가해, 그 전위의 영향으로, 메모리셀 아래의 기판 표면 전위도 증가 하려고 한다.
비트선전위를 3 V정도로 한 비트선에서는 선택 트랜지스터(ST₁)가0FF 상태가 되기 때문에, 메모리셀 아래의 기판 표면 전위는 증가해 VH가 된다. 한편, 비트선전위를 0 V로 한 비트선에서는 선택 트랜지스터 (ST₁)이 0N 상태가 되기 때문에, 비트선 콘택트측으로부터 전자가 메모리 셀 아래 기판 표면에 공급되어 전위는0V가 된다.
기입을 행하지 않는 경우의 메모리 셀 아래 기판 표면의 전위 VH의 정해지는 방법을 도 10에 나타낸다. 비선택 워드선(USWL)의 전위를 0 V에서 10 V에 급증시키는 것으로, 부유 게이트 전위도 ΔVfg만 증가한다. 기판 표면의 전위 VH는 터널 절연막용량 (Cox), 공지층 용량 (Cdep)로 정해지는 커플링비 Cox/ (Cox+Cdep)와ΔVfg의 곱으로 나타내진다.
VH=ΔVfg×Cox/ (Cox+Cdep).................. (1)
가능한 한 큰 VH를 구하는 것으로, 기록을 행하지 않는 셀로의 오기록을 억제할 수가 있지만, 그를 위해서는 (1) 식으로부터 Cox/ (Cox+Cdep)를 크게 하는 것이 요구된다.
본 발명의 목적은, 미세화된 NAND형 플래쉬 메모리에 있어서, 메모리 셀 사이에 설치되는 소자 분리홈의 깊이를 크게 하는 경우 없이, 양호한 소자 분리 특성을 실현할 수 있는 기술을 제공하는 것 또는 기입 소자 전압을 증가시키는 것에 있다.
본 발명의 상기에 그 외의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데, 대표적이지만 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체장치는, 제1 도전형의 반도체 기판의 주요면의 제1 방향 및 이것과 직교하는 제2 방향으로 매트릭스 형상으로 배치된 복수의 메모리 셀을 갖고 상기 복수의 메모리 셀의 각각은 게이트 절연막을 개재시켜 상기 반도체 기판의 주 요면상으로 형성된 부유 게이트와 절연막을 개재시켜 상기 부유 게이트의 상부으로 형성된 제어 게이트를 구비하고 상기 제1 방향에 따라서 복수의 메모리 셀의 각각의 상기 제어 게이트는, 일체가 되어 상기 제1 방향으로 연장하는 워드선을 구성해, 상기 제2 방향에 따라서 배치된 복수메모리 셀은, 서로 직렬로 접속되어 상기 제1 방향으로 인접하는 메모리 셀은, 상기 반도체 기판의 주요면으로 형성되어 상기 제2 방향으로 연장하는 소자 분리홈에 의해 서로 분리되어 상기 소자 분리홈의 바닥부에서의 상기 제1 방향의 지름은, 상기 소자 분리홈의 표면 근방에서의 상기 제1 방향의 지름보다 큰 것이다.
이하, 본 발명의 실시의 형태를 도면에 근거해 상세하게 설명한다. 또한실시의 형태를 설명하기 위한 전도에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 교부하고 그 반복의 설명은 생략 한다.
(실시의 형태 1)
도 1은, 본 발명의 실시의 형태 1인 반도체장치의 메모리어레이 영역을 나타내는 주요부 평면도, 도 2~도 6은, 각각 도 1의 A-A선, B-B선, C-C선, D-D선, E-E선 단면도이다. 또한 도 1은 메모리어레이 영역의 구성을 보기쉽게 하기 위한 일부의 부재의 도시가 생략되고 있다.
본 실시의 형태의 반도체장치는, NAND형 플래쉬 메모리이다. 메모리 셀은, p형 단결정 실리콘으로 이루어지는 반도체 기판(이하, 기판이라고 한다, 1)의 주요면의 p형 웰 (10)으로 형성되어 게이트 절연막(터널 절연막, 4), 부유 게이트 (5), 절연막 (6), 제어 게이트 (8) 및 n형 확산층 (13, 소스, 드레인)을 가지고 있다. 제어 게이트 (8)은, 행방향(도 1의 x방향)으로 연장하고, 워드선 (WL)을 구성하고 있다. p형 웰 (10)과 부유 게이트 (5)는 게이트 절연막 (4)에 의해 분리되어 부유 게이트 (5)와 제어 게이트 (8, 워드선 (WL))은 절연막 (6)에 의해 분리되어 있다.
기판 (1)의 메모리어레이 영역에는, 상기한 구조를 가지는 복수의 메모리 셀이 행방향 및 열방향(도 1의 y방향)을 따라 매트릭스 형상으로 배치되고 있다. 행방향, 즉 워드선 (WL)의 연장방향으로 나열한 복수의 메모리 셀은, 열방향으로 연장하는 가늘고 긴 띠형상의 평면 형상을 가지는 소자 분리홈 (3)에 의해 서로 분리되어 있다. 한편, 열방향으로 나열한 복수의 메모리 셀은, 각각의 n형 확산층 (13)을 개재시켜 서로 직렬로 접속되고 있다.
열방향으로 연장하는 메모리 셀열은 메모리어레이 영역의 일단으로 선택 트랜지스터 (ST₁)에 접속되어 선택 트랜지스터 (ST₁)의 n형 확산층 (11,BLDL)을 개재시켜 비트선 콘택트(BLCONT)에 접속되고 있다. 비트선 콘택트(BLCONT)는, 워드선 (WL)의 상층의 층간 절연막(도시하지 않음)으로 형성되어 이 층간 절연막상으로 형성된 메탈 배선으로 이루어지는 비트선 (BL, 도 7, 도 8)에 접속되고 있다. 또, 열방향으로 연장하는 메모리 셀열은, 메모리어레이 영역의 타단으로 선택 트랜지스터 (ST₂)의 n형 확산층 (12)에 접속되고 있다. 선택 트랜지스터 (ST₂)의 n형 확산층 (12)는 공통 소스선(CSDL)을 구성하고 있다.
도 4 및 도 5에 나타나는 바와 같이 본 실시의 형태의 NAND형 플래쉬 메모리는, 소자 분리홈 (3)의 바닥부에서의 행방향의 지름(Wbottom)이, 표면 근방에서의 행방향의 지름(Wtop)보다 크고 (Wbottom>Wtop)라고 하는 특징이 있다. 후술하는 ㅂ바와 같이, 소자 분리홈 (3)의 단면 형상을 이와 같이 하는 것으로써, 홈의 깊이를 얕게 해도 양호한 소자 분리 특성을 얻을 수 있다.
다음에, 상기 NAND형 플래쉬 메모리의 동작에 대해서 설명한다. 우선, 독출 때에는, 도 7에 나타나는 바와 같이 선택 메모리 셀(SMC)에 접속된 비트선(BLn,BLn-₂)에 1 V, 선택 트랜지스터(ST₁, ST₂)에 5 V정도, 비선택 워드선(U USWL)에 5 V정도, 공통 소스선(CSDL)에 0 V, p형 웰 (10)에 0 V를 각각 인가한다.또한 선택 워드선(SWL)에 독출 판정 전압 (Vread)을 인가해, 선택 메모리 셀(SMC)의0N,0FF를 판정 한다.
기입은, 터널 절연막 (4)를 개재시킨 파울러·노드하임(Fowler-Nordheim) 터널 전류를 이용해 선택 워드선(SWL)에 접속된 복수의 메모리 셀에 대해서 행한다. 이 경우, 선택 워드선(SWL)에 접속된 복수의 메모리 셀 가운데, 기입을 실시하는 메모리 셀과 실시하지 않는 메모리 셀과의 구별은, 비트선(BL)에 인가하는 전압의 대소에 의해 제어한다.
즉, 기입시에는, 도 8에 나타나는 바와 같이 선택 트랜지스터(ST₁)에 2 V정도, 선택 메모리 셀(SMC)에 접속된 비트선(BLn)에 0 V, 다른 비트선에 3 V정도를 각각 인가한다. 공통 소스선(CSL) 및 선택 트랜지스터(ST₂)는 0 V로 한다. 이 상태로, 비선택 워드선(USWL)의 전위를 0 V에서 10 V정도까지 급격(수마이크로 초 정도 이하)에 증가시킨다. 그러면, 비선택 워드선(USWL)아래의 부유 게이트(5)의 전위가 증가해, 그 영향으로, 메모리셀 아래의 기판 표면 전위도 증가 하려고 한다. 이 때, 3 V정도의 전압이 인가된 비트선에 접속된 선택 트랜지스터 (ST₁)은0FF 상태가 되기 때문에, 메모리셀 아래의 기판 표면 전위가 증가한다(VH). 한편, 0 V가 인가된 비트선(BLn)에 접속된 선택 트랜지스터 (ST₁)은0N 상태가 되기 때문에, 비트선 콘택트(BLCONT) 측으로부터 메모리셀 아래의 기판 표면에 전자가 공급되어 그 전위는0V가 된다.
다음에, 선택 워드선(SWL)의 전위를 0 V에서 20 V정도까지 증가시킨다. 이 때, 기판 표면 전위가 0 V의 비트선(BLn)에서는, 부유 게이트-기판 표면간에 큰 전위차가 생겨 기판(1)의 표면으로 부터 부유 게이트(5)에 터널 전류에 의해 전자가 주입되어 기입이 일어난다. 한편, 기판 표면 전위가 VH의 비트선에서는, 부유 게이트-기판 표면간 전위차가 완화되므로, 기입이 일어나지 않는다.
선택 트랜지스터(ST₁)를 개재시킨 메모리셀 아래의 기판 표면과 비트선 콘택트(BLCONT) 측의 확산층 (11)과의 전자의 교환을 도 9 (a), (b)에 나타낸다. 기입을 행하는 경우가 (a), 기입을 행하지 않는 경우가 (b)이다. 또, 기입을 행하지 않는 경우에서의 메모리셀 아래의 기판 표면 전위 (VH), 부유 게이트 전위 변화(ΔVfg), 터널 산화막용량 (Cox), 기판 공지층 용량(Cdep)의 관계를 도 10에 나타낸다.
비선택 워드선 (USWL)를 0 V에서 10 V에 급증시키는 것으로, 부유 게이트 전위도 ΔVfg만 증가한다. 기판 표면 전위 (VH)는, 터널 절연막용량 (Cox) 및 기판 공지층 용량(Cdep)으로 정해지는 커플링비 [Cox/ (Cox+Cdep)]와 부유 게이트 전위 변화 (ΔVfg)와의 곱으로 나타내진다.
VH=ΔVfg×Cox/(Cox+Cdep).............(1)
기입 시에는, 기입을 행하는 메모리 셀에 접속된 비트선(기판 표면 전위 =0V)과 기입을 행하지 않는 메모리 셀에 접속된 비트선(기판 표면 전위 =VH)이 인접하는 곳이 생긴다. 이 때, 기판 표면간의 절연이 불충분하다라고, 도 11에 나타나는 바와 같이, 양자간에 전류가 흘러 기입을 행하지 않는 메모리 셀에 접속된 비트선의 기판 표면 전위는 VH보다 저하해, 기입을 행하는 메모리 셀에 접속된 비트선의 전위는 0 V보다 증가한다. 이 전류가 큰 경우는, 2개의 전위차가 작아져, 기입을 행하는 메모리 셀이 기입되고 있지 않기도 하고, 기입을 행하지 않는 메모리 셀이 기입된다고 하는 기입 불량이 생긴다.
본 실시의 형태에서는, 소자 분리홈 (3)의 바닥부의 지름을 표면 근방의 지름보다 크게 한 것에 의해, 홈의 깊이가 얕은 경우에서도, 홈의 벽면을 따라 흐르는 전류의 경로가 실효적으로 길어지므로, 기판 표면간의 절연성을 확보할 수 있어 양호한 소자 분리 특성을 얻을 수 있다.
소거시에는, 도 12에 나타나는 바와 같이 선택 트랜지스터(ST₁, ST₂)에 끼워진 모든 워드선에―20 V정도의 전압을 인가해, 게이트 절연막을 개재시켜 파울러·노드하임 터널 전류에 의해, 부유 게이트로부터 기판에 전자를 방출한다.
다음에, 도 13~도 38을 이용해 상기 NAND형 플래쉬 메모리의 제조 방법을 설명하는군 , 도 13~도 15, 도 17~도 30은, 도 1의 C-C선을 따른 주요부 단면도에 대응하고 있다.
우선, 도 13에 나타나는 바와 같이 p형 단결정 실리콘으로 이루어지는 기판 (1)에 링을 이온 주입해 p형 웰 (10)을 형성한 후, 열산화법을 이용해 p형 웰 (10)의 표면에 막두께 9 nm정도의 산화 실리콘막으로 되는 게이트 절연막 (4)를 형성한다. 다음에, 도 14에 나타나는 바와 같이 게이트 절연막 (4)의 상부에 링을 도프 한 다결정 실리콘막 (5a) 및 질화 실리콘막 (21a)를 CVD법으로 퇴적한다. 다결정 실리콘막 (5a)는, 후의 공정으로 부유 게이트(5)가 되는 도전막이고, 그 막두께는 50 nm~100 nm정도로 한다. 또, 질화 실리콘막 (21a)의 막두께는 50 nm정도로 한다.
다음에, 도 15에 나타나는 바와 같이, 포토레지스트막을 마스크로 한 드라이에칭으로 질화 실리콘막 (21a)를 패터닝 해, 질화 실리콘막 (21b)로 한다. 도 16은, 메모리어레이 영역으로 형성된 질화 실리콘막 (21b)의 평면 형상을 나타내고 있다. 질화 실리콘막 (21b)는, 열방향(y방향)으로 연장하는 가늘고 긴 띠형상의 평면 형상을 갖고, 기판 (1)의 액티브 영역이 되는 부분을 가리고 있다.
다음에, 도 17에 나타나는 바와 같이 드라이에칭 또는 웨트 에칭에 의해 질화 실리콘막 (21b)를 슬리밍 해, 질화 실리콘막 (21c)로 한다. 이 슬리밍 처리에 의해 얻을 수 있던 질화 실리콘막 (21b)의 폭(W)은, 포트리소그래피의 최소 가공 치수보다 작아진다. 다음에, 도 18에 나타나는 바와 같이 질화 실리콘막 (21c)를 마스크로 한 드라이에칭으로 다결정 실리콘막 (5a)를 패터닝 한다. 이 때, 하층의 게이트 절연막 (4)가 노출하기 전에 에칭을 정지해, 단면 형상이 빗살모양의 다결정 실리콘막 (5b)로 한다.
다음에, 도 19에 나타나는 바와 같이 CVD법을 이용해 산화 실리콘막 (22)를 퇴적한다. 산화 실리콘막 (22)는, 빗살모양으로 패터닝된 다결정 실리콘막 (5b)의 오목부가 완전하게 매입되지 않는 얇은 막두께로 퇴적한다. 다음에, 도 20에 나타나는 바와 같이 산화 실리콘막 (22)를 이방적으로 드라이에칭 하는 것에 의해, 다결정 실리콘막 (5b) 및 질화 실리콘막 (21c)의 각각의 측면으로 사이드 월 형상의 산화 실리콘막 (22a)를 형성한다.
다음에, 도 21에 나타나는 바와 같이 질화 실리콘막 (21c)와 그 측면으로 형성된 산화 실리콘막 (22a)를 마스크로 해, 다결정 실리콘막 (5b)와 그 하층의 게이트 절연막 (4)를 드라이에칭 해, p형 웰 (10)의 표면의 일부를 노출시킨다. 이 에칭에 의해, 다결정 실리콘막 (5b)는, 역 T자형의 단면 형상을 갖고, 소정의 간격으로 서로 분리된 복수의 다결정 실리콘막 (5c)가 된다. 다음에, 도 22에 나타나는 바와 같이 노출한 p형 웰 (10)을 드라이에칭 하는 것에 의해, 복수의 홈 (3a)를 형성한다. 이들의 홈 (3a)는, 열방향으로 연장하는 가늘고 긴 띠형상의 평면 형상을 가지고 있다.
다음에, 도 23에 나타나는 바와 같이, CVD법을 이용해 산화 실리콘막 (23)을 퇴적한다. 산화 실리콘막 (23)은, 홈 (3a)의 내부가 완전하게 매입되지 않는 얇은 막두께로 퇴적한다. 또한 CVD법으로 대신해 열산화법을 이용해 홈 (3a)의 내벽과 다결정 실리콘막 (5b)의 측면에 얇은 열산화막(산화 실리콘막)을 형성해도 좋다. 다음에, 도 24에 나타나는 바와 같이, 산화 실리콘막 (23)을 이방적으로 드라이에칭 하는 것에 의해, 홈 (3a)의 바닥부의 p형 웰 (10)을 노출시킴과 동시에, 산화 실리콘막 (22a), 다결정 실리콘막 (5c) 및 홈 (3a)의 각각의 측면으로 사이드 월 형상의 산화 실리콘막 (23a)를 형성한다.
다음에, 도 25에 나타나는 바와 같이, 홈 (3a)의 바닥부에 노출한 p형 웰 (10)을 등방적으로 에칭 한다. 이에칭은, 드라이 또는 웨트의 어느쪽도 좋다. 이것에 의해, 홈 (3a)의 바닥부가 기판 (1)의 주요면에 대해서 수직인 방향과 수평인 방향으로 확대되어 개구부 근방의 지름보다 바닥부의 지름이 큰 홈 (3b)가 형성된다. 다음에, 도 26에 나타나는 바와 같이, CVD법을 이용해 산화 실리콘막 (24)를 퇴적해, 홈 (3b)의 내부를 산화 실리콘막 (24)로 완전하게 매입한 후, 도 28에 나타나는 바와 같이, 홈 (3b)의 외부의 산화 실리콘막 (24), 사이드 월 형상의 산화 실리콘막 (22a, 23a)를 에치백 해, 홈 (3b)의 내부에만 산화 실리콘막 (24)를 남긴다. 여기까지의 공정에 의해, 도 4 및 도 5에 나타난 바와 같은 표면 근방보다 바닥부의 지름(행방향의 지름)이 큰 소자 분리홈 (3)이 완성한다.
이어서 다결정 실리콘막 (5c)의 상부의 질화 실리콘막 (21c)를 드라이에칭 또는 웨트 에칭에 의해 제거한다. 다음에, 도 29에 나타나는 바와 같이, 서로 이웃이 되는 다결정 실리콘막 (5c)의 스페이스가 완전하게 매입되지 않는 얇은 막두께의 절연막 (6a)를 퇴적해, 다결정 실리콘막 (5c)의 표면을 절연막 (6a)로 가린다. 절연막 (6a)는, 예를 들면 CVD법으로 퇴적한 산화 실리콘막, 또는 CVD법으로 퇴적한 산화 실리콘막/질화 실리콘막/산화 실리콘막의 적층막으로 구성한다.
이 때, 서로 이웃이 되는 다결정 실리콘막 (5c)의 스페이스가 절연막 (6a)로 완전하게 파묻혀 버리면 후의 공정으로 절연막 (6)상에 제어 게이트(8)를 형성했을 때, 부유 게이트(5)의 측벽을 이용한 제어 게이트-부유 게이트간의 용량 증가를 전망할 수 없기 때문에, 커플링비를 확보하는 것이 곤란해진다. 그러나, 본 실시의 형태에서는, 다결정 실리콘막 (5c)의 단면 형상을 역T자형으로 한 것에 의해, 메모리 셀 사이즈의 축소에 수반해, 서로 이웃이 되는 다결정 실리콘막 (5c)의 스페이스가 좁아져도, 이 스페이스가 완전하게 매입되지 않게 절연막 (6)을 퇴적할 수가 있다. 즉, 도 29에 나타내는 스페이스(Lsp)를 확보할 수가 있으므로, 부유 게이트(5)의 측벽을 이용한 제어 게이트-부유 게이트간의 용량을 증가해 커플링비를 확보할 수가 있다.
다음에, 도 30에 나타나는 바와 같이, 절연막 (6a)의 상부에 링을 도프 한 다결정 실리콘막 (7a)를 CVD법으로 퇴적한다. 다결정 실리콘막 (7a)는, 후의 공정으로 형성되는 제어 게이트(7)의 일부가 되는 도전막이다. 도 31은, 이 시점에서의 도 1의 A-A선 단면도이고, 도 32는, 이 시점에서의 도 1의 B-B선 단면이다. 여기로부터의 공정은, 이 A-A선 단면도와 B-B선 단면도를 이용해 설명한다.
다음에, 도 33 및 도 34에 나타나는 바와 같이, 후의 공정으로 선택 트랜지스터(ST₁, ST₂)가 형성되는 영역의 다결정 실리콘막 (7a) 및 절연막 (6a)를 패터닝 해, 각각 다결정 실리콘막 (7b) 및 절연막 (6)으로 한다. 다음에, 도 35 및 도 36에 나타나는 바와 같이, 스퍼터링법을 이용해 메탈막 (9)를 퇴적한다. 메탈막 (9)는, 예를 들면 질화 텅스텐막과 텅스텐막과의 적층막이나, 텅스텐 실리사이드막등의 메탈 실리사이드막으로 이루어진다.
다음에, 도 37 및 도 38에 나타나는 바와 같이, 포토레지스트막을 마스크로 한 드라이에칭으로 메탈막 (9), 다결정 실리콘막 (7b), 절연막 (6) 및 다결정 실리콘막 (5c)를 차례로 패터닝 한다. 여기까지의 공정에 의해, 메탈막 (9)와 다결정 실리콘막 (7b)의 적층막으로 이루어지는 제어 게이트 (8,워드선 (WL))과 다결정 실리콘막 (5c)로 이루어지는 부유 게이트 (5)가 형성된다. 또, 메모리어레이 영역의 단부에는, 메탈막 (9)와 다결정 실리콘막 (7b, 5c)의 적층막으로 이루어지는 선택 트랜지스터(ST₁, ST₂)의 게이트 전극 (14)가 형성된다.
다음에, p형 웰 (10)에 비소를 이온 주입해 n형 확산층(BLDL, 11), n형 확산층(CSDL, 12) 및 n형 확산층 (13)을 형성하는 것으로써, 상기 도 1~도 6에 나타내는 메모리 셀 및 선택 트랜지스터(ST₁, ST₂) 가 완성된다. 도시는 생략 하지만,
그 후, 제어 게이트 (8, 워드선 (WL))의 상부에 층간 절연막을 형성하고 이어서 층간 절연막을 에칭 해, 워드선 (WL), p형 웰 (10), 선택 트랜지스터(ST₁, ST₂), n형 확산층(BLDL, 11) 및 n형 확산층(CSDL, 12)의 각각 도달하는 컨택트홀을 형성한 후, 층간 절연막의 상부에 메탈 배선(비트선)을 형성하는 것으로써, 본 실시의 형태의 NAND형 플래쉬 메모리가 완성한다.
도 39 (a)는, 소자 분리홈의 지름이 표면 근방과 바닥부로 대략 동일한 NAND형 플래쉬 메모리 (비교예)와 본 실시의 형태의 NAND형 플래쉬 메모리의 소자 분리 특성을 비교한 그래프이다. 그래프의 횡축은 소자 분리홈의 폭(WSTI)을 나타내고, 세로축은 소자 분리를 실현하는 최소의 홈 깊이(DSTIc)를 나타내고 있다. 그래프로부터 알 수 있듯이 본 실시의 형태의 NAND형 플래쉬 메모리는, 소자 분리홈의 폭이 비교예와 같아도, 소자 분리를 실현하는 최소의 홈 깊이를 얕게 할 수가 있다. 즉, 본 실시의 형태에 의하면, 소자 분리홈의 어스펙트비를 크게 하는 경우 없이, 메모리 셀 사이즈를 축소할 수가 있으므로, 제조 제품 비율을 저하 시키는 경우 없이, NAND형 플래쉬 메모리를 대용량화할 수가 있다.
또, 도 39 (c)에 나타나는 바와 같이, 본 실시의 형태의 NAND형 플래쉬 메모리는, 소자 분리홈의 바닥부의 지름을 크게 한 것에 의해, 소자 분리홈이 메모리 셀의 하부에까지 연장하고 있다. 한편, 도 39 (c)에 나타나는 바와 같이, 비교예에서는, 소자 분리홈이 메모리 셀의 하부에까지 연장하지 않았다. 소자 분리홈의 내부에는, 기판을 구성하는 실리콘(비유전률=11.9)보다 저유전율의 산화 실리콘막(비유전률=3.9)가 매입되므로, 소자 분리홈이 메모리 셀의 하부에까지 연장하는 것으로, 기판 공지층 용량(Cdep)이 실효적으로 작아진다(Cdep<Cdep'). 이것에 의해, 상기 식(1)에 나타내는 커플링비[Cox/ (Cox+Cdep)]가 커지므로, 기입 저지를 실현하는 기판 표면 전위(VH)를 보다 낮은 부유 게이트 전위 변화 (ΔVfg)로 발생시킬 수가 있다. 즉, 기입시에 비선택 워드선에 인가하는 전압을 낮게 할 수가 있다고 하는 효과를 얻을 수 있다.
(실시의 형태 2)
본 실시의 형태는, 상기 실시의 형태 1과 동일하게 소자 분리홈 (3)의 바닥부의 지름을 표면 근방의 지름보다 크게 하지만, 도 40~도 44에 나타나는 바와 같이, 본 실시의 형태에서는, 소자 분리홈 (3)의 바닥부의 지름이 한층 더 확대되어 인접하는 메모리 셀의 소자 분리홈 (3)의 바닥부와 연결되고 있다. 즉, 메모리어레이 영역의 열방향을 따라 병행에 연장하는 복수의 소자 분리홈 (3)은, 그러한 표면 근방에서는 서로 분리되어 있지만, 바닥부에서는 서로 연결되고 있다. 또한 도 40~도 44은, 각각 도1의 A-A선, B-B선, C-C선, D-D선, E-E선에 대응하는 주요부 단면 도이다.
상기와 같은 소자 분리홈 (3)을 가지는 NAND형태 플래쉬 메모리의 제조 방법을 설명한다. 우선, 상기 실시의 형태1의 도13~도25에 나타내는 공정에 따라, p형태 웰 (10)에 홈 (3a)를 형성한 후, 홈 (3a)의 바닥부에 노출한 p형태 웰 (10)을 등방적으로 에칭 한다. 이것에 의해, 홈 (3a)의 바닥부가 기판 (1)의 주요면에 대해서 수직인 방향과 수평인 방향으로 확대되어 개구부 근방의 지름보다 바닥부의 지름이 큰 홈 (3b)가 형성된다. 이어서, 도 45에 나타나는 바와 같이, 홈 (3b)의 바닥부의 p형태 웰 (10)을 한층 더 등방적으로 에칭 하면, 홈 (3b)의 바닥부의 지름이 한층 더 확대되어 서로 이웃이 되는 홈 (3b) 끼리가 그러한 바닥부로 연결되게 된다. 다음에, 도 46에 나타나는 바와 같이, CVD법을 이용해 산화 실리콘막 (24)를 퇴적해, 홈 (3b)의 내부를 산화 실리콘막 (24)으로 완전하게 매입한다. 그 후의 공정은, 상기 실시의 형태 1과 같다.
소자 분리홈 (3)을 상기와 같은 구조로 했을 경우는, 메모리 셀의 n형태 확산층(13, 소스, 드레인)이 소자 분리홈 (3)까지 도달하지 않게 하는 것이 바람직하다. 즉, 도 40및 도 43에 나타내는 n형태 확산층 (13)의 바닥부로부터 소자 분리홈 (3)까지의 거리(Dp)가 정의 값 (Dp>0)이 되도록 하는 것이 바람직하다. Dp>0이면, 소거시에 부유 게이트 (5)로부터 기판 표면에 방출된 전자가, n형 확산층 (13)과 소자 분리홈 (3)의 사이의 p형 웰 (10)을 전하여 벌크 실리콘에 방출된다. 그러나, Dp=0이 되면, 부유 게이트 (5)로부터 방출된 전자가 n형 확산층 (13)과 확산층 (13)의 사이의 p형 웰 (10)내에 축적되어 버리므로, 부유 게이트-기판 표면 전위간 의 전위차가 작아져, 소거 속도가 매우 늦어진다. 같은 이유로부터, 도 40에 나타내는 n형 확산층 (12)(공통 소스선)의 단부로부터 소자 분리홈 (3)까지의 거리(Dp2)도 정의 값( Dp2>0)이 되도록 하는 것이 바람직하다.
본 실시의 형태에서는, 소자 분리 특성은, 실리콘은 아니고, 소자 분리홈 (3)에 매입된 산화 실리콘막(24)의 절연성에 의해 확보되기 때문에, 상기 실시의 형태 1과 비교해 양호한 소자 분리 특성을 실현할 수 있다.
또, 본 실시의 형태에서는, 실리콘(비유전률=11.9)보다 저유전율의 산화 실리콘막 (비유전률=3.9)가 매입된 소자 분리홈 (3)이 메모리어레이 영역의 전체에 퍼지고 있다. 따라서, 상기 식(1)의 기판 공지층 용량(Cdep)이 상기 실시의 형태 1보다 더 작아지므로 커플링비[Cox/ (Cox+Cdep)]가 한층 더 커진다. 이것에 의해, 기입 저지를 실현하는 기판 표면 전위 (VH)를 보다 낮은 부유 게이트 전위 변화(ΔVfg)로 발생시킬수 있어 기입시에 비선택 워드선에 인가하는 전압을 한층 더 낮게 할 수가 있다.
(실시의 형태 3)
도 47~도 51은, 실시의 형태 3의 반도체장치를 나타내는 주요부 단면도이고, 각각 도 1의 A-A선, B-B선, C-C선, D-D선, E-E선을 따른 주요부 단면도에 대응하고 있다.
상기 실시의 형태 1, 2에서는, 부유 게이트 (5)의 단면 형상을 역T자형로 했으나 본 실시의 형태에서는, 부유 게이트 (5)의 단면 형상을 구형으로 하고 있다. 본 실시의 형태의 제조 방법을 설명하면, 우선, 도 52에 나타나는 바와 같이, 기판 (1)에 p형 웰 (10)을 형성한 후, 열산화법을 이용해 p형 웰 (10)의 표면에 산화 실리콘막으로 이루어지는 게이트 절연막 (4)를 형성한다. 이어서 게이트 절연막 (4)의 상부에 링을 도프 한 다결정 실리콘막 (5d) 및 질화 실리콘막 (21)을 CVD법으로 퇴적한다.
다음에, 도 53에 나타나는 바와 같이, 포토레지스트막을 마스크로 한 드라이에칭으로 질화 실리콘막 (21a)를 패터닝 해, 질화 실리콘막 (21b)로 한다. 이 질화 실리콘막 (21b)의 평면 형상을 나타낸 것이 도 16이다. 다음에, 질화 실리콘막 (21b)를 마스크로 한 드라이에칭으로 다결정 실리콘막 (5d)를 패터닝 해, 다결정 실리콘막 (5e)로 한다. 이어서 게이트 절연막 (4)를 드라이에칭 해, p형 웰 (10)의 표면의 일부를 노출시킨다.
다음에, 도 54에 나타나는 바와 같이, 노출한 p형 웰 (10)을 드라이에칭 하는 것에 의해, 복수의 홈 (3a)를 형성한 후, 도 55에 나타나는 바와 같이 CVD법을 이용해 퇴적한 산화 실리콘막 (23)을 이방적으로 드라이에칭 하는 것에 의해, 홈 (3a)의 바닥부의 p형 웰 (10)을 노출시킴과 동시에, 질화 실리콘막 (21b), 다결정 실리콘막 (5e) 및 홈 (3a)의 각각의 측면으로 사이드 월 형상의 산화 실리콘막 (23a)를 형성한다.
다음에, 도 56에 나타나는 바와 같이, 홈 (3a)의 바닥부에 노출한 p형 웰 (10)을 등방적으로 에칭 하는 것으로써, 홈 (3a)의 바닥부가 기판 (1)의 주요면에 대해서 수직인 방향과 수평인 방향으로 확대되어 개구부 근방의 지름보다 바닥부의 지름이 큰 홈 (3b)가 형성된다. 다음에, 도 57에 나타나는 바와 같이 CVD법을 이용 해 산화 실리콘막 (24)를 퇴적해, 홈 (3b)의 내부를 산화 실리콘막 (24)로 완전하게 매입한 후, 홈 (3b)의 외부의 산화 실리콘막 (23a, 24)를 에치백 해, 홈 (3b)의 내부에만 산화 실리콘막 (24)를 남긴다. 여기까지의 공정에 의해, 표면 근방보다 바닥부의 지름이 큰 소자 분리홈 (3)이 완성한다.
다음에, 도 58에 나타나는 바와 같이, 질화 실리콘막 (21b)를 드라이에칭 또는 웨트에칭에 의해 없앤 후, 절연막 (6a)를 퇴적한다. 절연막 (6a)는, 상기 실시의 형태 1과 같이 CVD법으로 퇴적한 산화 실리콘막/질화 실리콘막/산화 실리콘막의 적층막등으로 구성해도 괜찮지만, 본 실시의 형태에서는, 부유 게이트 (5)의 단면 형상을 구형으로 해, 부유 게이트 상표면에서만 제어 게이트-부유 게이트간의 용량을 확보하기 위해 충분한 용량이 기대할 수 없다. 따라서, 커플링비를 확보하기 위해서는, 절연막 (6a)를 산화 실리콘막/질화 실리콘막/산화 실리콘막의 적층막보다 저유전율 재료, 예를 들면Al2O3 혹은 HfO2등으로 구성한다.
다음에, 도 59에 나타나는 바와 같이, 링을 도프 한 다결정 실리콘막 (7a)를 퇴적한다. 도 60은, 이 시점에서의 도 1의 A-A선 단면도이고, 도 61은 이 시점에서의 도 1의 B-B선 단면이다. 여기로부터의 공정은, 이 A-A선 단면도와 B-B선 단면도를 이용해 설명한다.
다음에, 도 62 및 도 63에 나타나는 바와 같이, 후의 공정으로 선택 트랜지스터(ST₁, ST₂)가 형성되는 영역의 다결정 실리콘막 (7a) 및 절연막 (6a)를 패터닝 해, 각각 다결정 실리콘막 (7b)및 절연막 (6)으로 한다. 다음에, 도 64 및 도 65에 나타나는 바와 같이, 스퍼터링법을 이용해 메탈막 (9)를 퇴적한다. 메탈막 (9)는, 예를 들면 질화 텅스텐막과 텅스텐막의 적층막이나, 텅스텐 실리사이드막등의 메탈 실리사이드막으로 이루어진다.
다음에, 도 66 및 도 67에 나타나는 바와 같이, 포토레지스트막을 마스크로 한 드라이에칭으로 메탈막 (9), 다결정 실리콘막 (7b), 절연막 (6) 및 다결정 실리콘막 (5e)를 차례로 패터닝 한다. 여기까지의 공정에 의해, 메탈막 (9)와 다결정 실리콘막 (7b)의 적층막으로 이루어지는 제어 게이트 (8,워드선 (WL))과 다결정 실리콘막 (5e)로 이루어지는 부유 게이트 (5)가 형성된다. 또, 메모리어레이 영역의 단부에는, 메탈막 (9)와 다결정 실리콘막 (7b, 5e)의 적층막으로 이루어지는 선택 트랜지스터(ST₁, ST₂)의 게이트 전극 (14)가 형성된다. 그 후의 공정은, 상기 실시의 형태 1과 같다.
본 실시의 형태의 NAND형 플래쉬 메모리는, 상기 실시의 형태 1과 같이, 소자 분리홈의 어스펙트비를 크게 하는 경우 없이, 메모리 셀 사이즈를 축소할 수가 있으므로, 제조 제품 비율을 저하 시키는 경우 없이, NAND형 플래쉬 메모리를 대용량화할 수가 있다. 또, 기입시에 비선택 워드선에 인가하는 전압을 낮게 할 수가 있다고 하는 효과도 얻을 수 있다.
(실시의 형태 4)
도 68~도 72는, 실시의 형태 4의 반도체장치를 나타내는 주요부 단면도이고, 각각 도 1의 A-A선, B-B선, C-C선, D-D선, E-E선을 따른 주요부 단면도에 대응하고 있다.
본 실시의 형태는, 상기 실시의 형태 2와 같이, 소자 분리홈 (3)의 바닥부가 인접 메모리 셀의 소자 분리홈 (3)의 바닥부와 연결되고 있다. 또, 상기 실시의 형태 3과 같이, 부유 게이트 (5)의 단면 형상이 구형으로 되어 있다.
본 실시의 형태의 제조 방법을 설명하면, 우선, 상기 실시의 형태 3의 도 52~도 56에 나타내는 공정에 따라, 개구부 근방의 지름보다 바닥부의 지름이 큰 홈 (3b)를 형성한다. , 다음에, 도 73에 나타나는 바와 같이 홈 (3b)의 바닥부의 p형 웰 (10)을 한층 더 등방적으로 에칭 해, 홈 (3b)의 바닥부의 지름을 한층 더 확대하는 것으로, 서로 이웃이 된 홈 (3b)끼리의 바닥부가 연결되도록 한 다음에, 도 74에 나타나는 바와 같이 CVD법을 이용해 산화 실리콘막 (24)를 퇴적해, 홈 (3b)의 내부를 산화 실리콘막 (24)로 완전히 매입한 후, 홈 (3b)의 외부의 산화 실리콘막 (23a, 24)를 에치백 해, 홈 (3b)의 내부에만 산화 실리콘막 (24)를 남긴다. 그 후의 공정은, 상기 실시의 형태 3의 도 57 이후의 공정과 같다.
상기 실시의 형태 2로 설명한 바와 같이 소자 분리홈 (3)을 상기와 같은 구조로 했을 경우는, 메모리 셀의 n형 확산층 (13, 소스, 드레인)이 소자 분리홈 (3)까지 도달하지 않게 하는 것이 바람직하다. 즉, 도 68 및 도 71에 나타내는 확산층 (13)의 바닥부로부터 소자 분리홈 (3)까지의 거리(Dp)가 정의 값 (Dp>0)이 되도록하는 것이 바람직하다. 동일하게 도 68에 나타내는 n형 확산층 (12,공통 소스선)의 단부로부터 소자 분리홈 (3)까지의 거리 (Dp2)도 정의 값 (Dp2>0)이 되도록 하는 것이 바람직하다.
또, 본 실시의 형태에서는, 소자 분리홈 (3)의 소자 분리 특성은 실리콘은 아니고 소자 분리홈 (3)에 매입된 산화 실리콘막 (24)의 절연성으로 확보되기 때문에, 상기 실시의 형태 3과 비교해도 양호한 소자 분리 특성을 실현할 수 있다.
또, 본 실시의 형태에서는, 실리콘(비유전률=11.9)보다 저유전율의 산화 실리콘막(비유전률=3.9)가 매입된 소자 분리홈 (3)이 메모리어레이 영역의 전체에 퍼지고 있다. 따라서, 상기 식(1)의 기판 공지층 용량 (Cdep)이 상기 실시의 형태 1보다 더 작아지므로 커플링비[Cox/ (Cox+Cdep)]가 한층 더 커진다. 이것에 의해, 기입 저지를 실현하는 기판 표면 전위(VH)를 보다 낮은 부유 게이트 전위 변화(ΔVfg)로 발생시킬수 있어 기입시에 비선택 워드선에 인가하는 전압을 한층 더 낮게 할 수가 있다.
(실시의 형태 5)
도 75~도 78은, 실시의 형태 5의 반도체장치를 나타내는 주요부 단면도이고, 각각 도 1의 B-B선, C-C선, D-D선, E-E선을 따른 주요부 단면도에 대응하고 있다. 또한 A-A선 단면에는 소자 분리홈이 없고, 실시의 형태 3의 도 47 ( A-A선 단면)과 같은 단면 구조로 되어 있다.
상기 실시의 형태 1~4에서는, 소자 분리홈 (3)의 내부에 산화 실리콘막 (24)를 매입하고 있지만, 본 실시의 형태에서는, 소자 분리홈 (3)의 내부에 공동 (15)를 설치하고 있다. 공동 (15)를 형성함에는 우선, 상기 실시의 형태 3의 도 57에 나타내는 공정으로 홈 (3b)의 내부에 산화 실리콘막 (24)를 매입할 때, 피복성이 좋지 않는 퇴적 조건을 이용한다. 이와 같이 하면, 도 79에 나타나는 바와 같이, 개구부보다 지름이 좁은 홈 (3b)의 바닥부에는 산화 실리콘막 (24)가 완전하게 매 입되지 않고, 공동 (15)가 형성된다. 그 후의 공정은, 상기 실시의 형태 3의 도 57 이후의 공정과 같다.
본 실시의 형태는, 소자 분리홈 (3)의 내부에 산화 실리콘막 (24)의 공동 (15)(비유전률은 거의 1. 0)이 있기 때문에, 워드선 전위에 의한 소자 분리홈 (3)의 표면의 반전이 생기기 어려워져, 상기 실시의 형태 3과 비교해 양호한 소자 분리 특성을 실현할 수 있다.
또, 소자 분리홈 (3)의 내부에 산화 실리콘막(비유전률 3.9)보다 유전율이 낮은 공동 (15)가 있기 때문에, 상기 식(1)의 기판 공지층 용량(Cdep)이 실시의 형태 3보다 더 작아지고 커플링비[Cox/ (Cox+Cdep)]가 한층 더 커진다. 따라서, 기입 저지를 실현하는 기판 표면 전위(VH)를 보다 낮은 부유 게이트 전위 변화(ΔVfg)로 발생시킬수 있어 기입시에 비선택 워드선에 인가하는 전압을 한층 더 낮게 할 수가 있다.
(실시의 형태 6)
도 80~도 84는, 실시의 형태 6의 반도체장치를 나타내는 주요부 단면도이고, 각각 도 1의 A-A선, B-B선, C-C선, D-D선, E-E선을 따른 주요부 단면도에 대응하고 있다.
본 실시의 형태는, 상기 실시의 형태 2, 4와 같이, 소자 분리홈 (3)의 바닥부가 인접 메모리 셀의 소자 분리홈 (3)의 바닥부와 연결되고 있다. 또, 상기 실시의 형태 5와 같이, 소자 분리홈 (3)의 내부에 공동 (15)가 설치되고 있다. 공동 (15)를 형성함에는, 우선, 상기 실시의 형태 4의 도 74에 나타내는 공정으로 홈 (3b)의 내부에 산화 실리콘막 (24)를 매입할 때, 피복성이 좋지 않는 퇴적 조건을 이용한다. 이와 같이 하면, 도 85에 나타나는 바와 같이, 개구부보다 지름이 좁은 홈 (3b)의 바닥부에는 산화 실리콘막 (24)가 완전하게 매입되지 않고, 공동 (15)가 형성된다. 그 후의 공정은, 상기 실시의 형태 3의 도 57 이후의 공정과 같다.
상기 실시의 형태 2로 설명한 것처럼, 소자 분리홈 (3)을 상기와 같은 구조로 했을 경우는, 메모리 셀의 n형 확산층 (13, 소스, 드레인)이 소자 분리홈 (3)까지 도달하지 않게 하는 것이 바람직하다. 즉, 도 80 및 도 83에 나타내는 확산층 (13)의 바닥부로부터 소자 분리홈 (3)까지의 거리 (Dp)가 정의 값 (Dp>0)이 되도록 하는 것이 바람직하다. 동일하게 도 80에 나타내는 n형 확산층 (12,공통 소스선)의 단부로부터 소자 분리홈 (3)까지의 거리 (Dp2)도 정의 값(Dp2>0)이 되도록 하는 것이 바람직하다.
본 실시의 형태에서는, 소자 분리홈 (3)의 소자 분리 특성은 실리콘은 아니고, 소자 분리홈 (3)에 매입된 산화 실리콘막 (24)의 절연성으로 확보되기 때문에, 상기 실시의 형태 3과 비교해도 양호한 소자 분리 특성을 실현할 수 있다.
본 실시의 형태에서는, 상기 실시의 형태 4와 같이, 소자 분리홈 (3)의 소자 분리 특성은 실리콘은 아니고, 소자 분리홈 (3)에 매입된 산화 실리콘막 (24)의 절연성으로 확보되기 때문에, 상기 실시의 형태 5와 비교해도 양호한 소자 분리 특성을 실현할 수 있다.
본 실시의 형태에서는, 실리콘(비유전률=11.9)보다 저유전율의 산화 실리콘막(비유전률=3.9)가 매입된 소자 분리홈 (3)이 메모리어레이 영역의 전체에 퍼지고 있다. 따라서, 상기 식(1)의 기판 공지층 용량(Cdep)이 상기 실시의 형태 1보다 더 작아지고 커플링비[Cox/ (Cox+Cdep)]가 한층 더 커진다. 이것에 의해, 기입 저지를 실현하는 기판 표면 전위(VH)를 보다 낮은 부유 게이트 전위 변화(ΔVfg)로 발생시킬수 있어 기입시에 비선택 워드선에 인가하는 전압을 한층 더 낮게 할 수가 있다.
(실시의 형태 7)
도 86 및 도 87은, 실시의 형태 7의 반도체장치를 나타내는 주요부 단면도이고, 각각 도 1에서의 A-A, D-D선을 따른 주요부 단면도에 대응하고 있다. 또한 B-B선 단면 C-C선 단면 및 E-E선 단면은, 상기 실시의 형태 6과 같은 단면 구조로 되어 있다.
상기 실시의 형태 1~6은, p형 웰 (10)에 불순물(비소)을 이온 주입하는 것에 의해, 메모리 셀의 n형 확산층 (13, 소스, 드레인)을 형성했지만, 본 실시의 형태는 불순물의 이온 주입에 의한 n형 확산층 (13, 소스, 드레인)의 형성을 실시하고 있지 않다.
n형 확산층 (13)은 열방향으로 나열한 복수의 메모리 셀을 직렬로 접속 하기 위해서 형성하지만, 메모리 셀 사이즈의 축소에 수반해 메모리 셀간의 거리가 30 nm정도 이하가 되면, 열방향으로 나열한 복수의 메모리 셀의 반전층 끼리가 연결되도록 이루어지기 때문에 n형 확산층 (13)의 형성을 생략 할 수가 있다.
본 실시의 형태에 있어서도, 소자 분리홈 (3)의 바닥부의 지름을 표면 근방의 지름보다 크게 하지만, 상기 실시의 형태 2, 4와 같이, 소자 분리홈 (3)의 바닥부가 인접 메모리 셀의 소자 분리홈 (3)의 바닥부와 연결되도록 해도 괜찮다. 또, 상기 실시의 형태 5, 6과 같이, 소자 분리홈 (3)의 내부에 공동 (15)를 설치해도 좋다.
소자 분리홈 (3)의 바닥부가 인접 메모리 셀의 소자 분리홈 (3)의 바닥부와 연결되도록 하는 경우, 확산층 (13)을 만들지 않으면, 실시예 2, 4, 6의 경우에 고려할 필요가 있는 확산층의 바닥부와 실리콘 와이어의 바닥부의 사이의 거리 (Dp)가 정의 값이 되도록 확산층을 형성한다고 하는 것도 필요하게 된다. 확산층 (13)을 형성하는 경우에는, 미세화가 진행되는 것에 따라 실리콘 와이어의 두께도 얇아지므로 거리 (Dp)를 확보하기 위해서는 확산층 (13)도 얇게 형성하지 않으면 안되어, 이것은 매우 곤란하다. 미세화가 진행되면 워드선간 거리도 그에 따라 작아지므로, 독출/기입시에 인접하는 워드선에 정전위를 인가하는 것만으로, 그 사이의 워드선 스페이스부의 실리콘 기판 표면도 반전 상태가 된다. 따라서 확산층 (13)을 형성하지 않아도 통상의 NAND형 플래시의 동작을 실현될 수 있게 된다.
한편, 거리(Dp2) 에 관해서는 정의 값이 되도록 하는 것이 중요하다. 이것은, 실시예 2, 4와 동일하게, ST₂의 게이트가 벌크실리콘 영역과 실리콘 와이어 영역에 걸치도록 해 형성하는 것으로, 메모리 셀은 실리콘 와이어상으로 형성하고 또한 Dp2>0이 되도록 할 수 있다.
(실시의 형태 8)
도 88은, 본 발명의 실시의 형태 8인 반도체장치의 메모리어레이 영역을 나타내는 주요부 평면도, 도 89~도 96은, 각각 도 88의 A-A선,A2-A2선,B-B선,B2-B2선 C-C선,D-D선, E-E선, F-F선을 따른 단면도이다. 또한 도 88은 메모리어레이 영역의 구성을 보기 쉽게 하기 위해서, 일부의 부재의 도시가 생략되고 있다.
상기 실시의 형태 1~7은, 열방향으로 연장하는 메모리 셀열 마다 1개의 비트선 콘택트(BLCONT)를 설치하고 있지만, 본 실시의 형태는, 2개의 메모리 셀열에 1개의 비율로 비트선 콘택트(BLCONT)를 설치하고 있다. 즉, 메탈 배선으로 이루어지는 비트선 (BL)은, 1개당 2개의 메모리 셀열에 접속되고 있다(도 97~도 99). 이러한 비트선레이아웃은, 메모리 셀 사이즈의 축소에 수반해 비트선(BL)의 피치가 좁아져 메모리 셀열 마다 1개의 비트선 콘택트(BLCONT)를 설치하거나 메모리 셀열 마다 1개의 비트선(BL)을 설치하거나 하는 것이 곤란하게 되었을 경우에 유효하다.
열방향으로 연장하는 메모리 셀열은, 메모리어레이 영역의 일단으로 2개의 선택 트랜지스터 (ST₁-₁) 및 선택 트랜지스터 (ST₁-₂)에 접속되어 이들 2개의 선택 트랜지스터(ST₁-₁,ST₁-₂)를 개재시켜 n형 확산층 (11, BLDL), 비트선 콘택트(BLCONT) 및 비트선(BL)에 접속되고 있다. 또, 상기 메모리 셀열에 인접하는 또 1개의 메모리 셀열도, 2개의 선택 트랜지스터(ST₁-₁, ST₁-₂)를 개재시켜 상기 n형 확산층 (11,BLDL), 비트선 콘택트(BLCONT) 및 비트선(BL)에 접속되고 있다.
서로 이웃이 된 2개의 메모리 셀열 가운데 어느쪽을 n형 확산층 (11,BLDL)에 접속할지는, 선택 트랜지스터(ST₁-₁,ST₁-₂)의 0N,0FF에 의해 제어된다. 이것을 실현하기 위해서, 도 88 및 도 92의 Loff로 나타내는 선택 트랜지스터 (ST₁-₁)의 게이트 전극 (14)의 단부로부터 n형 확산층 (11,BLDL)에 접하는 소자 분리홈 (3)의 단부까지의 길이는, Loff>0이 되고 있다. 즉, 공통의 n형 확산층 (11,BLDL)에 접속된 2개의 메모리 셀열의 한쪽에 접속된 선택 트랜지스터 (ST₁-₁)의 채널과 다른 쪽에 접속된 선택 트랜지스터 (ST₁-₁)의 채널이라는 것은, 소자 분리홈 (3)에 의해 서로 분리되어 있다.
또, 선택 트랜지스터(ST₁-₁, ST₁-₂)의 게이트 전극 (14)는, 상기 실시의
형태 1~7의 선택 트랜지스터(ST₁)의 게이트 전극 (14)와 같이, 부유 게이트 재료(다결정 실리콘막 5e)와 제어 게이트(워드선) 재료(메탈막 (9) 및 다결정 실리콘막 (7b))의 적층 구조를 가지고 있지만, 단면도에 나타나는 바와 같이, 선택 트랜지스터 (ST₁-₁)의 부유 게이트 재료(다결정 실리콘막 5e)와 선택 트랜지스터 (ST₁-₂)의 부유게이트 재료(다결정 실리콘막 5e)라는 것은, 서로 절연되어 다른 제어 게이트 재료(메탈막 (9) 및 다결정 실리콘막 (7b))와 접속되어 각각 독립으로 급전 가능해지고 있다.
본 실시의 형태의 소자 분리홈 (3)은 예를 들면 상기 실시의 형태 2, 4와 같은 방법으로 형성하지만, 도 92에 나타나는 바와 같이, n형 확산층 (11,BLDL)이 형성된 영역의 p형 웰 (10)은 n형 확산층 (11,BLDL)의 하부에서 기판 (1)에 접속되고 있다.
다음에, 본 실시의 형태의 NAND형 플래쉬 메모리의 동작에 대해서 설명한다. 예를 들면 도 97에 나타내는 메모리 셀(MCn ,L)의 독출 때에는, 메모리 셀(MCn ,L)에 접
속된 비트선(BLn)에 1 V, 다른 비트선에 0 V를 각각 인가한다. 또, 선택 트랜지스터 (ST₁-₁)에 0V, 선택 트랜지스터 (ST₁-₂)에 5 V정도, 비선택 워드선(USWL)에 5 V정도, 공통 소스선(CSDL)에 0 V, p형 웰 (10)에 0 V를 각각 인가한다. 또한 선 택 워드선(SWL)에 독출 판정 전압(Vread)을 인가해, 메모리 셀(MCn ,L)의 0N,0FF를 판정 한다.
기입은 터널 절연막 (4)를 개재시킨 파울러·노드하임 터널 전류를 이용해 선택 워드선(SWL)에 접속된 복수의 메모리 셀에 대해서 행한다. 이 경우, 선택 워드선(SWL)에 접속된 복수의 메모리 셀 가운데, 기입을 실시하는 메모리 셀과 실시하지 않는 메모리 셀과의 구별은 비트선(BL)에 인가하는 전압의 대소에 의해 제어한다.
즉, 도 98에 나타내는 메모리 셀(MCn ,L)의 기입시에는, 메모리 셀(MCn ,L)에 접속된 비트선(BLn)에 0 V, 다른 비트선에 3 V정도를 각각 인가한다. 또, 선택 트랜지스터 (ST₁-₁)에 0 V, 선택 트랜지스터 (ST₁-₂)에 2 V정도, 공통 소스선(CSDL)에 0 V, 선택 트랜지스터 (ST₂), p형 웰 (10)에 0 V를 각각 인가한다. 이 상태로, 비선택 워드선(USWL)의 전위를 0 V에서 10V정도까지 급격(수마이크로 초 정도 이하)하게 증가시킨다. 그러면, 비선택 워드선(USWL)아래의 부유 게이트 (5)의 전위가 증가해, 그 영향으로, 메모리셀 아래의 기판 표면 전위도 증가 하려고 한다. 비트선을 3 V정도로 한 경우에서는 선택 트랜지스터 (ST₁-₁)이 0FF 상태가 되기 때문에, 메모리셀 아래의 기판 표면 전위는 증가해 VH가 된다. 한편, 비트선전위를 0 V로 한 비트선에서는 선택 트랜지스터 (ST₁-₁)이 0N 상태가 되기 때문에, 비트선 콘택트측으로부터 전자가 메모리셀 아래의 기판 표면에 공급되어 전위는 0V가 된다.
다음에, 선택 워드선(SWL)의 전위를 0 V에서 20 V정도까지 증가시킨다. 이 때, 기판 표면의 전위가 0V의 비트선에서는, 부유 게이트-기판 표면간에 큰 전위차가 생겨 기판 표면으로부터 부유 게이트에 터널 전류에 의해 전자가 주입되고 기입이 일어난다. 한편, 기판 표면의 전위가 VH의 비트선에서는, 부유 게이트-기판 표면간 전위차가 완화되어 기입이 일어나지 않는다.
동일한 비트선 콘택트, 선택 워드선에 접속된 메모리 셀 (MCn ,L)과 메모리 셀 (MCn,R)의 독출과 기입의 전압 조건을 도 100에 정리한다. 독출 전압 조건이 (a), 기입 전압 조건이 (b)이다. 도 1OO(b)로 Prog.는 메모리 셀에 기입을 행하는 경우, Inhibit은 기입을 행하지 않는 경우이다. 기입에 관해서는, 메모리 셀(MCn ,L)에 기입을 행하는 경우에는 자동적으로 메모리 셀(MCn .R)은 기입을 행하지 않는 상태가 된다. 즉, 선택 트랜지스터 (ST₁-₁)이 OFF의 경우에는 메모리 셀(MCn ,R) 하의 기판 표면은 BLn의 전위에 의하지 않고 VH가 되고, 선택 트랜지스터 (ST₁-₂)가 0FF의 경우에는 메모리 셀(MCn) 아래의 기판 표면은 BLn의 전위에 의하지 않고 VH가 되어, 각각 기입이 일어나지 않는다.
소거시에는, 도 99에 나타나는 바와 같이 선택 트랜지스터(ST₁-₁, ST₁-₂)와 선택 트랜지스터 (ST₂)에 끼워진 모든 워드선에―20 V정도의 전압을 인가해, 게이트 절연막을 개재시켜 파울러·노드하임 터널 전류에 의해, 부유 게이트로부터 기판에 전자를 방출한다.
본 실시의 형태의 반도체장치는, 실시의 형태 4와 같은 방법에 의해 제조할 수 있다. 다만 도중 질화 실리콘막 (21a)를 도 101과 같은 평면 형상으로 한다. 또, 워드선의 가공 시에 선택 트랜지스터 (ST₁-₁), 선택 트랜지스터 (ST₁-₂)의 경계부분에서 다결정실리콘막 (5b)가 분단되어 버리지 않게 할 필요가 있다. 워드선의 제어 게이트층 (8a, 7b)를 패터닝 한 후, 도 102와 같이, 선택 트랜지스터 (ST₁-₁), 선택 트랜지스터 (ST₁-₂)의 경계 부분에 레지스트 패턴 (17)을 형성한다. 그 후, 제어 게이트와 레지스트 패턴 (17)을 마스크로서 절연막 (6), 다결정 실리콘막 (5a)를 가공한다. 도 102는 A-A단면이지만,A2-A2단면, B-B단면, B2-B2단면에서의 선택 트랜지스터 (ST₁-₁), 선택 트랜지스터 (ST₁-₂)의 경계 부분도 마찬가지이다.
실시의 형태 2, 4의 경우와 같이, 도중 메모리 셀의 확산층 (13, 소스, 드레인)을 형성할 때에, 도 89, 도 90, 도 94의 치수 Dp가 정의 값이 되도록 하는 것이 중요하다. 소거시에 부유 게이트로부터 실리콘 기판 표면에 방출된 전자가, p형 웰 (10)을 전하여, 벌크 실리콘(기판 (1))에 방출되도록 해야 한다.Dp=0가 되면, 소거시에 방출된 전자가 p형 웰 (10)중에 축적되어 버려, 부유게이트 p형 웰 (10) 표면간의 전위차가 작아져, 소거가 매우 저속이 된다.
동일한 이유로써, 도 89, 도 90의 거리 (Dp2)도 정의 값이 되도록 하는 것이 중요하다. 선택 트랜지스터 (ST₂)의 게이트가 벌크 실리콘 영역(기판 (1))과 p형 웰 (10)에 걸쳐지도록 해 형성하는 것으로, Dp2>0이 된다.
본 실시의 형태에서는, 소자 분리 특성은, 실리콘은 아니고, 소자 분리홈 (3)에 매입된 산화 실리콘막(24)의 절연성에 의해 확보되기 때문에, 상기 실시의 형태 1과 비교해 양호한 소자 분리 특성을 실현할 수 있다.
또, 본 실시의 형태에서는, 실리콘(비유전률=11. 9)보다 저유전율의 산화 실리콘막(비유전률=3. 9)가 매입된 소자 분리홈 (3)이 메모리어레이 영역의 전체에 퍼지고 있다. 따라서, 상기 식(1)의 기판 공지층 용량(Cdep)이 상기 실시의 형태 1보다 한층 더 작아지므로, 커플링비[Cox/ (Cox+Cdep)]가 한층 더 커진다. 이것에 의해, 기입 저지를 실현하는 기판 표면 전위(VH)를 보다 낮은 부유 게이트 전위 변화(ΔVfg)로 발생시킬수 있어 기입시에 비선택 워드선에 인가하는 전압을 한층 더 낮게 할 수가 있다.
이상, 본 발명자에 의해 된 발명을 실시의 형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시의 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
본 발명은, 휴대형 퍼스널 컴퓨터나 디지털 카메라등의 소형 휴대 정보 기기용 기억장치에 이용하는 플래쉬 메모리에 이용되는 것이다.
본원에 있어서 개시되는 발명 가운데, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
미세화된 NAND형 플래쉬 메모리에 있어서, 양호한 소자 분리 특성을 실현할 수가 있다.

Claims (14)

  1. 제1 도전형의 반도체 기판의 주요면의 제1 방향 및 이것과 직교하는 제2 방향으로 매트릭스 형상으로 배치된 복수의 메모리 셀을 갖고,
    상기 복수의 메모리 셀의 각각은 게이트 절연막을 개재시켜 상기 반도체 기판의 주요면상으로 형성된 부유 게이트와 절연막을 개재시켜 상기 부유 게이트의 상부으로 형성된 제어 게이트를 구비하고,
    상기 제1 방향을 따라 배치된 복수의 메모리 셀의 각각의 상기 제어 게이트는 일체가 되어 상기 제1 방향으로 연장하는 워드선을 구성하고,
    상기 제2 방향을 따라 배치된 복수의 메모리 셀은 직렬로 접속되고,
    상기 제1 방향으로 인접하는 메모리 셀은, 상기 반도체 기판의 주요면으로 형성되어 상기 제2 방향으로 연장하는 소자 분리홈에 의해 서로 분리되고,
    상기 소자 분리홈의 바닥부에서의 상기 제1 방향의 지름은, 상기 반도체 기판의 표면에서의 상기 제1 방향의 지름보다 큰 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 소자 분리홈에 매입된 절연막중의 일부에 공극이 설치되고 있는 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 제1 방향으로 인접하는 상기 소자 분리홈은 그들의 바닥부가 서로 연결되고 있는 것을 특징으로 하는 반도체장치.
  4. 청구항 3에 있어서,
    상기 소자 분리홈에 매입된 절연막중의 일부에 공극이 설치되고 있는 것을 특징으로 반도체장치.
  5. 청구항 1에 있어서,
    상기 제2 방향을 따라 배치된 메모리 셀열의 단부는 선택 트랜지스터를 개재시켜 제2 도전형의 확산층에 접속되고 있는 것을 특징으로 하는 반도체장치.
  6. 청구항 1에 있어서,
    상기 부유 게이트의 단면 형상은 역T자형인 것을 특징으로 하는 반도체장치.
  7. 청구항 5에 있어서,
    상기 제1 방향으로 인접하는 상기 선택 트랜지스터의 게이트에는 독립으로 전위를 급전 할 수 있고 또한 상기 제2 도전형의 확산층은, 상기 제1 방향으로 인접하는 상기 선택 트랜지스터 2개마다 공유되고 있는 것을 특징으로 하는 반도체장치.
  8. (a) 반도체 기판중에 제1 도전형의 웰을 형성하는 공정과,
    (b) 상기 반도체 기판상에 제1 절연막을 형성하는 공정과,
    (c) 상기 웰과는 상기 제1 절연막을 개재시켜 상기 실리콘 기판에 평행한 제1의 방향과 상기 반도체 기판에 평행으로 또한 상기 제1의 방향으로 수직인 제2의 방향으로 등간격으로 나열한 복수의 제1 게이트를 형성하는 공정과,
    (d) 상기 제1의 방향으로 인접하는 상기 제1 게이트의 간격으로 제2 방향으로 연장하도록 상기 실리콘 기판중에 소자 분리홈을 형성하는 공정과,
    (e) 상기 소자 분리홈을 절연막으로 매입하는 공정과,
    (f) 상기 제1 게이트와 제2 절연막을 개재시켜 제2 게이트를 제1의 방향으로 연장하여 형성하는 공정을 포함하고,
    상기(d) 소자 분리홈을 형성하는 공정은 상기 소자 분리홈의 상기 제1의 방향의 치수를 상기 실리콘 기판 표면보다 깊은 표고로 최대가 되도록 하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 청구항 8에 있어서,
    상기 반도체 기판에 소자 분리홈을 형성할 때,
    (g) 제1의 깊이가 소자 분리홈을 형성하는 공정과,
    (h) 상기 제1의 깊이가 홈내의 상기 실리콘 기판 표면에 절연막을 형성하는 공정과,
    (i) 상기 절연막을 이방적으로 에칭해 상기 제1의 깊이가 홈의 바닥부의 상 기 절연막만을 제거하는 공정과,
    (j) 상기 반도체 기판을 등방적으로 에칭하고, 상기 반도체 기판 표면에 수직인 방향과 수평의 방향의 양방향에 상기 홈을 넓히는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 청구항 8에 있어서,
    상기 소자 분리홈을 상기 절연막으로 매입할 때에 상기 절연막중에 공동을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 청구항 8에 있어서,
    상기 소자 분리홈을 형성할 때, 상기 제1 방향으로 인접하는 소자 분리홈을 상기 반도체 기판 내부에서 서로 연결시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법
  12. 청구항 11에 있어서,
    상기 소자 분리홈을 상기 절연막으로 매입할 때, 상기 절연막중에 공동을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 청구항 11에 있어서,
    상기 반도체 기판에 상기 소자 분리홈을 형성할 때,
    (k) 실리콘 기판상으로 형성한 웰상에 상기 제1 절연막을 개재시켜 상기 제2 방향으로 연장하는 상기 제1 게이트 재료를 퇴적하는 공정과,
    (l) 상기 제1 게이트 재료상에 더미 절연막을 퇴적하는 공정과, 상기 제1 게이트와 상기 더미 절연막을 제2 방향으로 연장하는 라인/스페이스 패턴으로 형성하여 제1 절연막의 일부를 노출시키는 공정과,
    (m) 상기(l) 공정으로 형성한 상기 제1 게이트와 상기 더미 절연막의 라인/스페이스를 마스크에 노출한 상기 제1 절연막의 일부를 제거해 상기 실리콘 기판을 일부 노출시키는 공정과,
    (n) 상기(l) 공정으로 형성한 상기 제1 게이트와 상기 더미 절연막의 라인/스페이스를 마스크에 상기 노출시킨 상기 실리콘 기판을 제1의 깊이까지 에칭 하는 공정과,
    (o) 상기 제1의 깊이가 홈내의 상기 실리콘 기판 표면과 상기 제1 게이트의 노출한 측벽에 실리콘 산화막을 형성하는 공정과,
    (p) 상기 실리콘 산화막을 이방적으로 에칭 해 상기 제1의 깊이가 홈의 바닥부의 상기 실리콘 산화막만을 제거하는 공정과,
    (q) 상기(p) 공정에 이어서 실리콘 기판을 등방적으로 에칭 해 상기 실리콘 기판 표면에 수직인 방향과 수평의 방향의 양방향에 상기 홈을 넓히는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  14. 청구항 13에 있어서,
    상기 (q) 공정에 있어서, 상기 제1 방향으로 인접한 소자 분리홈끼리가 연결될 때까지 상기 홈을 넓히는 것을 특징으로 하는 반도체장치의 제조 방법.
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