KR20050094763A - 불휘발성 반도체 기억장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 108
- 238000004519 manufacturing process Methods 0.000 title claims description 71
- 230000015654 memory Effects 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 96
- 229920005591 polysilicon Polymers 0.000 claims description 96
- 239000000463 material Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 7
- 238000007667 floating Methods 0.000 abstract description 144
- 230000008878 coupling Effects 0.000 abstract description 22
- 238000010168 coupling process Methods 0.000 abstract description 22
- 238000005859 coupling reaction Methods 0.000 abstract description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 77
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 77
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 71
- 229910052814 silicon oxide Inorganic materials 0.000 description 71
- 238000001312 dry etching Methods 0.000 description 21
- 239000010410 layer Substances 0.000 description 20
- 230000009467 reduction Effects 0.000 description 17
- 230000008859 change Effects 0.000 description 14
- 238000005530 etching Methods 0.000 description 12
- 238000001459 lithography Methods 0.000 description 12
- 238000000059 patterning Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 238000010030 laminating Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
90nm세대 이후의 미세화가 진행한 불휘발성 반도체 기억장치에 있어서, 인접하는 부유 게이트 사이의 정전용량을 저감하고, 인접하는 메모리셀 사이의 간섭에 의한 문턱치 변화를 저감할 수 있는 기술을 제공한다.
메모리셀의 부유 게이트(3)의 형상을 볼록형으로 하고, 부유 게이트(3)의 제어 게이트(4)와 제 2 절연막(8)을 개재하고 있는 부분을 부유 게이트(3)의 저부보다도 작은 치수로 하는 것에 의해, 부유 게이트(3)와 제어 게이트(4)의 사이의 면적은 충분히 확보하면서, 인접하는 워드선(WL) 아래의 부유 게이트(3) 사이에서의 대향면적을 저감시켜, 부유 게이트(3)와 제어 게이트(4)의 사이의 용량결합비를 확보한 채, 인접하는 부유 게이트(3) 사이의 대향면적을 저감하여 문턱치 변동의 영향을 저감한다.
Description
본 발명은, 반도체 기억장치 및 그 제조 기술에 관한 것으로, 특히, 전기적 재기록이 가능한 불휘발성 반도체 기억장치에 적용하는 유효한 기술에 관한 것이다.
전기적 재기록이 가능한 불휘발성 반도체 기억장치 중, 일괄 소거가 가능한 것으로서, 소위 플래시메모리가 알려져 있다. 플래시메모리는 휴대성, 내충격성에 뛰어나, 전기적으로 일괄 소거가 가능한 것으로, 최근, 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등의 소형 휴대 정보기기 기억장치로서 급속히 수요가 확대하고 있다. 그 시장의 확대에는, 메모리셀 면적의 축소에 의한 비트 가격의 저감이 주요한 요소이다. 이 과제를 해결하기 위해, 프로세스 룰의 축소에 의한 물리적인 셀 면적의 축소 또는 다치(多値)기술에 의한 비트당 셀 면적의 축소가 행하여져 왔다.
또한, 플래시메모리에서는, 기록/소거 속도를 충분하게 하기 위해서, 소위 커플링비를 충분히 크게 하고, 제어 게이트에 인가되는 전압에 대한 부유 게이트 전압의 비를 크게 할 필요가 있다. 커플링비는, 부유 게이트와 제어 게이트와의 사이의 정전용량(Cfg-cg)과 부유 게이트의 주위의 모든 정전용량(Ctot)의 비(Cfg-cg/Ctot)로 표현된다.
18V정도 이하의 제어 게이트 전압으로 기록/소거를 행하기 위해서는, 커플링비는 0.6정도 이상으로 할 필요가 있다. 종래, 커플링비를 충분하게 하기 위해서, 제어 게이트 측으로 돌출한 형상 등이 이용되어 있다(비특허문헌 1,2). 실제로, 종래의 130nm세대까지의 플래시메모리에서는, 이것들의 부유 게이트 형상을 사용함으로써, 충분한 기록/소거 속도를 달성할 수 있다.
한편, 특허문헌으로서는, 특개평 5-335588호 공보(특허문헌 1), 특개평 9-8155호 공보(특허문헌 2), 특개평 11-17038호 공보(특허문헌 3)에도 마찬가지로 커플링비를 향상시키는 기술이 기술되어 있다.
[특허문헌1] 특개평 5-335588호 공보
[특허문헌2] 특개평 9-8155호 공보
[특허문헌3] 특개평 11-17038호 공보
[비특허문헌1] International Electron Devices Meeting, 2002 p.919~922
[비특허문헌2] 2003 Symposium on VLSI Technology Digest Symposium p.89-90
그러나, 상기 특허문헌 1, 2, 3에서는, 부유 게이트 형상의 최미세부가 최소가공 치수로 되어 있기 때문에, 메모리셀 면적을 작게 할 수 없다. 다시 말해, 최소가공 치수로 부유 게이트나 워드선을 형성할 필요가 있는 현재 및 이후의 플래시메모리에서는 사용할 수 없다.
또한, 상기 비특허문헌 1, 2에서는, 메모리셀의 미세화가 더욱 진행하면, 새로운 과제가 발생하게 된다. 다시 말해, 인접하는 부유 게이트간의 거리가 가까워지기 때문에, 부유 게이트 사이의 용량결합이 커지고, 인접하는 부유 게이트 사이의 간섭이 커지는 문제이다. 구체적으로는, 인접하는 메모리셀의 문턱치 변화(전위변화)에 비례한 주목하는 메모리셀의 문턱치 변화를 무시할 수 없을 만큼 커진다. 특히 다치기술을 이용할 경우, 이 문턱치 변화를 고려하여, 각 수준의 문턱치 간격을 크게 할 필요가 있기 때문에 성능이나 신뢰성을 저하시키는 원인이 된다. 종래 사용해 온 직육면체형의 부유 게이트는, 인접하는 부유 게이트 사이의 대향면적이 크다. 이것 때문에, 90nm세대 이후에서는, 다치기술을 이용한 비트 가격으로 저감과 기록/소거 속도의 확보를 양립할 수 없다.
본 발명의 목적은, 90nm세대 이후의 미세화가 진행한 불휘발성 반도체 기억장치에 있어서, 인접하는 부유 게이트 사이의 정전용량을 저감하고, 인접하는 메모리셀 사이의 간섭에 의한 문턱치 변화를 저감할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적으로 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 의한 불휘발성 반도체 기억장치는, 반도체기판에 형성된 제 1 도전형의 웰과, 반도체기판 상에 게이트 절연막을 개재하여 반도체기판에 평행하고 또제 1 방향에 수직한 제 2 방향에 등간격으로 나열되는 복수의 부유 게이트와, 부유 게이트를 덮는 제 2 절연막을 개재하여 형성된 제 1 방향에 연재(延在)하는 제어 게이트(워드선)를 구비하고, 부유 게이트의 제 2 절연막과 접촉하는 부분의 제 1 방향의 치수를 부유 게이트의 게이트 절연막과 접촉하는 부분의 제 1 방향의 치수보다도 작게 한다.
본 발명에 의한 불휘발성 반도체 기억장치의 제조방법은, 반도체기판에 제 1 도전형의 웰을 형성하는 공정과, 반도체기판 상에 게이트 절연막을 형성하는 공정과, 웰과 게이트 절연막을 개재하여 반도체기판에 평행하고 또 제 1 방향에 수직한 제 2 방향에 등간격으로 나열되는 복수의 부유 게이트를 형성하는 공정과, 제 2 방향에 연재하는 복수의 제 3 게이트를, 반도체기판과 제 3 절연막을 개재하고 또 부유 게이트와 제 4 절연막을 개재하여 형성하는 공정과, 부유 게이트와는 제 2 절연막을 개재하고, 제 3 게이트와 제 5 절연막 및 제 2 절연막을 개재하여 제 1 방향으로 연재하는 복수의 제어 게이트(워드선)를 형성하는 공정을 포함하고, 부유 게이트의 제 2 절연막과 접촉하는 부분의 제 1 방향의 치수를 부유 게이트의 게이트 절연막과 접촉하는 부분의 제 1 방향의 치수보다도 작게 한다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
도 1은, 본 실시형태 1인 불휘발성 반도체 기억장치의 일례를 나타낸 요부 평면도이며, 도 2 (a), (b) 및 (c)는, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에서의 요부 단면도이다. 도 3은, 본 실시형태 1인 불휘발성 반도체 기억장치의 메모리 어레이의 개략회로도이다. 한편, 도 1의 요부 평면도에서, 도면을 보기 쉽게 하기 위해서 일부의 부재는 생략하고 있다.
본 실시형태 1의 불휘발성 반도체 기억장치는, 소위 플래시메모리의 메모리셀을 가지고, 이 메모리셀은 반도체기판(1)의 주면에 형성된 웰(2), 부유 게이트(제 1 게이트)(3), 제어 게이트(제 2 게이트)(4) 및 제 3 게이트(5)를 가진다.
각 메모리셀의 제어 게이트(4)는 행방향(X방향:제 1 방향)으로 접속되어, 워드선(WL)을 형성하고 있다. 부유 게이트(3)와 웰(2)은 게이트 절연막(제 1 절연막)(6)에 의해, 부유 게이트(3)와 제 3 게이트(5)는 제 4 절연막(7)에 의해, 부유 게이트(3)와 제어 게이트(4)는 제 2 절연막(8)에 의해 각각 분리되어 있다. 제어 게이트(4)와 수직한 방향에는, 부유 게이트(3) 끼리 제 6 절연막(9)에 의해 분리되어 있다. 또한, 제 3 게이트(5)와 제어 게이트(4)는 제 2 절연막(8) 및 제 5 절연막(10)에 의해, 제 3 게이트(5)와 웰(2)은 게이트 절연막(제 3 절연막)(11)에 의해 분리되어 있다.
메모리셀의 소스 및 드레인은, 제어 게이트(4)의 연재방향(X방향)에 대하여 수직한 방향(Y방향:제 2 방향)으로 연재하는 제 3 게이트(5)에 전압을 인가함으로써 제 3 게이트(5)의 아래에 형성되는 반전층으로 이루어지고, 로컬 데이터선으로서 기능한다. 즉, 본 실시형태 1의 불휘발성 반도체 기억장치는, 메모리셀 마다 콘택트 홀을 가지지 않는, 소위 콘택트리스(contactless)형의 어레이로 구성된다. 또한, 반전층을 로컬 데이터선으로서 사용하기 위해서, 메모리 어레이 내에 확산층이 사용되지 않아, 데이터선 피치 축소를 가능하게 하고 있다.
판독시에는, 도 3에 나타내는 바와 같이, 선택셀의 양측의 제 3 게이트에 5V 정도의 전압을 인가해서 제 3 게이트의 아래에 반전층을 형성하고, 이것을 소스, 드레인으로 이용한다. 비선택 워드선에는 0V, 또는 경우에 따라서는 -2V 정도의 부(負)전압을 인가하고, 비선택셀을 OFF상태로 해서, 선택 비트의 워드선에 전압을 인가하여 메모리셀의 문턱치를 판정한다.
또한, 기록시에는, 도 4에 나타내는 바와 같이, 선택셀의 제어 게이트(선택 워드선)에 13V 정도, 드레인에 4V 정도, 드레인측 제 3 게이트에 7V정도, 소스측 제 3 게이트에 2V 정도의 전압을 인가하고, 소스와 웰을 0V로 유지한다. 이것에 의해 제 3 게이트의 아래의 웰 중에 채널이 형성되어, 소스측의 부유 게이트 단부의 채널에서 핫 일렉트론이 발생하고, 부유 게이트에 전자가 주입된다.
도 5 ~ 도 10은, 본 실시형태 1인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도 또는 요부 평면도이다.
우선, 반도체기판(1)에 p형 (제 1 도전형)의 웰(2)을 형성하고, 웰(2) 상에, 예를 들면 열산화에 의해 10nm정도의 게이트 절연막(11)을 형성한다(도 5(a)).
계속해서, 제 3 게이트가 되는 인(P)을 도프한 폴리 실리콘막(5a), 제 5 절연막이 되는 실리콘 질화막(10a) 및 더미 실리콘 산화막(12a)을 순차 퇴적한다(도 5(b)). 폴리 실리콘막(5a), 실리콘 질화막(10a) 및 더미 실리콘 산화막(12a)의 퇴적에는, 예를 들면 CVD(Chemical Vapor Deposition)를 이용할 수 있다.
다음에, 리소그래피 및 드라이 에칭기술에 의해 더미 실리콘 산화막(12a), 실리콘 질화막(10a) 및 폴리 실리콘막(5a)을 패터닝한다. 이 패터닝에 의해 더미 실리콘 산화막(12a), 실리콘 질화막(10a) 및 폴리 실리콘막(5a)은, 각각 더미 실리콘 산화막 패턴(12), 제 5 절연막(10) 및 제 3 게이트(5)가 된다(도 5(c)). 더미 실리콘 산화막 패턴(12), 제 5 절연막(10) 및 제 3 게이트(5)는, Y방향(제 2 방향)으로 연재하여 형성되도록 스트라이프 모양으로 패터닝된다. 그 후, 상기 스트라이프 모양 패턴의 스페이스 부분이 완전히 매립되지 않도록, 실리콘 산화막(7a)을 퇴적한다(도 6(a)).
다음에, 실리콘 산화막(7a)을 선택적으로 에치백하는 것에 의해, 더미 실리콘 산화막 패턴(12), 제 5 절연막(10) 및 제 3 게이트(5)의 측벽에 제 4 절연막(7)을 형성한다(도 6(b)). 이 때, 상기 Y방향에 연재하여 형성되는 스트라이프 모양 패턴의 스페이스 부분에서는 게이트 절연막(11)도 제거된다. 다음에, 게이트 절연막(6)을 열산화 또는 CVD에 의해 형성한다(도 6(c)). 다음에, 부유 게이트가 되는 폴리 실리콘막(3a)을 상기 스페이스가 완전히 메워지도록 퇴적한다(도 7(a)).
다음에, 폴리 실리콘막(3a)을 에치백 또는 화학적 기계연마(CMP(Chemical Mechanical Polishing))에 의해, 더미 실리콘 산화막 패턴(12)이 노출할 때까지 제거한다(도 7(b)). 다음에, 더미 실리콘 산화막 패턴(12) 및 제 4 절연막(7)을 드라이 에칭 또는 웨트 에칭함으로써 제 5 절연막(10)이 노출할 때까지 제거한다(도 7(c)). 여기에서, 폴리 실리콘막(3a)을 등방성 에칭 조건을 이용한 드라이 에칭 또는 웨트 에칭에 의해 에칭한다(도 8(a)). 이것에 의해 폴리 실리콘막(3a)은 단면이 볼록형의 스트라이프 모양 패턴이 되고, 부유 게이트(3)를 구성한다. 이 단계에서는, 스트라이프 모양 패턴은 Y방향으로 연재하고 있는 상태이다.
다음에, 부유 게이트(3)와 제어 게이트를 전기적으로 절연하는 제 2 절연막(8)을 형성한다. 이 제 2 절연막(8)에는, 예를 들면 실리콘 산화막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막을 사용할 수 있다. 다음에, 제어 게이트 재료(4a)를 퇴적한다. 이 제어 게이트 재료(4a)에는, 예를 들면 폴리 실리콘막/질화 텅스텐막/텅스텐막의 적층막, 소위 폴리 메탈막을 이용할 수 있다(도 8(b)).
이것을 리소그래피 및 드라이 에칭기술에 의해 패터닝해서 제어 게이트(4)(워드선(WL))를 형성한다(도 9). 패터닝시에는, X방향으로 연재하는 스트라이프 모양의 마스크 패턴을 이용하고, 제어 게이트(4), 제 2 절연막(8) 및 부유 게이트(3)의 일괄 가공을 이용한다.
도 9의 A-A'선 단면, B-B'선 단면 및 C-C'선 단면이 워드선 패터닝 후, 각각 도 10 (a), (b) 및 (c)가 된다.
그 후, 층간 절연막을 형성한 후, 제어 게이트(4), 웰(2) 및 제 3 게이트(5)에 이르는 콘택트 홀 및 메모리 어레이의 외부에 위치하는 소스, 드레인이 되는 반전층에의 급전용의 콘택트 홀을 형성하고, 계속해서 금속막을 퇴적해서 이것을 패터닝하고 배선으로 하여 메모리셀을 완성한다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억장치의 메모리셀에서는, 부유 게이트(3)의 제어 게이트(4)와 제 2 절연막(8)을 개재하고 있는 부분이, 부유 게이트(3)의 저부보다도 작은 치수로 되어 있다. 이것에 의해, 부유 게이트(3)와 제어 게이트(4) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(3) 사이의 대향면적을 저감할 수 있다. 즉, 제어 게이트(4)와 부유 게이트(3) 사이의 커플링비의 확보와 인접 워드선(WL) 아래의 부유 게이트(3)사이의 용량결합 저감이 양립할 수 있다. 이 결과, 기록/소거의 성능 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
도 11에, 본 실시형태 1인 볼록형의 부유 게이트의 문턱치 변동량 및 직육면체형의 부유 게이트의 문턱치 변동량을 나타낸다. 특히 워드선 피치가 작을 경우에 효과가 현저한 것을 안다.
한편, 도 7(c)에서, 더미 실리콘 산화막 패턴(12) 및 제 4 절연막(7)을 제거할 때에 폴리 실리콘막(3a)을 동시에 등방적(等方的)으로 에칭할 수도 있다. 이 방법에 의해, 도 12 (a)에 나타내는 바와 같이, 부유 게이트의 상부를 가늘게 할 수 있다. 같은 공정에 의해, 도 12(b)에 나타내는 메모리셀을 제작할 수 있지만, 이 형상이라도, 부유 게이트(3)와 제어 게이트(4) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(3) 사이의 대향면적을 저감할 수 있다.즉, 기록/소거의 성능 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
(실시형태 2)
상기 실시형태 1에서는, 스트라이프 모양의 폴리 실리콘막의 일부를 등방적으로 에칭함으로써 부유 게이트의 형상을 볼록형으로 했지만, 부유 게이트를 2층의 폴리 실리콘막으로 형성함으로써 부유 게이트의 형상을 볼록형으로 할 수도 있다.
도 13 ~ 도 16은, 본 실시형태 2인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도 또는 요부 평면도이다.
우선, 상기 실시형태 1의 도 5(a) ~ 도 7 (a)에 나타낸 공정과 같이, 스트라이프 모양에 패터닝된 더미 실리콘 산화막 패턴(12), 제 5 절연막(10) 및 제 3 게이트(5)의 측벽에 제 4 절연막(7)을 형성하고, 부유 게이트의 제1층째가 되는 폴리 실리콘막(3a)을 스트라이프 모양 패턴의 스페이스가 완전히 메워지도록 퇴적한다. 다음에, 폴리 실리콘막(3a)을 에치백에 의해 일부 제거하고, 스페이스(13)를 형성한다(도 13(a)). 다음에, 실리콘 산화막(14a)을 스페이스(13)가 완전히 메우지 않도록 퇴적한다(도 13(b)). 다음에, 실리콘 산화막(14a)을 에치백하고, 실리콘 산화막(14a)으로 이루어지는 측벽(14)을 형성한다(도 13(c)).
다음에, 부유 게이트의 제2층째가 되는 폴리 실리콘막(15)을 퇴적한다(도 14(a)). 폴리 실리콘막(3a)과 폴리 실리콘막(15)은, 전기적으로 접속된다.
다음에, 에치백 또는 CMP에 의해 폴리 실리콘막(15)을 일부 제거하고, 더미 실리콘 산화막 패턴(12), 제 4 절연막(7) 및 측벽(14)의 상부를 노출시킨다(도 14(b)). 다음에, 웨트 에칭 또는 드라이 에칭에 의해 더미 실리콘 산화막 패턴(12), 제 4 절연막(7)의 일부 및 측벽(14)을 제거하고, 제 5 절연막(10)을 노출시킨다(도 14(c)).
이것에 의해, 폴리 실리콘막(3a) 및 폴리 실리콘막(15)의 적층으로 이루어지는 폴리 실리콘 패턴은 단면이 볼록형의 스트라이프 모양 패턴이 되고, 부유 게이트(3)를 구성한다. 이 단계에서는, 폴리 실리콘막(3a) 및 폴리 실리콘막(15)의 적층으로 이루어지는 폴리 실리콘 패턴은 Y방향으로 연재하고 있는 상태이다.
이후, 상기 실시형태 1과 같이, 부유 게이트(3)와 제어 게이트를 전기적으로 절연하는 제 2 절연막(8)을 형성하고, 제어 게이트 재료를 퇴적하고, 이것을 리소그래피와 드라이 에칭기술에 의해 패터닝하고, 제어 게이트(4)(워드선(WL))를 형성한다(도 15). 패터닝시에는, X방향으로 연재하는 스트라이프 모양의 마스크 패턴을 사용하고, 제어 게이트(4), 제 2 절연막(8) 및 부유 게이트(3)의 일괄 가공을 이용한다.
도 15의 A-A'선 단면, B-B'선 단면 및 C-C'선 단면이 워드선 패터닝 후, 각각 도 16 (a), (b) 및 (c)가 된다.
그 후, 층간 절연막을 형성한 후, 제어 게이트(4), 웰(2) 및 제 3 게이트(5)에 이르는 콘택트 홀 및 메모리 어레이의 외부에 위치하는 소스, 드레인으로 이루어지는 반전층에의 급전용의 콘택트 홀을 형성하고, 계속해서 금속막을 퇴적해서 이것을 패터닝해서 배선으로 하여, 메모리셀을 완성한다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억장치의 메모리셀에서는, 부유 게이트(3)의 제어 게이트(4)와 제 2 절연막(8)을 개재하고 있는 부분이, 부유 게이트(3)의 저부보다도 작은 치수로 되어 있다. 이것에 의해, 부유 게이트(3)와 제어 게이트(4) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(3) 사이의 대향면적을 저감할 수 있다. 즉, 제어 게이트(4)와 부유 게이트(3) 사이의 커플링비의 확보와 인접 워드선(WL) 아래의 부유 게이트(3) 사이의 용량결합 저감이 양립할 수 있다. 이 결과, 기록/소거의 성능의 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
(실시형태 3)
상기 실시형태 2에서는, 부유 게이트의 제1층째를 에치백하는 것에 의해, 부유 게이트의 제2층째의 폴리 실리콘 패턴이 형성되는 스페이스를 형성했지만, 본 실시형태 3에서는, 제2층째의 폴리 실리콘 패턴이 형성되는 스페이스를 만드는 다른 예를 나타낸다.
도 17 ~ 도 22은, 본 실시형태 3인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도이다.
우선, 반도체기판(1)에 p형의 웰(2)을 형성하고, 웰(2) 상에, 예를 들면 열산화법에 의해 10nm정도의 게이트 절연막(11)을 형성한다.(도 17(a)).
계속해서, 제 3 게이트가 되는 인을 도프한 폴리 실리콘막(5a) 및 제 5 절연막으로 이루어지는 실리콘 질화막(10a)를 순차 퇴적한다 (도 17(b)).
다음에, 리소그래피 및 드라이 에칭기술에 의해 실리콘 질화막(10a) 및 폴리 실리콘막(5a)을 패터닝한다. 이 패터닝에 의해 실리콘 질화막(10a) 및 폴리 실리콘막(5a)은, 각각 제 5 절연막(10) 및 제 3 게이트(5)가 된다(도 17(c)). 제 5 절연막(10) 및 제 3 게이트(5)는, Y방향으로 연재하여 형성되도록 스트라이프 모양으로 패터닝된다. 그 후, 상기 스트라이프 모양 패턴의 스페이스 부분이 완전히는 매립되지 않도록, 실리콘 산화막(7a)을 퇴적한다(도 18(a)).
다음에, 실리콘 산화막(7a)을 선택적으로 에치백하는 것에 의해, 제 5 절연막(10) 및 제 3 게이트(5)의 측벽에 제 4 절연막(7)을 형성한다(도 18(b)). 이 때, 상기 Y쪽방향으로 연재하여 형성되는 스트라이프 모양 패턴의 스페이스 부분에서는 게이트 절연막(11)도 제거된다. 다음에 게이트 절연막(제 1 절연막)(6)을 열산화 또는 CVD에 의해 형성한다(도 18(c)). 다음에, 부유 게이트로 이루어진 폴리 실리콘막(3a)을 상기 스페이스가 완전히 매립되도록 퇴적한다(도 19(a)). 다음에, 폴리 실리콘막(3a)을 에치백 또는 CMP에 의해 일부 제거하고, 제 5 절연막(10)의 상부를 노출시킨다(도 19(b)).
다음에, 실리콘 산화막(16) 및 실리콘 질화막(17a)을 순차 퇴적한다(도19(c)). 다음에, 리소그래피 및 드라이 에칭기술에 의해 실리콘 질화막(17a)을 패터닝하고, Y방향으로 연재하는 실리콘 질화막 패턴(17)을 형성한다. 이 경우, 실리콘 질화막 패턴(17)의 라인/스페이스의 피치는 제 3 게이트(5)의 라인/스페이스의 피치와 같게 한다. 또한, 실리콘 질화막 패턴(17)의 라인 부분이 제 3 게이트(5)의 라인 부분과 거의 겹치도록 한다(도 20(a)). 다음에, 상기 실리콘 질화막 패턴(17)의 스페이스 부분이 완전히 매립되지 않도록, 실리콘 질화막(18a)을 퇴적한다(도 20(b)).
다음에, 실리콘 질화막(18a)을 에치백하고, 측벽(18)을 형성한 후, 실리콘 질화막 패턴(17) 및 측벽(18)을 마스크로 하여 실리콘 산화막(16)을 드라이 에칭하고, 폴리 실리콘막(3a)을 노출시킨다(도 21(a)). 다음에, 부유 게이트의 제2층째가 되는 폴리 실리콘막(15)을 스페이스가 완전히 메워지도록 퇴적한다(도 21(b)).
다음에, 폴리 실리콘막(15)을 에치백하고, 실리콘 질화막 패턴(17) 및 측벽(18)의 상부를 노출시킨다(도 22(a)). 다음에, 실리콘 질화막 패턴(17) 및 측벽(18)을 제거하고, 다음에 실리콘 산화막(16)을 제거한다(도 22(b)).
이것에 의해, 폴리 실리콘막(3a) 및 폴리 실리콘막(15)의 적층으로 이루어지는 폴리 실리콘 패턴은 단면이 볼록형의 스트라이프 모양 패턴이 되고, 부유 게이트(3)를 구성한다. 이 단계에서는, 상기 폴리 실리콘막(3a) 및 폴리 실리콘막(15)의 적층으로 이루어지는 폴리 실리콘 패턴은 Y방향으로 연재하고 있는 상태이다.
이후, 상기 실시형태 2과 같이, 부유 게이트(3)와 제어 게이트를 전기적으로 절연하는 제 2 절연막(8)을 형성하고, 제어 게이트 재료를 퇴적하며, 이것을 리소그래피 및 드라이 에칭기술에 의해 패터닝해서 제어 게이트(4)(워드선(WL))를 형성한다. 패터닝시에는, X방향(제 1 방향)으로 연재하는 스트라이프 모양의 마스크 패턴을 사용하여, 제어 게이트(4), 제 2 절연막(8) 및 부유 게이트(3)의 일괄 가공을 이용한다.
그 후, 층간 절연막을 형성한 후, 제어 게이트(4), 웰(2) 및 제 3 게이트(5)에 이르는 콘택트 홀 및 메모리 어레이의 외부에 위치하는 소스, 드레인이 되는 반전층에의 급전용의 콘택트 홀을 형성하고, 계속해서 금속막을 퇴적해서 이것을 패터닝해서 배선으로 하여, 메모리셀을 완성한다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억장치의 메모리셀에서는, 부유 게이트(3)의 제어 게이트(4)와 제 2 절연막(8)을 개재하고 있는 부분이, 부유 게이트(3)의 저부보다도 작은 치수로 되어 있다. 이것에 의해, 부유 게이트(3)와 제어 게이트(4) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(3) 사이의 대향면적을 저감할 수 있다. 즉, 제어 게이트(4)와 부유 게이트(3) 사이의 커플링비의 확보와 인접 워드선(WL) 아래의 부유 게이트(3) 사이의 용량결합 저감을 양립할 수 있다. 이 결과, 기록/소거의 성능 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
(실시형태 4)
상기 실시형태 1에서 3에서는, 메모리셀 마다 부유 게이트를 분리할 때에, 제어 게이트 재료, 부유 게이트와 제어 게이트 사이의 층간 절연막, 부유 게이트 재료의 일괄 가공을 행했지만, 상기 일괄 가공을 행하지 않고 메모리셀 마다 부유 게이트를 분리할 수도 있다.
도 23 ~ 도 38은, 본 실시형태 4인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도 또는 요부 평면도이다.
우선, 반도체기판(19)에 p형의 웰(20)을 형성하고, 웰(20) 상에, 예를 들면 열산화에 의해 10nm정도의 게이트 절연막(제 3 절연막)(21)을 형성한다(도 23 (a)).
계속해서, 제 3 게이트가 되는 인을 도프한 폴리 실리콘막(22a), 제 5 절연막이 되는 실리콘 산화막(23a) 및 실리콘 질화막(24a)을 순차 퇴적한다(도 23(b)).
다음에, 리소그래피 및 드라이 에칭기술에 의해 실리콘 질화막(24a), 실리콘 산화막(23a) 및 폴리 실리콘막(22a)을 패터닝한다. 이 패터닝에 의해 실리콘 질화막(24a), 실리콘 산화막(23a) 및 폴리 실리콘막(22a)은, 각각 실리콘 질화막 패턴(24), 제 5 절연막(23) 및 제 3 게이트(22)가 된다(도 23(c)). 실리콘 질화막 패턴(24), 제 5 절연막(23) 및 제 3 게이트(22)는, Y방향으로 연재하여 형성되도록 스트라이프 모양으로 패터닝된다. 그 후, 스트라이프 모양 패턴의 스페이스 부분이 완전히는 메워지지 않도록, 실리콘 산화막(25a)을 퇴적한다(도 24(a)).
다음에, 실리콘 산화막(25a)을 선택적으로 에치백하는 것에 의해, 실리콘 질화막 패턴(24), 제 5 절연막(23) 및 제 3 게이트(22)의 측벽에 제 4 절연막(25)을 형성한다(도 24(b)). 이 때, 상기 Y방향으로 연재하여 형성되는 스트라이프 패턴의 스페이스 부분에서는 게이트 절연막(21)도 제거된다. 다음에, 게이트 절연막(제 1 절연막)(26)을 열산화 또는 CVD에 의해 형성한다(도 24(c)). 다음에, 부유 게이트가 되는 폴리 실리콘막(27a)을 상기 스페이스가 완전히 메우도록 퇴적한다(도 25(a)).
다음에, 폴리 실리콘막(27a)을 에치백 또는 CMP에 의해 일부 제거하고, 실리콘 질화막 패턴(24)의 상부를 노출시킨다(도 25(b)). 다음에, 실리콘 질화막(28)을 퇴적한다(도 25(c)).
다음에, Y방향과 수직한 방향(X방향)으로 연재하는 스트라이프 모양의 마스크 패턴을 사용해서 실리콘 질화막(28), 실리콘 질화막 패턴(24) 및 폴리 실리콘막(27a)을 순차 에칭한다. 이 단계에서의 요부 평면도를 도 26에 나타낸다. 또한, 도 26의 A-A'선 단면 및 B-B'선 단면이 워드선 패터닝 후, 각각 도 27 (a) 및 (b)가 되고, 도 26의 C-C'선 단면 및 D-D'선 단면이 워드선 패터닝 후, 각각 도 28 (a) 및 (b)가 된다. 제 3 게이트(22)는 절단되지 않고, Y방향으로 연재한 그대로이다. 또한, 부유 게이트가 되는 폴리 실리콘막(27a)은 이 단계에서 메모리셀 마다 분리되어 있다.
다음에, 실리콘 산화막(29)을 퇴적하지만, 이 때 실리콘 질화막(28), 실리콘 질화막 패턴(24) 및 폴리 실리콘막(27a)으로 이루어지는 패턴의 스페이스 부분이 완전히 메워지도록 한다. 실리콘 산화막(29)의 일부를 에치백 또는 CMP에 의해 제거하고, 실리콘 질화막(28)의 상부를 노출시키면, 상기 도 26의 A-A'선 단면 및 B-B'선 단면이, 각각 도 29 (a) 및 (b)가 되고, 도 26의 C-C'선 단면 및 D-D'선 단면이, 각각 도 30 (a) 및 (b)가 된다.
다음에, 실리콘 산화막(29)을 마스크로서 실리콘 질화막(28) 및 실리콘 질화막 패턴(24)을 드라이 에칭에 의해 제거한다. 상기 도 26의 A-A'선 단면 및 B-B'선 단면이, 각각 도 31 (a) 및 (b)가 되고, 도 26의 C-C'선 단면 및 D-D'선 단면이, 각각 도 32 (a) 및 (b)가 된다.
다음에, 등방성의 에칭(예를 들면 웨트 에칭)에 의해 폴리 실리콘막(27a)의 측벽의 제 4 절연막(25)을 일부 제거한 후, 등방성의 에칭에 의해 폴리 실리콘막(27a)을 에칭한다. 상기 도 26의 A-A'선 단면 및 B-B'선 단면이, 각각 도 33 (a) 및 (b)가 되고, 도 26의 C-C'선 단면 및 D-D'선 단면이 각각 도 34 (a) 및 (b)가 된다. 부유 게이트(제 1 게이트)(27)는 도 33(a)에 보이는 바와 같이 볼록형의 형상이 된다.
다음에, 부유 게이트(27)와 제어 게이트 사이를 절연하는 제 2 절연막(30) 및 제어 게이트 재료(31a)를 순차 퇴적한다. 상기 도 26의 A-A'선 단면 및 B-B'선 단면이, 각각 도 35 (a) 및 (b)가 되고, 도 26의 C-C'선 단면 및 D-D'선 단면이, 각각 도 36 (a) 및 (b)가 된다.
다음에, CMP 또는 에치백에 의해 실리콘 산화막(29)의 상부가 노출하기까지 제어 게이트 재료(31a)를 제거한다. 상기 도 26의 A-A'선 단면 및 B-B'선 단면이, 각각 도 37 (a) 및 (b)가 되고, 도 26의 C-C'선 단면 및 D-D'선 단면이, 각각 도 38 (a) 및 (b)가 된다.
이 단계에서, X방향(제 1 방향)으로 연재하는 제어 게이트(제 2 게이트)(31)(워드선(WL))가 형성된다. 인접하는 워드선(WL) 사이는 실리콘 산화막(29)에 의해 절연되어 있다. 또한, 부유 게이트(27)는, 상기 도 26의 단계에서 메모리셀 마다 분리되어 있으므로, 제어 게이트(31)를 가공할 때에 일괄로 가공할 필요는 없다.
그 후, 층간 절연막을 형성한 후, 제어 게이트(31), 웰(20) 및 제 3 게이트(22)에 이르는 콘택트 홀 및 메모리 어레이의 외부에 위치하는 소스, 드레인이 되는 반전층에의 급전용의 콘택트 홀을 형성하고, 계속해서 금속막을 퇴적해서 이것을 패터닝해서 배선으로 하여, 메모리셀을 완성한다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억장치의 메모리셀에서는, 부유 게이트(27)의 제어 게이트(31)와 제 2 절연막(30)을 개재하고 있는 부분이, 부유 게이트(27)의 저부보다도 작은 치수로 되어 있다. 이것에 의해, 부유 게이트(27)와 제어 게이트(31) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(27) 사이의 대향면적을 저감할 수 있다. 즉, 제어 게이트(31)와 부유 게이트(27) 사이의 커플링비의 확보와 인접 워드선(WL) 아래의 부유 게이트(27) 사이의 용량결합 저감을 양립할 수 있다. 이 결과, 기록/소거의 성능의 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
(실시형태 5)
본 실시형태 5에서는, 스택형의 메모리셀의 일례인 소위 NAND형 플래시메모리에서의 예를 든다.
NAND형 플래시메모리의 판독 및 기록동작을 도 39에 나타낸다.
판독시에는, 도 39(a)에 나타내는 바와 같이, 선택 비트선에 1V, 소스에 0V를 인가한다. 선택 비트선에 접속된 비선택 워드선 아래의 셀은, 선택셀의 상태를 판정하기 위해서, 기록상태에 따르지 않고 채널을 ON시킬 필요가 있으므로 워드선에 5V정도의 전압을 인가한다. 이것에 의해, 선택셀의 문턱치를 판정할 수 있게 한다.
한편, 기록시에는, 선택 비트선에는 0V, 비선택 비트선에는 5V 정도를 인가한다. 선택 워드선에는 18V 정도의 높은 전압을 인가해 실리콘 기판으로부터 부유 게이트에의 터널 전류에 의해 기록을 행한다.
비선택 비트에서는 비트선에 5V 정도를 인가하고, 채널과 부유 게이트의 전위차를 완화해서 기록을 금지한다. 따라서 비선택 워드선 아래의 채널은 셀의 기록상태에 따르지 않고 ON으로 할 필요가 있고, 비선택 워드선에는 8V 정도의 전위를 인가할 필요가 있다.
도 40 ~ 도 45은, 본 실시형태 5인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도 또는 요부 평면도이다.
우선, 실리콘 기판(41) 중 p형의 웰(42)을 형성하고, 다음에, 예를 들면 열산화에 의해 게이트 절연막(제 1 절연막)(43)을 형성하며(도 40(a)), 그 위에 부유 게이트가 되는 폴리실리콘막(44a) 및 실리콘 질화막(45a)을, 예를 들면 CVD에 의해 순차 퇴적한다(도 40(b)).
다음에, 리소그래피 및 드라이 에칭기술에 의해 실리콘 질화막(45a) 및 폴리 실리콘막(44a)을 스트라이프 모양으로 패터닝하고, 실리콘 질화막 패턴(45) 및 폴리 실리콘막 패턴(44b)을 형성한다(도 40(c)). 다음에, 실리콘 질화막 패턴(45) 및 폴리 실리콘막 패턴(44b)을 마스크해, 게이트 절연막(43) 및 실리콘 기판(41)을 순차 에칭한 후, 실리콘 산화막(46)을 실리콘 질화막 패턴(45)과 그 간격이 완전히 메워지도록 퇴적한다(도 41(a)). 다음에, CMP에 의해 실리콘 산화막(46)의 일부를 제거하고, 실리콘 질화막 패턴(45)의 표면을 노출시킨다(도 41(b)). 다음에, 실리콘 산화막(46)을 에치백하고, 폴리 실리콘막 패턴(44b)의 측벽을 노출시킨다(도 41(c)).
다음에, 폴리 실리콘막 패턴(44b)에 대하여 등방성의 에칭을 행한다(도 42 (a)). 그 후, 드라이 에칭 또는 웨트 에칭에 의해 실리콘 질화막 패턴(45)을 제거한다(도 42(b)). 이것에 의해 폴리 실리콘막 패턴(44b)은 단면이 볼록형의 스트라이프 모양 패턴이 되고, 부유 게이트(제 1 게이트)(44)를 구성한다. 다음에, 부유 게이트(44)와 제어 게이트를 전기적으로 절연하는 제 2 절연막(47)을 형성한다. 이 제 2 절연막(47)에는, 예를 들면 실리콘 산화막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막을 사용할 수 있다. 다음에 제어 게이트 재료(48a)를 퇴적한다. 이 제어 게이트 재료(48a)에는, 예를 들면 폴리 실리콘막, 질화 텅스텐막 및 텅스텐막의 적층막, 소위 폴리 메탈막을 사용할 수 있다(도 42(c)).
이것을 리소그래피 및 드라이 에칭기술에 의해 패터닝해서 제어 게이트(제 2 게이트)(48)(워드선(WL))를 형성한다(도 43). 패터닝시에는, X방향으로 연재하는 스트라이프 모양의 마스크 패턴을 사용하여, 제어 게이트(48), 제 2 절연막(47) 및 부유 게이트(44)의 일괄 가공을 이용한다.
상기 도 43의 A-A'선 단면 및 B-B'선 단면이, 각각 도 44 (a) 및 (b)가 되고, 도 43의 C-C'선 단면 및 D-D'선 단면이, 각각 도 45 (a) 및 (b)가 된다.
그 후, 층간 절연막을 형성한 후, 제어 게이트(48) 및 웰(42)에 이르는 콘택트 홀 및 메모리 어레이의 외부에 위치하는 소스, 드레인 확산층에의 급전용의 콘택트 홀을 형성하고, 계속해서 금속막을 퇴적해서 이것을 패터닝해서 배선으로 하여, 메모리셀을 완성한다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억장치의 메모리셀에서는, 부유 게이트(44)의 제어 게이트(48)와 제 2 절연막(47)을 개재하고 있는 부분이, 부유 게이트(44)의 저부보다도 작은 치수로 되어 있다. 이것에 의해, 부유 게이트(44)와 제어 게이트(48) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(44) 사이의 대향면적을 저감할 수 있다. 즉, 제어 게이트(48)와 부유 게이트(44) 사이의 커플링비의 확보와 인접 워드선(WL) 아래의 부유 게이트(44) 사이의 용량결합 저감을 양립할 수 있다. 이 결과, 기록/소거의 성능의 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
(실시형태 6)
상기 실시형태 5에서는, 부유 게이트 스트라이프 모양 패턴을 형성 후, 등방성 에칭에 의해 부유 게이트를 볼록형의 형상으로 했지만, 부유 게이트를 2층의 폴리 실리콘으로 형성함으로써 부유 게이트의 형상을 볼록형으로 할 수도 있다.
도 46 ~ 도 49은, 본 실시형태 6인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도이다.
우선, 실리콘 기판(41) 중 p형의 웰(42)을 형성하고, 다음에, 예를 들면 열산화에 의해 게이트 절연막(43)을 형성하며(도 46(a)), 그 위에 부유 게이트가 되는 폴리 실리콘막(44a) 및 실리콘 질화막(45a)을, 예를 들면 CVD에 의해 순차 퇴적한다(도 46(b)).
다음에, 리소그래피 및 드라이 에칭기술에 의해 실리콘 질화막(45a) 및 폴리 실리콘막(44a)을 스트라이프 모양으로 패터닝하고, 실리콘 질화막 패턴(45) 및 폴리 실리콘막 패턴(44b)을 형성한다(도 46(c)). 다음에, 실리콘 질화막 패턴(45) 및 폴리 실리콘막 패턴(44b)을 마스크로 하여, 게이트 절연막(43) 및 실리콘 기판(41)을 순차 에칭한 후, 실리콘 산화막(46)을 실리콘 질화막 패턴(45)과 그 간격이 완전히 메워지도록 퇴적한다(도 47(a)). 다음에, CMP에 의해 실리콘 산화막(46)의 일부를 제거하고, 실리콘 질화막 패턴(45)의 표면을 노출시킨다(도 47(b)). 다음에, 실리콘 질화막 패턴(45)을 드라이 에칭으로 제거하여, 폴리 실리콘막 패턴(44b)의 표면을 노출시킨다(도 47(c)).
다음에, 실리콘 질화막 패턴(45)을 제거할 수 있었던 스페이스가 완전히 메워지지 않도록 실리콘 산화막(49a)을 퇴적한다(도 48(a)). 다음에, 실리콘 산화막(49a)을 에치백해서 측벽(49)을 형성한다(도 48(b)). 다음에, 부유 게이트(2층째)가 되는 폴리 실리콘막(50)을 퇴적한다(도 48(c)).
다음에, 에치백 또는 CMP에 의해 폴리 실리콘막(50)을 일부 제거하고, 실리콘 산화막(46)의 표면을 노출시킨다(도 49(a)). 다음에, 실리콘 산화막(46)의 일부와 측벽(49)을 에치백에 의해 제거하고, 폴리 실리콘막(50)의 측벽과 폴리 실리콘막 패턴(44b)의 상부 중, 폴리 실리콘막(50)으로 덮어져 있지 않은 부분을 노출시킨다(도 49(b)). 이것에 의해, 폴리 실리콘막 패턴(44b) 및 폴리 실리콘막(50)의 적층은, 단면이 볼록형의 스트라이프 모양 패턴이 되고, 부유 게이트(44)를 구성한다. 다음에, 부유 게이트(44)와 제어 게이트를 전기적으로 절연하는 제 2 절연막(47)을 형성한다. 이 제 2 절연막(47)에는, 예를 들면 실리콘 산화막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막을 사용할 수 있다. 다음에 제어 게이트 재료(48a)를 퇴적한다. 이 제어 게이트 재료(48a)에는, 예를 들면 폴리 실리콘막, 질화 텅스텐막 및 텅스텐막의 적층막, 소위 폴리 메탈막을 사용할 수 있다(도 49(c)).
그 후, 상기 실시형태 5와 같이, 이것을 리소그래피 및 드라이 에칭기술에 의해 패터닝해서 제어 게이트(48)(워드선(WL))를 형성한다. 패터닝시에는, X방향으로 연재하는 스트라이프 모양의 마스크 패턴을 사용하고, 제어 게이트(48), 제 2 절연막(47) 및 부유 게이트(44)의 일괄 가공을 이용한다.
그 후, 층간 절연막을 형성한 후, 제어 게이트(48) 및 웰(42)에 이르는 콘택트 홀 및 메모리 어레이의 외부에 위치하는 소스, 드레인 확산층에의 급전용의 콘택트 홀을 형성하고, 계속해서 금속막을 퇴적해서 이것을 패터닝해서 배선으로 하여, 메모리셀을 완성된다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억장치의 메모리셀에서는, 부유 게이트(44)의 제어 게이트(48)와 제 2 절연막(47)을 개재하고 있는 부분이, 부유 게이트(44)의 저부보다도 작은 치수로 되어 있다. 이것에 의해, 부유 게이트(44)와 제어 게이트(48) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(44) 사이의 대향면적을 저감할 수 있다. 즉, 제어 게이트(48)와 부유 게이트(44) 사이의 커플링비의 확보와 인접 워드선(WL) 아래의 부유 게이트(44) 사이의 용량결합 저감을 양립할 수 있다. 이 결과, 기록/소거의 성능의 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
(실시형태 7)
상기 실시형태 5, 6에서는, 메모리셀 마다 부유 게이트를 분리할 때, 제어 게이트 재료, 부유 게이트와 제어 게이트 사이의 층간 절연막(제 2 절연막), 부유 게이트 재료의 일괄 가공을 행했지만, 상기 일괄 가공을 행하지 않고 메모리셀 마다 부유 게이트를 분리할 수도 있다.
도 50 ~ 도 63은, 본 실시형태 7인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타낸 요부 단면도 또는 요부 평면도이다.
우선, 실리콘 기판(51)에 p형의 웰(52)을 형성하고, 다음에, 예를 들면 열산화에 의해 게이트 절연막(제 1 절연막)(53)을 형성하며(도 50(a)), 그 위에 부유 게이트가 되는 폴리 실리콘막(54a) 및 실리콘 질화막(55a)을, 예를 들면 CVD에 의해 순차 퇴적한다(도 50(b)). 다음에, 리소그래피 및 드라이 에칭기술에 의해 실리콘 질화막(55a) 및 폴리 실리콘막(54a)을 스트라이프 모양으로 패터닝하고, 각각 실리콘 질화막 패턴(55) 및 폴리 실리콘막 패턴(54b)을 형성한다(도 50(c)).
다음에 폴리 실리콘막 패턴(54b) 및 실리콘 질화막 패턴(55)을 마스크로 하여, 게이트 절연막(53) 및 실리콘 기판(51)을 순차 에칭한 후, 실리콘 산화막(56)을 실리콘 질화막 패턴(55)과 그 간격이 완전히 메워지도록 퇴적한다(도 51(a)). 다음에, CMP에 의해 실리콘 산화막(56)의 일부를 제거하고, 실리콘 질화막 패턴(55)의 표면을 노출시킨다(도 51(b)). 다음에, 실리콘 산화막(56)을 드라이 에칭에 의해 제거하고, 폴리 실리콘막 패턴(54b)의 측면의 일부를 노출시킨다(도 51(c)).
다음에, 폴리 실리콘막 패턴(54b)에 대하여 등방성의 에칭을 행한다(도 52(a)). 이것에 의해 폴리 실리콘막 패턴(54b)은 단면이 볼록형의 스트라이프 모양 패턴이 된다.
그 후, 실리콘 질화막(57)을 퇴적한다(도 52(b)). 다음에, 스트라이프 모양의 폴리 실리콘막 패턴(54b)의 스트라이프와 수직한 방향의 라인/스페이스의 스트라이프의 마스크를 사용하여, 실리콘 질화막(57), 실리콘 질화막 패턴(55) 및 폴리 실리콘막 패턴(54b)을 순차 에칭한다. 이 단계에서의 요부 평면도가 도 53이다. 또한, 상기 도 53의 A-A'선 단면 및 B-B'선 단면이, 각각 도 54 (a) 및 (b)가 되고, 도 53의 C-C'선 단면 및 D-D'선 단면이, 각각 도 55 (a) 및 (b)가 된다. 스트라이프 모양의 폴리 실리콘막 패턴(54b)은 이 단계에서 메모리셀 마다 분리되어 부유 게이트(제 1 게이트)(54)가 된다.
다음에, 실리콘 산화막(58)을 퇴적하지만, 이 때 실리콘 질화막(57), 실리콘 질화막 패턴(55) 및 부유 게이트(54)로 이루어지는 패턴의 스페이스 부분이 완전히 메워지도록 한다. 실리콘 산화막(58)의 일부를 에치백 또는 CMP에 의해 제거해 실리콘 질화막(57)의 상부를 노출시키면, 상기 도 53의 A-A'선 단면 및 B-B'선 단면이, 각각 도 56 (a) 및 (b)가 되고, 도 53의 C-C'선 단면 및 D-D'선 단면이, 각각 도 57 (a) 및 (b)가 된다.
다음에, 실리콘 산화막(58)을 마스크로 하여 실리콘 질화막(57) 및 실리콘 질화막 패턴(55)을 드라이 에칭에 의해 제거한다. 상기 도 53의 A-A'선 단면 및 B-B'선 단면이, 각각 도 58 (a) 및 (b)가 되고, 도 53의 C-C'선 단면 및 D-D'선 단면이, 각각 도 59 (a) 및 (b)가 된다.
다음에, 부유 게이트(54)와 제어 게이트의 사이를 절연하는 제 2 절연막(59), 제어 게이트 재료(60a)를 순차 퇴적한다. 상기 도 53의 A-A'선 단면 및 B-B'선 단면이, 각각 도 60 (a) 및 (b)가 되고, 도 53의 C-C'선 단면 및 D-D'선 단면이, 각각 도 61 (a) 및 (b)가 된다.
다음에, CMP 또는 에치백에 의해 제 2 절연막(59)의 상부 또는 실리콘 산화막(58)의 상부가 노출하기까지 제어 게이트 재료(60a)를 제거한다. 상기 도 53의 A-A'선 단면 및 B-B'선 단면이, 각각 도 62 (a) 및 (b)가 되고, 도 53의 C-C'선 단면 및 D-D'선 단면이, 각각 도 63 (a) 및 (b)가 된다.
이 단계에서, X방향으로 연재하는 제어 게이트(제 1 게이트)(60)(워드선(WL))가 형성된다. 인접하는 제어 게이트(60) 사이는 실리콘 산화막(58)에 의해 절연되어 있다. 또한, 부유 게이트(54)는, 상기 도 53의 단계에서 메모리셀 마다 분리되어 있으므로, 제어 게이트(60)를 가공할 때에 일괄로 가공할 필요는 없다.
그 후, 층간 절연막을 형성한 후, 제어 게이트(60) 및 웰(52)에 이르는 콘택트 홀 및 메모리 어레이의 외부에 위치하는 소스, 드레인 확산층에의 급전용의 콘택트 홀을 형성하고, 계속해서 금속막을 퇴적해서 이것을 패터닝해서 배선으로 하여, 메모리셀을 완성한다.
이상의 공정을 거쳐 제작한 불휘발성 반도체 기억장치의 메모리셀에서는, 부유 게이트(54)의 제어 게이트(60)와 제 2 절연막(59)을 개재하고 있는 부분이, 부유 게이트(54)의 저부보다도 작은 치수로 되어 있다. 이것에 의해, 부유 게이트(54)와 제어 게이트(60) 사이의 면적은 충분히 확보하면서, 인접 워드선(WL) 아래의 부유 게이트(54) 사이의 대향면적을 저감할 수 있다. 즉, 제어 게이트(60)와 부유 게이트(54) 사이의 커플링비의 확보와 인접 워드선(WL) 아래의 부유 게이트(54) 사이의 용량결합 저감을 양립할 수 있다. 이 결과, 기록/소거의 성능의 확보와, 인접셀의 상태의 변화에 의해 야기되는 문턱치 변동의 저감을 양립할 수 있다.
본 발명의 불휘발성 반도체 기억장치는, 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등의 소형 휴대 정보기기용 기억장치에 이용하기에 바람직한 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
불휘발성 반도체 기억장치에 있어서, 제어 게이트(워드선)의 피치 축소에 따라 현저해지는 인접하는 부유 게이트 사이의 용량결합에 의한 메모리셀의 문턱치 변화가, 인접하는 부유 게이트 사이의 대향면적의 축소에 의해 저감할 수 있다. 이것에 의해, 메모리셀의 각 상태의 문턱치 수준 사이를 좁게 할 수 있으므로, 기록/소거의 성능을 향상할 수 있다. 또한, 상기 메모리셀의 문턱치 변화에 의한 판독 오류를 방지하는 효과도 있어, 불휘발성 반도체 기억장치의 신뢰도를 향상할 수 있다.
도 1은 본 발명의 실시형태 1인 불휘발성 반도체 기억장치의 일례를 나타내는 요부 평면도,
도 2 (a)는 도 1의 A-A'선에서의 요부 단면도, (b)는 도 1의 B-B'선에서의 요부 단면도, (c)는 도 1의 C-C'선에서의 요부 단면도,
도 3은 본 발명의 실시형태 1인 판독시의 전압조건의 일례를 나타내는 메모리 어레이의 회로도의 개략도,
도 4는 본 발명의 실시형태 1인 기록시의 전압조건의 일례를 나타내는 메모리 어레이의 회로도의 개략도,
도 5는 본 발명의 실시형태 1인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도,
도 6은 도 5에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 5와 같은 개소의 요부 단면도,
도 7은 도 6에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 5와 같은 개소의 요부 단면도,
도 8은 도 7에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 5와 같은 개소의 요부 단면도,
도 9는 도 8에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 요부 평면도,
도 10 (a)는 도 9의 A-A'선에서의 요부 단면도, (b)는 도 9의 B-B'선에서의 요부 단면도, (c)는 도 9의 C-C'선에서의 요부 단면도,
도 11은 본 발명의 실시형태 1인 볼록형의 부유 게이트의 문턱치 변동량 및 직육면체형의 부유 게이트의 문턱치 변동량을 나타내는 그래프도,
도 12는 도 7(b)에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 5와 같은 개소의 요부 단면도,
도 13은 본 발명의 실시형태 2인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도,
도 14는 도 13에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 13과 같은 개소의 요부 단면도,
도 15는 도 14에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 요부 평면도,
도 16은 도 14에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 13과 같은 개소의 요부 단면도,
도 17은 본 발명의 실시형태 3인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도,
도 18은 도 17에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 17과 같은 개소의 요부 단면도,
도 19는 도 18에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 17과 같은 개소의 요부 단면도,
도 20은 도 19에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 17과 같은 개소의 요부 단면도,
도 21은 도 20에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 17과 같은 개소의 요부 단면도,
도 22는 도 21에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 17과 같은 개소의 요부 단면도,
도 23은 본 발명의 실시형태 4인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도,
도 24는 도 23에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 23과 같은 개소의 요부 단면도,
도 25는 도 24에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 23과 같은 개소의 요부 단면도,
도 26은 도 25에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 요부 평면도,
도 27 (a)는 도 26의 A-A'선에서의 요부 단면도, (b)는 도 26의 B-B'선에서의 요부 단면도,
도 28 (a)는 도 26의 C-C'선에서의 요부 단면도, (b)는 도 26의 D-D'선에서의 요부 단면도,
도 29는 도 26, 도 27, 도 28에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 27과 같은 개소의 요부 단면도,
도 30은 도 26, 도 27, 도 28에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 28과 같은 개소의 요부 단면도,
도 31은 도 29, 도 30에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 27과 같은 개소의 요부 단면도,
도 32는 도 29, 도 30에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 28과 같은 개소의 요부 단면도,
도 33은 도 31, 도 32에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 27과 같은 개소의 요부 단면도,
도 34는 도 31, 도 32에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 28과 같은 개소의 요부 단면도,
도 35는 도 33, 도 34에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 27과 같은 개소의 요부 단면도,
도 36은 도 33, 도 34에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 28과 같은 개소의 요부 단면도,
도 37은 도 35, 도 36에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 27과 같은 개소의 요부 단면도,
도 38은 도 35, 도 36에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 28과 같은 개소의 요부 단면도,
도 39는 본 발명의 실시형태 5인 메모리 어레이의 회로도의 개략도이다. (a)는 판독 시의 전압조건의 일례, (b)는 기록시의 전압조건의 일례를 나타낸다.
도 40은 본 발명의 실시형태 5인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도,
도 41은 도 40에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 40과 같은 개소의 요부 단면도,
도 42는 도 41에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 40과 같은 개소의 요부 단면도,
도 43은 도 42에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 요부 평면도,
도 44 (a)는 도 43의 A-A'선에서의 요부 단면도, (b)는 도 43의 B-B'선에서의 요부 단면도,
도 45 (a)는 도 43의 C-C'선에서의 요부 단면도, (b)는 도 43의 D-D'선에서의 요부 단면도,
도 46은 본 발명의 실시형태 6인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도,
도 47은 도 46에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 46과 같은 개소의 요부 단면도,
도 48은 도 47에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 46과 같은 개소의 요부 단면도,
도 49는 도 48에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 46과 같은 개소의 요부 단면도,
도 50은 본 발명의 실시형태 7인 불휘발성 반도체 기억장치의 제조방법의 일례를 나타내는 요부 단면도,
도 51은 도 50에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 50과 같은 개소의 요부 단면도,
도 52는 도 51에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 50과 같은 개소의 요부 단면도,
도 53은 도 52에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 요부 평면도,
도 54 (a)는 도 53의 A-A'선에서의 요부 단면도, (b)는 도 53의 B-B'선에서의 요부 단면도,
도 55 (a)는 도 53의 C-C'선에서의 요부 단면도, (b)는 도 53의 D-D'선에서의 요부 단면도,
도 56은 도 53, 도 54, 도 55에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 54와 같은 개소의 요부 단면도,
도 57은 도 53, 도 54, 도 55에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 55와 같은 개소의 요부 단면도,
도 58은 도 56, 도 57에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 54와 같은 개소의 요부 단면도,
도 59는 도 56, 도 57에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 55와 같은 개소의 요부 단면도,
도 60은 도 58, 도 59에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 54와 같은 개소의 요부 단면도,
도 61은 도 58, 도 59에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 55와 같은 개소의 요부 단면도,
도 62는 도 60, 도 61에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 54와 같은 개소의 요부 단면도,
도 63은 도 60, 도 61에 계속하여 불휘발성 반도체 기억장치의 제조공정 중 도 55와 같은 개소의 요부 단면도이다.
[부호의 설명]
1 반도체기판
2 웰(well)
3 부유 게이트(제 1 게이트)
3a 폴리 실리콘막
4 제어 게이트(제 2 게이트)
4a 제어 게이트 재료
5 제 3 게이트
5a 폴리 실리콘막
6 게이트 절연막(제 1 절연막)
7 제 4 절연막
7a 실리콘 산화막
8 제 2 절연막
9 제 6 절연막
10 제 5 절연막
10a 실리콘 질화막
11 게이트 절연막(제 3 절연막)
12 더미 실리콘 산화막 패턴
12a 더미 실리콘 산화막
13 스페이스
14 측벽
14a 실리콘 산화막
15 폴리 실리콘막
16 실리콘 산화막
17 실리콘 질화막 패턴
17a 실리콘 질화막
18 측벽
18a 실리콘 질화막
19 반도체기판
20 웰
21 게이트 절연막(제 3 절연막)
22 제 3 게이트
22a 폴리 실리콘막
23 제 5 절연막
23a 실리콘 산화막
24 실리콘 질화막 패턴
24a 실리콘 질화막
25 제 4 절연막
25a 실리콘 산화막
26 게이트 절연막(제 1 절연막)
27 부유 게이트(제 1 게이트)
27a 폴리 실리콘막
28 실리콘 질화막
29 실리콘 산화막
30 제 2 절연막
31 제어 게이트(제 2 게이트)
31a 제어 게이트 재료
41 실리콘 기판
42 웰
43 게이트 절연막(제 1 절연막)
44 부유 게이트(제 1 게이트)
44a 폴리 실리콘막
44b 폴리 실리콘막 패턴
45 실리콘 질화막 패턴
45a 실리콘 질화막
46 실리콘 산화막
47 제 2 절연막
48 제어 게이트(제 2 게이트)
48a 제어 게이트 재료
49 측벽
49a 실리콘 산화막
50 폴리 실리콘막
51 실리콘 기판
52 웰
53 게이트 절연막(제 1 절연막)
54 부유 게이트(제 1 게이트)
54a 폴리 실리콘막
54b 폴리 실리콘막 패턴
55 실리콘 질화막 패턴
55a 실리콘 질화막
56 실리콘 산화막
57 실리콘 질화막
58 실리콘 산화막
59 제 2 절연막
60 제어 게이트(제 2 게이트)
60a 제어 게이트 재료
WL 워드선
Claims (25)
- 실리콘기판에 형성된 제 1 도전형의 웰과, 상기 실리콘기판 상에 제 1 절연막을 개재하여 상기 실리콘기판에 평행하고 또 제 1 방향에 수직한 제 2 방향에 등간격으로 나열되는 복수의 제 1 게이트와, 상기 제 1 게이트를 덮는 제 2 절연막을 개재하여 형성된 상기 제 1 방향으로 연재(延在)하는 제 2 게이트를 구비한 불휘발성 반도체 기억장치로,상기 제 1 게이트의 상기 제 2 절연막과 접촉하는 부분의 상기 제 1 방향의 치수가, 상기 제 1 게이트의 상기 제 1 절연막과 접촉하는 부분의 상기 제 1 방향의 치수보다도 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 1 항에 있어서,상기 실리콘기판과는 제 3 절연막을 개재하고, 상기 제 1 게이트와는 제 4 절연막을 개재하고, 상기 제 2 게이트와는 제 5 절연막 및 상기 제 2 절연막을 개재하여 형성된 상기 제 2 방향으로 연재하는 복수의 제 3 게이트를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 2 항에 있어서,상기 제 1 방향으로 연재하는 복수의 스트라이프 모양의 제 6 절연막을 구비하고, 상기 제 6 절연막의 스페이스 부분에 상기 제 1 게이트가 매립되어 있고, 상기 제 1 게이트의 상부 표면 및 상기 제 6 절연막의 스페이스 부분이 상기 제 2 절연막을 개재하여 상기 제 2 게이트로 매립되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 2 항에 있어서,상기 제 3 게이트에 전압을 인가하는 것에 의해 형성되는 반전층을 데이터선으로서 이용하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 2 항에 있어서,상기 제 1 게이트가 1층의 폴리 실리콘막에 의해 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 2 항에 있어서,상기 제 1 게이트가 2층의 폴리 실리콘막에 의해 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 1 항에 있어서,상기 제 2 방향으로 연재하는 상기 실리콘 기판의 표면에 형성된 복수의 홈과 상기 복수의 홈에 매립된 제 3 절연막을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 7 항에 있어서,상기 제 1 방향으로 연재하는 복수의 스트라이프 모양의 제 4 절연막을 구비하고, 상기 제 4 절연막의 스페이스 부분에 상기 제 1 게이트가 매립되어 있고, 상기 제 1 게이트의 상부 표면 및 상기 제 4 절연막의 스페이스 부분이 상기 제 2 절연막을 개재하여 상기 제 2 게이트로 매립되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 7 항에 있어서,상기 제 1 게이트가 1층의 폴리 실리콘막에 의해 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 제 7 항에 있어서,상기 제 1 게이트가 2층의 폴리 실리콘막에 의해 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- (a) 실리콘 기판에 제 1 도전형의 웰을 형성하는 공정과,(b) 상기 실리콘 기판 상에 제 1 절연막을 형성하는 공정과,(c) 상기 웰과 상기 제 1 절연막을 개재하여 상기 실리콘 기판에 평행하고 또 제 1 방향에 수직한 제 2 방향으로 등간격으로 나열되는 복수의 제 1 게이트를 형성하는 공정과,(d) 상기 제 1 게이트와 제 2 절연막을 개재하여 제 2 게이트를 상기 제 1 방향으로 연재하여 형성하는 공정을 포함하는 불휘발성 반도체 기억장치의 제조방법에서,상기 제 1 게이트의 상기 제 2 절연막과 접촉하는 부분의 상기 제 1 방향의 치수를 상기 제 1 게이트의 상기 제 1 절연막과 접촉하는 부분의 상기 제 1 방향의 치수보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- (a) 실리콘 기판에 제 1 도전형의 웰을 형성하는 공정과,(b) 상기 실리콘 기판 상에 제 1 절연막을 형성하는 공정과,(c) 상기 웰과 상기 제 1 절연막을 개재하여 상기 실리콘 기판에 평행하고 또 제 1 방향에 수직한 제 2 방향으로 등간격으로 나열되는 복수의 제 1 게이트를 형성하는 공정과,(d) 상기 제 2 방향으로 연재하는 복수의 제 3 게이트를, 상기 실리콘 기판과 제 3 절연막을 개재하고 또 상기 제 1 게이트와 제 4 절연막을 개재하여 형성하는 공정과,(e) 상기 제 1 게이트와 제 2 절연막을 개재하고, 상기 제 3 게이트와 제 5 절연막 및 상기 제 2 절연막을 개재하여 상기 제 1 방향으로 연재하는 복수의 제 2 게이트를 형성하는 공정을 포함하는 불휘발성 반도체 기억장치의 제조방법으로서,상기 제 1 게이트의 상기 제 2 절연막과 접촉하는 부분의 상기 제 1 방향의 치수를 상기 제 1 게이트의 상기 제 1 절연막과 접촉하는 부분의 상기 제 1 방향의 치수보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 12 항에 있어서,(f) 상기 제 1 게이트를 형성하는 재료를 퇴적하는 공정과,(g) 상기 제 1 게이트를 형성하는 상기 재료를 상기 제 2 방향으로 연재하는 스트라이프 모양의 라인과 스페이스로 가공하는 공정과,(h) 스트라이프 모양으로 형성된 상기 재료의 상부를 좁게 하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 13 항에 있어서,(i) 상기 제 2 방향으로 연재하는 스트라이프 모양의 절연막 패턴을 상기 제 1 게이트가 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스에 연재하도록 형성하는 공정과,(j) 상기 제 1 게이트의 상부 표면 및 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스 부분을 상기 제 2 절연막으로 덮는 공정과,(k) 상기 제 1 게이트 상에 상기 제 2 절연막을 개재하여 상기 제 2 게이트를 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 12 항에 있어서,(f) 상기 제 1 게이트를 형성하는 제 1 재료를 퇴적하는 공정과,(g) 상기 제 1 게이트를 형성하는 상기 제 1 재료를 상기 제 2 방향으로 연재하는 스트라이프 모양의 라인과 스페이스로 가공하는 공정과,(h) 스트라이프 모양으로 형성된 상기 제 1 재료의 상부에 상기 제 1 재료의 라인 폭 보다도 좁은 제 2 재료의 스트라이프 패턴을 상기 제 1 재료와 접촉시켜 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 15 항에 있어서,(i) 상기 제 2 방향으로 연재하는 스트라이프 모양의 절연막 패턴을 상기 제 1 게이트가 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스에 존재하도록 형성하는 공정과,(j) 상기 제 1 게이트의 상부 표면 및 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스 부분을 상기 제 2 절연막으로 덮는 공정과,(k) 상기 제 1 게이트 상에 상기 제 2 절연막을 개재하여 상기 제 2 게이트를 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 12 항에 있어서,(f) 상기 제 1 게이트를 형성하는 재료를 퇴적하는 공정과,(g) 상기 제 1 게이트를 형성하는 상기 재료를 메모리셀 마다로 분리하는 공정과,(h) 상기 메모리셀 마다로 분리된 상기 재료의 상부를 상기 제 1 방향으로 좁게 하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 17 항에 있어서,(i) 상기 제 2 방향으로 연재하는 스트라이프 모양의 절연막 패턴을 상기 제 1 게이트가 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스로 존재하도록 형성하는 공정과,(j) 상기 제 1 게이트의 상부 표면 및 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스 부분을 상기 제 2 절연막으로 덮는 공정과,(k) 상기 제 1 게이트 상에 상기 제 2 절연막을 개재하여 상기 제 2 게이트를 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- (a) 실리콘 기판에 제 1 도전형의 웰을 형성하는 공정과,(b) 상기 실리콘 기판 상에 제 1 절연막을 형성하는 공정과,(c) 상기 웰과 상기 제 1 절연막을 개재하여 상기 실리콘 기판에 평행하고 또 제 1 방향에 수직한 제 2 방향으로 등간격으로 나열되는 복수의 제 1 게이트를 형성하는 공정과,(d) 상기 실리콘 기판의 표면에 상기 제 2 방향으로 연재하는 복수의 홈을 형성하는 공정과,(e) 상기 복수의 홈에 제 3 절연막을 매립하는 공정과,(f) 상기 제 1 게이트와 제 2 절연막을 개재하여 상기 제 1 방향으로 연재하는 복수의 제 2 게이트를 형성하는 공정을 더 포함하는 불휘발성 반도체 기억장치의 제조방법으로서,상기 제 1 게이트의 상기 제 2 절연막과 접촉하는 부분의 상기 제 1 방향의 치수를 상기 제 1 게이트의 상기 절연막과 접촉하는 부분의 상기 제 1 방향의 치수보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 19 항에 있어서,(g) 상기 제 1 게이트를 형성하는 재료를 퇴적하는 공정과,(h) 상기 제 1 게이트를 형성하는 상기 재료를 상기 제 2 방향으로 연재하는 스트라이프 모양의 라인과 스페이스로 가공하는 공정과,(i) 스트라이프 모양으로 형성된 상기 재료의 상부를 좁게 하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 20 항에 있어서,(j) 상기 제 2 방향으로 연재하는 스트라이프 모양의 절연막 패턴을 상기 제 1 게이트가 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스로 연재하도록 형성하는 공정과,(k) 상기 제 1 게이트의 상부 표면 및 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스 부분을 상기 제 2 절연막으로 덮는 공정과,(l) 상기 제 1 게이트 상에 상기 제 2 절연막을 개재하여 상기 제 2 게이트를 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 19 항에 있어서,(g) 상기 제 1 게이트를 형성하는 제 1 재료를 퇴적하는 공정과,(h) 상기 제 1 게이트를 형성하는 상기 제 1 재료를 상기 제 2 방향으로 연재하는 스트라이프 모양의 라인과 스페이스로 가공하는 공정과,(i) 스트라이프 모양으로 형성된 상기 제 1 재료의 상부에 상기 제 1 재료의 라인 폭 보다도 좁은 제 2 재료의 스트라이프 패턴을 상기 제 1 재료와 접촉시켜 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 22 항에 있어서,(j) 상기 제 2 방향으로 연재하는 스트라이프 모양의 절연막 패턴을 상기 제 1 게이트가 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스에 존재하도록 형성하는 공정과,(k) 상기 제 1 게이트의 상부 표면 및 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스 부분을 상기 제 2 절연막으로 덮는 공정과,(l) 상기 제 1 게이트 상에 상기 제 2 절연막을 개재하여 상기 제 2 게이트를 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 19 항에 있어서,(g) 상기 제 1 게이트를 형성하는 재료를 퇴적하는 공정과,(h) 상기 제 1 게이트를 형성하는 상기 재료를 메모리셀 마다 분리하는 공정과,(i) 상기 메모리셀 마다 분리된 상기 재료의 상부를 상기 제 1 방향으로 좁게 하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 24 항에 있어서,(j) 상기 제 2 방향으로 연재하는 스트라이프 모양의 절연막 패턴을 상기 제 1 게이트가 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스에 존재하도록 형성하는 공정과,(k) 상기 제 1 게이트의 상부 표면 및 스트라이프 모양으로 형성된 상기 절연막 패턴의 스페이스 부분을 상기 제 2 절연막으로 덮는 공정과,(l) 상기 제 1 게이트 상에 상기 제 2 절연막을 개재하여 상기 제 2 게이트를 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00087150 | 2004-03-24 | ||
| JP2004087150A JP2005277035A (ja) | 2004-03-24 | 2004-03-24 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050094763A true KR20050094763A (ko) | 2005-09-28 |
Family
ID=34988755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050001934A KR20050094763A (ko) | 2004-03-24 | 2005-01-08 | 불휘발성 반도체 기억장치 및 그 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20050212034A1 (ko) |
| JP (1) | JP2005277035A (ko) |
| KR (1) | KR20050094763A (ko) |
| CN (1) | CN100508197C (ko) |
| TW (1) | TW200532900A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823713B1 (ko) * | 2006-09-08 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4761747B2 (ja) * | 2004-09-22 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
| JP2007005380A (ja) * | 2005-06-21 | 2007-01-11 | Toshiba Corp | 半導体装置 |
| US7687860B2 (en) * | 2005-06-24 | 2010-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device including impurity regions having different cross-sectional shapes |
| JP4745039B2 (ja) * | 2005-12-02 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| KR100740612B1 (ko) * | 2006-02-15 | 2007-07-18 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| JP4762041B2 (ja) | 2006-04-24 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP4829015B2 (ja) | 2006-06-20 | 2011-11-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7667260B2 (en) * | 2006-08-09 | 2010-02-23 | Micron Technology, Inc. | Nanoscale floating gate and methods of formation |
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| JP5091504B2 (ja) | 2007-02-28 | 2012-12-05 | 株式会社東芝 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0179163B1 (ko) * | 1995-12-26 | 1999-03-20 | 문정환 | 비휘발성 메모리 셀 및 그 제조방법 |
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-
2004
- 2004-03-24 JP JP2004087150A patent/JP2005277035A/ja not_active Withdrawn
- 2004-11-01 TW TW093133207A patent/TW200532900A/zh unknown
-
2005
- 2005-01-07 CN CNB2005100038476A patent/CN100508197C/zh not_active Expired - Fee Related
- 2005-01-08 KR KR1020050001934A patent/KR20050094763A/ko not_active Application Discontinuation
- 2005-01-10 US US11/031,484 patent/US20050212034A1/en not_active Abandoned
-
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- 2007-10-01 US US11/865,657 patent/US20080261365A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2005277035A (ja) | 2005-10-06 |
| CN100508197C (zh) | 2009-07-01 |
| US20050212034A1 (en) | 2005-09-29 |
| CN1674285A (zh) | 2005-09-28 |
| US20080261365A1 (en) | 2008-10-23 |
| TW200532900A (en) | 2005-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |