JP4829015B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、本発明の第1の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。なお、ここでは、浮遊ゲート電極と制御ゲート電極とからなる二層ゲート電極を有してメモリセルが構成されてなる不揮発性半導体記憶装置の例として、NAND型の不揮発性半導体記憶装置に適用した場合について説明する。また、メモリセル列におけるメモリセルの個数を「4」とした場合の例である。
図11は、本発明の第2の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、第1の実施形態に示したNAND型の不揮発性半導体記憶装置(図1参照)の、III−III線に沿う断面に対応する部分の構造を示している。なお、第1の実施形態のNAND型の不揮発性半導体記憶装置と同一部分には同一符号を付して、詳しい説明は割愛する。
図18は、本発明の第3の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、第1の実施形態に示したNAND型の不揮発性半導体記憶装置(図1参照)の、III−III線に沿う断面に対応する部分の構造を示している。なお、第1の実施形態のNAND型の不揮発性半導体記憶装置と同一部分には同一符号を付して、詳しい説明は割愛する。
Claims (10)
- 半導体基板と、
前記半導体基板を複数の素子領域に分離する素子分離領域と、
素子領域上に、それぞれ、第1の絶縁膜を介して形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上にそれぞれ第2の絶縁膜を介して設けられ、その一部が、互いに対向する前記複数の浮遊ゲート電極間に埋め込まれた制御ゲート電極と
を具備し、
前記複数の浮遊ゲート電極は、それぞれ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくとも互いに対向する側の側面が、前記第2の絶縁膜に接する第1の面と、前記素子分離領域と接する第2の面とを有して形成され、前記第1の面は、その一端が素子分離絶縁膜と接する第1接面と、前記第1接面の他端と接する第2接面とからなり、
前記第2の絶縁膜は、垂直方向の最大膜厚が、前記第2の絶縁膜の最下面から最上面までの垂直方向の距離よりも小さく、前記複数の浮遊ゲート電極は、前記第2接面と前記第2の面との間に段差を有し、前記第1接面の端部と前記第2の面の端部との高さは等しいことを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板を複数の素子領域に分離する素子分離領域と、
素子領域上に、それぞれ、第1の絶縁膜を介して形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上にそれぞれ第2の絶縁膜を介して設けられ、その一部が、互いに対向する前記複数の浮遊ゲート電極間に埋め込まれた制御ゲート電極と
を具備し、
前記複数の浮遊ゲート電極は、それぞれ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくとも互いに対向する側の側面が、前記第2の絶縁膜に接する第1の面と、前記素子分離領域と接する第2の面とを有して形成され、前記第1の面は、その一端が素子分離絶縁膜と接する第1接面と、前記第1接面の他端と接する第2接面とからなり、
前記複数の浮遊ゲート電極は、前記第2接面と前記第2の面との間に段差を有し、前記第1接面の端部と前記第2の面の端部との高さは等しく、
前記第2接面と垂直方向とのなす第1の角が、前記第2の面と垂直方向とのなす第2の角よりも大きいことを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板を複数の素子領域に分離する素子分離領域と、
素子領域上に、それぞれ、第1の絶縁膜を介して形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上にそれぞれ第2の絶縁膜を介して設けられ、その一部が、互いに対向する前記複数の浮遊ゲート電極間に埋め込まれた制御ゲート電極と
を具備し、
前記複数の浮遊ゲート電極は、それぞれ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくとも互いに対向する側の側面が、前記第2の絶縁膜に接する第1の面と、前記素子分離領域と接する第2の面とを有して形成され、前記第1の面は、その一端が素子分離絶縁膜と接する第1接面と、前記第1接面の他端と接する曲面である第2接面とからなり、
前記複数の浮遊ゲート電極は、前記第2接面と前記第2の面との間に段差を有し、前記第1接面の端部と前記第2の面の端部との高さは等しいことを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板を複数の素子領域に分離する素子分離領域と、
素子領域上に、それぞれ、第1の絶縁膜を介して形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上にそれぞれ第2の絶縁膜を介して設けられ、その一部が、互いに対向する前記複数の浮遊ゲート電極間に埋め込まれた制御ゲート電極と
を具備し、
前記複数の浮遊ゲート電極は、それぞれ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、上面が曲面で構成され、かつ、下面が平面で構成され、少なくとも互いに対向する側の面が第1の面と、前記素子分離領域と接する第2の面とを有して形成され、前記第1の面は、その一端が素子分離絶縁膜と接する第1接面と、前記第1接面の他端と接する曲面である第2接面とからなり、
前記複数の浮遊ゲート電極は、前記第2接面と前記第2の面との間に段差を有し、前記第1接面の端部と前記第2の面の端部との高さは等しいことを特徴とする不揮発性半導体記憶装置。 - 前記複数の浮遊ゲート電極は、それぞれ、互いに対向する浮遊ゲート電極間の最小間隔が、前記第2の絶縁膜の膜厚を2倍にした値と前記制御ゲート電極が空乏化する距離とを足し合わせた値よりも小さいことを特徴とする請求項1,2,3,4のいずれかに記載の不揮発性半導体記憶装置。
- 前記第2の絶縁膜は、垂直方向の最大膜厚が、前記第2の絶縁膜の最下面から最上面までの垂直方向の距離よりも小さいことを特徴とする請求項2,3,4のいずれかに記載の不揮発性半導体記憶装置。
- 前記第2接面と垂直方向とのなす第1の角が、前記第2の面と垂直方向とのなす第2の角よりも大きいことを特徴とする請求項3,4のいずれかに記載の不揮発性半導体記憶装置。
- 前記第2の角が0度であることを特徴とする請求項2,7のいずれかに記載の不揮発性半導体記憶装置。
- 前記曲面は、上に凸形状を有することを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記曲面は、下に凸形状を有することを特徴とする請求項3に記載の不揮発性半導体記憶装置。
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