CN100508197C - 非易失性半导体存储器及其制造方法 - Google Patents

非易失性半导体存储器及其制造方法 Download PDF

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Abstract

本发明射及一种非易失性半导体存储器及其制造方法。在90nm级以后的进一步微细化的非易失性半导体存储器中，提供一种能够降低相邻的浮栅间的静电电容、且降低因相邻的存储单元间的干扰而产生的阈值变化的技术。通过将存储单元的浮栅(3)的形状设置为凸型，使浮栅(3)的通过控制栅(4)和第二绝缘膜(8)的部分具有比浮栅(3)的低部小的尺寸，既能够充分确保浮栅(3)与控制栅(4)之间的面积，又能降低相邻的字线(WL)下的浮栅(3)间的对置面积，在确保浮栅(3)与控制栅(4)之间的电容耦合比的同时，降低相邻的浮栅(3)间的对置面积，进而降低阈值变动的影响。

Description

非易失性半导体存储器及其制造方法
技术领域
本发明涉及半导体存储器及其制造方法，特别是涉及适用于可电擦写的非易失性半导体存储器的有效的技术。
背景技术
作为可电擦写的非易失性半导体存储器中的可同时完全删除的器件，已知有所谓的快闪存储器。快闪存储器便携性和抗冲击性优良，可电气地同时完全删除，因此，近年来，作为便携式个人计算机和数字静像摄像机等小型便携式信息设备的存储装置，其需求急速扩大。要扩大其市场，存储单元面积的缩小而导致的位成本的降低就成为必须的要素。为了解决该课题，通过缩小工艺规程来缩小物理的单元面积、或者利用多值技术缩小每个位的单元面积。
此外，在快闪存储器中，为了达到足够的写入/删除速度，需要使所谓的耦合比足够大，并且使浮栅电压对于施加给控制栅的电压之比足够大。耦合比用浮栅与控制栅之间的静电电容Cfg—cg和浮栅周围的全部静电电容Ctot之比Cfg—cg/Ctot表示。
为了用18V以下的控制栅电压来进行写入/删除，需要耦合比大于0.6。以前，为了使耦合比足够，在控制栅侧使用了突出的形状(非专利文献1和2)。实际上，在以前的130nm级之前的快闪存储器中，通过使用这些浮栅形状，能够实现足够的写入/删除速度。
再有，作为专利文献，在日本特开平5—335588号公报(专利文献1)、特开平9—8155号公报(专利文献2)、特开平11—17038号公报(专利文献3)中也记载了同样提高耦合比的技术。
【专利文献1】特开平5—335588号公报
【专利文献2】特开平9—8155号公报
【专利文献3】特开平11—17038号公报
【非专利文献1】International Electron Devices Meeting，2002p.919？922
【非专利文献2】2003 Symposium on VLSI Technology Digest Symposium p.89—90
但是，上述专利文献1、2、3中，由于浮栅形状的最微细部分成为最小加工尺寸，因此，不能够减小存储单元面积。即，在必须要用最小加工尺寸来形成浮栅和字线的当前和今后的快闪存储器中不能使用。
此外，在上述非专利文献1、2中，若存储单元的微细化进一步发展，就产生新的课题。即，由于相邻的浮栅间的距离接近，因此，就有浮栅间的电容耦合变大、相邻的浮栅间的干扰增大的问题。具体地说，与相邻的存储单元的阈值变化(电位变化)成比例的存储单元的阈值变化就越不能忽视。特别是在使用多值技术的情况下，由于需要考虑该阈值变化，需要增大各电平的阈值间隔，因此，就导致性能和可靠性降低。以前使用的长方体形的浮栅的相邻浮栅间的对置面积大。因此，在90nm级以后，就不能同时兼顾降低使用了多值技术的位成本和确保写入/删除速度。
发明内容
本发明的目的在于提供一种在90nm级以后的进一步微细化的非易失性半导体存储器中，能够降低相邻浮栅间的静电电容，能够降低因相邻的存储单元间的干扰而产生的阈值变化的技术。
本发明的上述及其他的目的和新的特征，可以由本说明书的记述及附图来明确。
以下简单地说明在本申请中公开的发明中的代表性方案的概要。
本发明涉及的非易失性半导体存储器，具有：形成在半导体基板上的第一导电型的阱；多个浮栅，在半导体基板上夹着栅绝缘膜平行于半导体基板，并且在与第一方向垂直的第二方向上等间隔排列；控制栅(字线)，在第一方向上延伸，并夹着覆盖浮栅的第二绝缘膜而形成；将浮栅的与第二绝缘膜接触的部分的第一方向的尺寸，设置成小于浮栅的与栅绝缘膜接触的部分的第一方向的尺寸。
上述非易失性半导体存储器还具有在上述第二方向上延伸的多个第三栅极，上述第三栅极与上述硅基板之间夹着第三绝缘膜、与上述第一栅极之间夹着第四绝缘膜、与上述第二栅极之间夹着第五绝缘膜及上述第二绝缘膜而形成。
或者，上述非易失性半导体存储器还具有在上述第二方向上延伸的上述硅基板表面上形成的多个沟槽、和填入在上述多个沟槽中的第三绝缘膜，具有在上述第一方向上延伸的多个条纹状的第四绝缘膜，在上述第四绝缘膜的空隙部分填入有上述第一栅极，上述第一栅极的上部表面及上述第四绝缘膜的空隙部分夹着上述第二绝缘膜被上述第二栅极填入。
本发明涉及的非易失性半导体存储器的制造方法，包括：在半导体基板上形成第一导电型的阱的工序；在半导体基板上形成栅绝缘膜的工序；形成多个浮栅的工序，上述浮栅与阱之间夹着栅绝缘膜，上述浮栅与半导体基板平行、且在垂直于第一方向的第二方向上等间隔排列；形成在第二方向上延伸的多个第三栅极的工序，该第三栅极与半导体基板之间夹着第三绝缘膜、与浮栅之间夹着第四绝缘膜；形成在第一方向上延伸的多个控制栅(字线)的工序，该控制栅与浮栅之间夹着第二绝缘膜、与第三栅极之间夹着第五绝缘膜及第二绝缘膜；将浮栅的与第二绝缘膜接触的部分的第一方向的尺寸，设置成小于浮栅的与栅绝缘膜接触的部分的第一方向的尺寸。
发明效果
以下，简单地说明在本申请中公开的发明中的代表性方案的效果。
在非易失性半导体存储器中，通过缩小相邻浮栅间的对置面积，能够降低伴随着控制栅(字线)的间距缩小而显著的相邻浮栅间的电容耦合引起的存储单元的阈值变化。这样，由于能使存储单元的各状态的阈值电平区域变窄，因此能够提高写入/删除的性能。此外，也具有防止上述存储单元的阈值变化而引起的误读出的效果，能够提高非易失性半导体存储器的可靠性。
附图说明
图1是示出本发明第一实施方式的非易失性半导体存储器一例的主要部分俯视图。
图2(a)是沿图1的A—A’线的主要部分剖面图，图2(b)是沿图1的B—B’线的主要部分剖面图，图2(c)是沿图1的C—C’线的主要部分剖面图。
图3是示出本发明第一实施方式的读出时的电压条件一例的存储器阵列电路图的概略图。
图4是示出本发明第一实施方式的写入时的电压条件一例的存储器阵列电路图的概略图。
图5(a)～5(c)是示出本发明第一实施方式的非易失性半导体存储器的制造方法一例的主要部分剖面图。
图6(a)～6(c)是接着图5(a)～5(c)的非易失性半导体存储器制造工序中的、与图5(a)～5(c)相同地方的主要部分剖面图。
图7(a)～7(c)是接着图6(a)～6(c)的非易失性半导体存储器制造工序中的、与图5(a)～5(c)相同地方的主要部分剖面图。
图8(a)、8(b)是接着图7(a)～7(c)的非易失性半导体存储器制造工序中的、与图5(a)～5(c)相同地方的主要部分剖面图。
图9是图8(a)、8(b)之后的非易失性半导体存储器制造工序中的主要部分俯视图。
图10(a)是沿图9的A—A’线的主要部分剖面图，图10(b)是沿图9的B—B’线的主要部分剖面图，图10(c)是沿图9的C—C’线的主要部分剖面图。
图11是示出本发明第一实施方式的凸型浮栅的阈值变动量和长方体形浮栅的阈值变动量的图表。
图12(a)、12(b)是接着图7(b)的非易失性半导体存储器制造工序中的、与图5(a)～5(c)相同地方的主要部分剖面图。
图13(a)～13(c)是示出本发明第二实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
图14(a)～14(c)是接着图13(a)～13(c)的非易失性半导体存储器制造工序中的、与图13(a)～13(c)相同地方的主要部分剖面图。
图15是接着图14(a)～14(c)的非易失性半导体存储器的制造工序中的主要部分俯视图。
图16(a)～16(c)是接着图14(a)～14(c)的非易失性半导体存储器制造工序中的、与图13(a)～13(c)相同地方的主要部分剖面图。
图17(a)～17(c)是示出本发明第三实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
图18(a)～18(c)是接着图17(a)～17(c)的非易失性半导体存储器制造工序中的、与图17(a)～17(c)相同地方的主要部分剖面图。
图19(a)～19(c)是接着图18(a)～18(c)的非易失性半导体存储器制造工序中的、与图17(a)～17(c)相同地方的主要部分剖面图。
图20(a)、20(b)是接着图19(a)～19(c)的非易失性半导体存储器制造工序中的、与图17(a)～17(c)相同地方的主要部分剖面图。
图21(a)、21(b)是接着图20(a)、20(b)的非易失性半导体存储器制造工序中的、与图17(a)～17(c)相同地方的主要部分剖面图。
图22(a)、22(b)是接着图21(a)、21(b)的非易失性半导体存储器制造工序中的、与图17(a)～17(c)相同地方的主要部分剖面图。
图23(a)～23(c)是示出本发明第四实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
图24(a)～24(c)是接着图23(a)～23(c)的非易失性半导体存储器制造工序中的、与图23(a)～23(c)相同地方的主要部分剖面图。
图25(a)～25(c)是接着图24(a)～24(c)的非易失性半导体存储器制造工序中的、与图23(a)～23(c)相同地方的主要部分剖面图。
图26是接着图25(a)～25(c)的非易失性半导体存储器制造工序中的主要部分俯视图。
图27(a)是沿图26的A—A’线的主要部分剖面图，图27(b)是沿图26的B—B’线的主要部分剖面图。
图28(a)是沿图26的C—C’线的主要部分剖面图，图28(b)是沿图26的D—D’线的主要部分剖面图。
图29(a)、29(b)是接着图26、图27(a)、27(b)、图28(a)、28(b)的非易失性半导体存储器制造工序中的、与图27(a)、27(b)相同地方的主要部分剖面图。
图30(a)、30(b)是接着图26、图27(a)、27(b)、图28(a)、28(b)的非易失性半导体存储器制造工序中的、与图28(a)、28(b)相同的地方的主要部分剖面图。
图31(a)、31(b)是接着图29(a)、29(b)、图30(a)、30(b)的非易失性半导体存储器制造工序中的、与图27(a)、27(b)相同地方的主要部分剖面图。
图32(a)、32(b)是接着图29(a)、29(b)、图30(a)、30(b)的非易失性半导体存储器制造工序中的、与图28(a)、28(b)相同地方的主要部分剖面图。
图33(a)、33(b)是接着图31(a)、31(b)、图32(a)、32(b)的非易失性半导体存储器制造工序中的、与图27(a)、27(b)相同地方的主要部分剖面图。
图34(a)、34(b)是接着图31(a)、31(b)、图32(a)、32(b)的非易失性半导体存储器制造工序中的、与图28(a)、28(b)相同地方的主要部分剖面图。
图35(a)、35(b)是接着图33(a)、33(b)、图34(a)、34(b)的非易失性半导体存储器制造工序中的、与图27(a)、27(b)相同的地方主要部分剖面图。
图36(a)、36(b)是接着图33(a)、33(b)、图34(a)、34(b)的非易失性半导体存储器的制造工序中的、与图28(a)、28(b)相同地方的主要部分剖面图。
图37(a)、37(b)是接着图35(a)、35(b)、图36(a)、36(b)的非易失性半导体存储器的制造工序中的、与图27(a)、27(b)相同地方的主要部分剖面图。
图38(a)、38(b)是接着图35(a)、35(b)、图36(a)、36(b)的非易失性半导体存储器的制造工序中的、与图28(a)、28(b)相同地方的主要部分剖面图。
图39(a)、39(b)是本发明第五实施方式的存储器阵列的电路图的概略图。图39(a)示出读出时的电压条件的一例，图39(b)示出写入时的电压条件的一例。
图40(a)～40(c)是示出本发明第五实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
图41(a)～41(c)是接着图40(a)～40(c)的非易失性半导体存储器制造工序中的、与图40(a)～40(c)相同地方的主要部分剖面图。
图42(a)～42(c)是接着图41(a)～41(c)的非易失性半导体存储器制造工序中的、与图40(a)～40(c)相同地方的主要部分剖面图。
图43是接着图42(a)～42(c)的非易失性半导体存储器制造工序中的主要部分俯视图。
图44(a)是沿图43的A—A’线的主要部分剖面图，图44(b)是沿图43的B—B’线的主要部分剖面图。
图45(a)是沿图43的C—C’线的主要部分剖面图，图45(b)是沿图43的D—D’线的主要部分剖面图。
图46(a)～46(c)是示出本发明第六实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
图47(a)～47(c)是接着图46(a)～46(c)的非易失性半导体存储器制造工序中的、与图46(a)～46(c)相同地方的主要部分剖面图。
图48(a)～48(c)是接着图47(a)～47(c)的非易失性半导体存储器制造工序中的、与图46(a)～46(c)相同地方的主要部分剖面图。
图49(a)～49(c)是接着图48(a)～48(c)的非易失性半导体存储器制造工序中的、与图46(a)～46(c)相同地方的主要部分剖面图。
图50(a)～50(c)是示出本发明第七实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
图51(a)～51(c)是接着图50(a)～50(c)的非易失性半导体存储器制造工序中的、与图50(a)～50(c)相同地方的主要部分剖面图。
图52(a)、52(b)是接着图51(a)～51(c)的非易失性半导体存储器制造工序中的、与图50(a)～50(c)相同地方的主要部分剖面图。
图53是接着图52(a)、52(b)的非易失性半导体存储器制造工序中的主要部分俯视图。
图54(a)是沿图53的A—A’线的主要部分剖面图，图54(b)是沿图53的B—B’线的主要部分剖面图。
图55(a)是沿图53的C—C’线的主要部分剖面图，图55(b)是沿图53的D—D’线的主要部分剖面图。
图56(a)、56(b)是接着图53、图54(a)、54(b)、图55(a)、55(b)的非易失性半导体存储器制造工序中的、与图54(a)、54(b)相同地方的主要部分剖面图。
图57(a)、57(b)是接着图53、图54(a)、54(b)、图55(a)、55(b)的非易失性半导体存储器制造工序中的、与图55(a)、55(b)相同地方的主要部分剖面图。
图58(a)、58(b)是接着图56(a)、56(b)、图57(a)、57(b)的非易失性半导体存储器制造工序中的、与图54(a)、54(b)相同地方的主要部分剖面图。
图59(a)、59(b)是接着图56(a)、56(b)、图57(a)、57(b)的非易失性半导体存储器制造工序中的、与图55(a)、55(b)相同地方的主要部分剖面图。
图60(a)、60(b)是接着58(a)、58(b)、图59(a)、59(b)的非易失性半导体存储器制造工序中的、与图54(a)、54(b)相同地方的主要部分剖面图。
图61(a)、61(b)是接着图58(a)、58(b)、图59(a)、59(b)的非易失性半导体存储器制造工序中的、与图55(a)、55(b)相同地方的主要部分剖面图。
图62(a)、62(b)是接着图60(a)、60(b)、图61(a)、61(b)的非易失性半导体存储器制造工序中的、与图54(a)、54(b)相同地方的主要部分剖面图。
图63(a)、63(b)是接着图60(a)、60(b)、图61(a)、61(b)的非易失性半导体存储器制造工序中的、与图55(a)、55(b)相同地方的主要部分剖面图。
具体实施方式
以下，结合附图详细说明本发明的实施方式。再有，在用于说明实施方式的全部图中，对相同的部件原则上标记相同的附图标记，并省略其重复的说明。
(第一实施方式)
图1是示出了本发明第一实施方式的非易失性半导体存储器一例的主要部分俯视图，图2(a)、2(b)和2(c)分别是沿图1的A—A’线、B—B’线和C—C’线的主要部分剖面图。图3是本发明第一实施方式的非易失性半导体存储器的存储器阵列的概略电路图。再有，在图1的主要部分俯视图中，为了容易看附图，省略了一部分部件。
本发明第一实施方式的非易失性半导体存储器具有所谓快闪存储器的存储单元，该存储单元具有形成在半导体基板1的主面上的阱2、浮栅(第一栅极)3、控制栅(第二栅极)4和第三栅极5。
各存储单元的控制栅4在行方向(X方向：第一方向)上连接，形成了字线WL。浮栅3与阱2由栅绝缘膜(第一绝缘膜)6分离，浮栅3与第三栅极5由第四绝缘膜7分离，浮栅3与控制栅4由第二绝缘膜8分离。在垂直于控制栅4的方向上，浮栅3彼此之间由第六绝缘膜9分离。此外，第三栅极5与控制栅4由第二绝缘膜8和第五绝缘膜10分离，第三栅极5与阱2由栅绝缘膜(第三绝缘膜)11分离。
存储单元的源极和漏极由通过对第三栅极5施加电压而形成在第三栅极5下面的反型层构成，具有本地数据线的功能，该第三栅极5在与控制栅4的延伸方向(X方向)垂直的方向(Y方向：第二方向)上延伸。即，本第一实施方式的非易失性半导体存储器中，由每个存储单元不具有接触孔的、所谓的无接点型的阵列构成。此外，由于使用反型层作为本地数据线，因此，在存储器阵列内不需要扩散层，能缩小数据线的间距。
在读出时，如图3所示，对选择单元两侧的第三栅极施加5V左右的电压，在第三栅极的下面形成反型层，用它作为源极和漏极。对非选择字线施加0V或根据情况施加—2V左右的负电压，使非选择单元为断状态，对选择位的字线施加电压，判定存储单元的阈值。
此外，在写入时，如图4所示，对选择单元的控制栅(选择字线)施加13V左右的电压，对漏极施加4V左右的电压，对漏极侧第三栅极施加7V左右的电压，对源极侧第三栅极施加2V左右的电压，将源极与阱保持为0V。这样，就在第三栅极下的阱中形成沟道，在源极侧的浮栅端部的沟道中产生热电子，向浮栅注入电子。
图5(a)～图10(c)是示出本第一实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图或主要部分俯视图。
首先，在半导体基板1上形成p型(第一导电型)的阱2，利用例如热氧化在阱2上形成10nm的栅绝缘膜11(图5(a))。
接着，依次沉积成为第三栅极的掺杂了磷(P)的聚硅膜5a、成为第五绝缘膜的硅氮化膜10a和伪(dummy)硅氧化膜12a(图5(b))。可以使用例如CVD(Chemical Vapor Deposition即，化学气相沉积)法来沉积聚硅膜5a、硅氮化膜10a和伪硅氧化膜12a。
接着，利用平版印刷术和干法刻蚀技术，构图伪硅氧化膜12a、硅氮化膜10a和聚硅膜5a。通过该构图，伪硅氧化膜12a、硅氮化膜10a和聚硅膜5a就分别成为伪硅氧化膜图形12、第五绝缘膜10和第三栅极5。(图5(c))。将伪硅氧化膜图形12、第五绝缘膜10和第三栅极5构图成在Y方向(第二方向)上延伸的条纹状。之后，沉积硅氧化膜7a，使上述条纹状图形的空隙部分不被完全填入。(图6(a))。
接着，通过选择性地回蚀(エツチバツク)硅氧化膜7a，在伪硅氧化膜图形12、第五绝缘膜10和第三栅极5的侧壁上形成第四绝缘膜7(图6(b))。这时，在上述Y方向上延伸形成的条纹状图形的空隙部分中，栅绝缘膜11也被去除。接着，利用热氧化或CVD形成栅绝缘膜6(图6(c))。接着，沉积成为浮栅的聚硅膜3a，使上述空隙完全填满(图7(a))。
接着，利用回蚀或化学机械抛光(CMP(Chemical Mechanical Polishing即，化学机械抛光))去除聚硅膜3a，直到伪硅氧化膜图形12露出(图7(b))，接着，利用干法刻蚀或湿法刻蚀去除伪硅氧化膜图形12和第四绝缘膜7，直到第五绝缘膜10露出(图7(c))。在此，利用使用了各向同性刻蚀条件的干法刻蚀或湿法刻蚀来刻蚀聚硅膜3a(图8(a))。这样，聚硅膜3a就成为截面是凸型的条纹状图形，构成浮栅3。在该阶段中，条纹状图形成为在Y方向上延伸的状态。
接着，形成对浮栅3和控制栅进行电气性绝缘的第二绝缘膜8。在该第二绝缘膜8中可以使用例如硅氧化膜或硅氧化膜/硅氮化膜/硅氧化膜的叠层膜。接着，沉积控制栅材料4a。在该控制栅材料4a中可以使用例如聚硅膜/氮化钨膜/钨膜的叠层膜，即所谓的多金属膜(图8(b))。
利用平版印刷术和干法刻蚀技术进行构图，形成控制栅4(字线WL)(图9)。在构图时，使用在X方向上延伸的条纹状的掩模图形，利用控制栅4、第二绝缘膜8和浮栅3的同时加工。
图9的沿A—A’线的剖面、沿B—B’线的剖面和沿C—C’线的剖面进行字线构图后，分别成为图10(a)、10(b)和10(c)。
之后，在形成层间绝缘膜后，形成通到控制栅4、阱2和第三栅极5的接触孔、和向位于存储器阵列外部的成为源极、漏极的反型层供电用的接触孔，接着，沉积金属膜，将其构图成布线，完成存储单元。
在经过以上工序制成的非易失性半导体存储器的存储单元中，浮栅3的、与控制栅4之间夹有第二绝缘膜8的部分，成为比浮栅3的低部小的尺寸。这样，既足够确保浮栅3与控制栅4之间的面积，又能够降低相邻字线WL下的浮栅3间的对置面积。即，能够兼顾确保控制栅4与浮栅3之间的耦合比和降低相邻字线WL下的浮栅3间的电容耦合。其结果，能够兼顾确保写入/删除的性能和降低因相邻单元的状态变化而引起的阈值变动。
图11示出本第一实施方式的凸型浮栅的阈值变动量和长方体形的浮栅的阈值变动量。特别是已知在字线间距小的情况下效果显著。
再有，在图7(c)中，在去除伪硅氧化膜图形12和第四绝缘膜7时，也可以同时各向同性地刻蚀聚硅膜3a。利用该方法，如图12(a)所示，能够使浮栅的上部变细。利用同样的工序，能够制作图12(b)中示出的存储单元，但在该形状中，既能充分确保浮栅3与控制栅4之间的面积，又能够降低相邻字线WL下的浮栅3间的对置面积。即，能够兼顾确保控制栅4与浮栅3之间的耦合比和降低相邻字线WL下的浮栅3间的电容耦合。
(第二实施方式)
在上述第一实施方式中，通过各向同性地刻蚀条纹状的聚硅膜的一部分，将浮栅的形状形成为凸型，但也可以通过用两层聚硅膜形成浮栅，将浮栅的形状形成为凸型。
图13(a)～图16(c)是示出本第二实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图或主要部分俯视图。
首先，与上述第一实施方式的图5(a)～图7(a)中示出的工序同样地，在构图为条纹状的伪硅氧化膜图形12、第五绝缘膜10和第三栅极5的侧壁上形成第四绝缘膜7，沉积成为浮栅的第一层聚硅膜3a，使得条纹状图形的空隙完全填满。接着，利用回蚀去除一部分聚硅膜3a，形成空隙13(图13(a))。接着，沉积硅氧化膜14a，使空隙13不被完全填入(图13(b))。接着，回蚀硅氧化膜14a，形成由硅氧化膜14a构成的侧壁14(图13(c))。
接着，沉积成为浮栅的第二层的聚硅膜15(图14(a))。聚硅膜3a与聚硅膜15电连接。
接着，利用回蚀或CMP去除一部分聚硅膜15，使伪硅氧化膜12、第四绝缘膜7和侧壁14的上部露出(图14(b))。接着，利用湿法刻蚀或干法刻蚀，去除伪硅氧化膜12、第四绝缘膜7的一部分和侧壁14，使第五绝缘膜10露出(图14(c))。
这样，由聚硅膜3a和聚硅膜15的层叠构成的聚硅图形，成为剖面是凸型的条纹状图形，构成浮栅3。在该阶段中，由聚硅膜3a和聚硅膜15的层叠构成的聚硅图形成为在Y方向上延伸的状态。
之后，与上述第一实施方式同样地，形成对浮栅3与控制栅进行电气性绝缘的第二绝缘膜8，并沉积控制栅材料，利用平版印刷术和干法刻蚀将其构图，形成控制栅4(字线WL)(图15)。在构图时，使用在X方向上延伸的条纹状的掩模图形，利用控制栅4、第二绝缘膜8和浮栅3的同时加工。
图15的沿A—A’线的剖面、沿B—B’线的剖面和沿C—C’线的剖面进行字线构图后，分别成为图16(a)、16(b)和16(c)。
之后，在形成了层间绝缘膜后，形成通到控制栅4、阱2和第三栅极5的接触孔、和向位于存储器阵列外部的成为源极、漏极的反型层供电用的接触孔，接着，沉积金属膜，将其构图成布线，完成存储单元。
在经过以上工序制成的非易失性半导体存储器的存储单元中，浮栅3的、与控制栅4之间夹有第二绝缘膜8的部分，成为比浮栅3的低部小的尺寸。这样，既充分确保浮栅3与控制栅4之间的面积，又能够降低相邻字线WL下的浮栅3间的对置面积。即，能够兼顾确保控制栅4与浮栅3之间的耦合比和降低相邻字线WL下的浮栅3间的电容耦合。其结果，能够兼顾确保写入/删除的性能和降低因相邻单元的状态变化而引起的阈值变动。
(第三实施方式)
在上述第二实施方式中，通过回蚀浮栅的第一层，形成了形成有浮栅的第二层聚硅图形的空隙，但在本第三实施方式中示出制作形成第二层聚硅图形的空隙的其他例子。
图17(a)～图22(b)是示出本第三实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
首先，在半导体基板1上形成p型的阱2，利用例如热氧化法，在阱2上形成10nm左右的栅绝缘膜11(图17(a))。
接着，依次沉积成为第三栅极的掺杂了磷的聚硅膜5a和成为第五绝缘膜的硅氮化膜10a(图17(b))。
接着，利用平版印刷术和干法刻蚀技术构图硅氮化膜10a和聚硅膜5a。通过该构图，硅氮化膜10a和聚硅膜5a就分别成为第五绝缘膜10和第三栅极5(图17(c))。将第五绝缘膜10和第三栅极5构图成在Y方向上延伸的条纹状。之后，沉积硅氧化膜7a，使上述条纹状图形的空隙部分不被完全填入(图18(a))。
接着，通过选择性地刻蚀硅氧化膜7a，在第五绝缘膜10和第三栅极5的侧壁上形成第四绝缘膜7(图18(b))。这时，在上述Y方向上延伸形成的条纹状图形的空隙部分中，栅绝缘膜11也被去除。接着，利用热氧化或CVD形成栅绝缘膜(第一绝缘膜)6(图18(c))。接着，沉积成为浮栅的聚硅膜3a，使上述空隙完全填满(图19(a))。接着，利用回蚀或CMP去除一部分聚硅膜3a，使第五绝缘膜10的上部露出(图19(b))。
接着，依次沉积硅氧化膜16和硅氮化膜17a(图19(c))。接着，利用平版印刷术和干法刻蚀技术成形硅氮化膜17a，形成在Y方向上延伸的硅氮化膜图形17。这时，使硅氮化膜图形17的线/空隙的间距与第三栅极5的线/空隙的间距相等。此外，使硅氮化膜图形17的线部分与第三栅极5的线部分大致重叠(图20(a))。接着，沉积硅氮化膜18a，使上述硅氮化膜图形17的空隙部分不被完全填入(图20(b))。
接着，对硅氮化膜18a进行回蚀，在形成了侧壁18后，将硅氮化膜图形17和侧壁18作为掩模，干法刻蚀硅氧化膜16，使聚硅膜3a露出(图21(a))。接着，沉积成为浮栅的第二层的聚硅膜15，使空隙被完全填入(图21(b))。
接着，对聚硅膜15进行回蚀，使硅氮化膜图形17和侧壁18的上部露出(图22(a))。接着，去除硅氮化膜图形17和侧壁18，然后去除硅氧化膜16(图22(b))。
这样，由聚硅膜3a和聚硅膜15的层叠构成的聚硅图形就成为截面是凸型的条纹状图形，构成浮栅3。在该阶段中，由上述聚硅膜3a和聚硅膜15的层叠构成的聚硅图形成为在Y方向上延伸的状态。
之后，与上述第二实施方式同样地，形成对浮栅3与控制栅进行电气性绝缘的第二绝缘膜8，沉积控制栅材料，利用平版印刷术和干法刻蚀将其构图，形成控制栅4(字线WL)。在构图时，使用在X方向(第一方向)上延伸的条纹状的掩模图形，利用控制栅4、第二绝缘膜8和浮栅3的同时加工。
之后，在形成了层间绝缘膜后，形成通到控制栅4、阱2和第三栅极5的接触孔、和向位于存储器阵列外部的成为源极、漏极的反型层供电用的接触孔，接着，沉积金属膜，将其构图成为布线，完成存储单元。
在经过以上工序制成的非易失性半导体存储器的存储单元中，浮栅3的、与控制栅4之间夹有第二绝缘膜8的部分，成为比浮栅3的低部小的尺寸。这样，既能充分确保浮栅3与控制栅4之间的面积，又能够降低相邻字线WL下的浮栅3间的对置面积。即，能够兼顾确保控制栅4与浮栅3之间的耦合比和降低相邻字线WL下的浮栅3间的电容耦合。其结果，能够兼顾确保写入/删除的性能和降低因相邻单元的状态变化而引起的阈值变动。
(第四实施方式)
在上述第一实施方式至第三实施方式中，按每个存储单元分离浮栅时，进行了控制栅材料、浮栅与控制栅之间的层间绝缘膜、浮栅材料的同时加工，但也可以不进行上述同时加工而按每个存储单元分离浮栅。
图23(a)～图38(b)是示出本第四实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图或主要部分俯视图。
首先，在半导体基板19上形成p型的阱20，利用例如热氧化法，在阱20上形成10nm左右的栅绝缘膜(第三绝缘膜)21(图23(a))。
接着，依次沉积成为第三栅极的掺杂了磷的聚硅膜22a、成为第五绝缘膜的硅氧化膜23a和硅氮化膜24a(图23(b))。
接着，利用平版印刷术和干法刻蚀技术构图硅氮化膜24a、硅氧化膜23a和聚硅膜22a。通过该构图，硅氮化膜24a、硅氧化膜23a和聚硅膜22a就分别成为硅氮化膜图形24、第五绝缘膜23和第三栅极22(图23(c))。将硅氮化膜图形24、第五绝缘膜23和第三栅极22构图成在Y方向上延伸的条纹状。之后，沉积硅氧化膜25a，使上述条纹状图形的空隙部分不被完全填入(图24(a))。
接着，通过选择性地回蚀硅氧化膜25a，在硅氮化膜图形24、第五绝缘膜23和第三栅极22的侧壁上形成第四绝缘膜25(图24(b))。这时，在上述Y方向上延伸形成的条纹状图形的空隙部分，栅绝缘膜21也被去除。接着，利用热氧化或CVD形成栅绝缘膜(第一绝缘膜)26(图24(c))。接着，沉积成为浮栅的聚硅膜27a，使上述空隙完全填满(图25(a))。
接着，利用回蚀或CMP去除一部分聚硅膜27a，使硅氮化膜图形24的上部露出(图25(b))。接着，沉积硅氮化膜28(图25(c))。
接着，使用在垂直于Y方向的方向(X方向)上延伸的条纹状的掩模图形，依次刻蚀硅氮化膜28、硅氮化膜图形24和聚硅膜27a。图26中示出该阶段中的主要部分俯视图。此外，图26的沿A—A’线的剖面和沿B—B’线的剖面在进行字线构图后分别成为图27(a)和27(b)，图26的沿C—C’线的剖面和沿D—D’线的剖面在进行字线构图后分别成为图28(a)和28(b)。第三栅极22不被切断、而依旧是在Y方向上延伸的状态。此外，在该阶段中，成为浮栅的聚硅膜27a在每个存储单元中分离着。
接着，沉积硅氧化膜29，但这时，由硅氮化膜28、硅氮化膜图形24和聚硅膜27a构成的图形的空隙部分被完全填入。若利用回蚀或CMP去除硅氧化膜29的一部分，使硅氮化膜28的上部露出，则上述图26的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图29(a)和29(b)，图26的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图30(a)和30(b)。
接着，将硅氧化膜29作为掩模，利用干法刻蚀去除硅氮化膜28和硅氮化膜图形24。上述图26的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图31(a)和31(b)，图26的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图32(a)和32(b)。
接着，在利用各向同性的刻蚀(例如湿法刻蚀)部分去除聚硅膜27a侧壁的第四绝缘膜25后，利用各向同性的刻蚀来刻蚀聚硅膜27a。上述图26的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图33(a)和33(b)，图26的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图34(a)和34(b)。浮栅(第一栅极)27就成为从图33(a)看是凸型的形状。
接着，依次沉积将浮栅27与控制栅之间绝缘的第二绝缘膜30和控制栅材料31a。上述图26的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图35(a)和35(b)，图26的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图36(a)和36(b)。
接着，利用CMP或回蚀去除控制栅材料31a，直到硅氧化膜29的上部露出。上述图26的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图37(a)和37(b)，图26的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图38(a)和38(b)。
在该阶段中形成在X方向(第一方向)上延伸的控制栅(第二栅极)31(字线WL)。相邻的字线WL间通过硅氧化膜29绝缘。此外，由于在上述图26的阶段中，每个存储单元的浮栅27分离着，因此，在加工控制栅31时，不需要同时进行加工。
之后，在形成了层间绝缘膜后，形成通到控制栅31、阱20和第三栅极22的接触孔、和向位于存储器阵列外部的成为源极、漏极的反型层供电用的接触孔，接着，沉积金属膜，将其构图成为布线，完成存储单元。
在经过以上工序制成的非易失性半导体存储器的存储单元中，浮栅27的、与控制栅31之间夹有第二绝缘膜30的部分，成为比浮栅27的低部小的尺寸。这样，既能充分确保浮栅27与控制栅31之间的面积，又能够降低相邻字线WL下的浮栅27间的对置面积。即，能够兼顾确保控制栅31与浮栅27之间的耦合比和降低相邻字线WL下的浮栅27间的电容耦合。其结果，能够兼顾确保写入/删除的性能和降低因相邻单元的状态变化而引起的阈值变动。
(第五实施方式)
在本第五实施方式中，例举了叠层型存储单元的一例即所谓的NAND型快闪存储器中的例子。
图39(a)、39(b)中示出NAND型快闪存储器的读出和写入操作。
在读出时，如图39(a)所示，对选择位线施加1V，对源极施加0V。为了判定选择单元的状态，与选择位线连接的非选择字线下的单元需要不取决于写入状态而使沟道成为导通，因此，对字线施加5V左右的电压。这样，就能够判定选择单元的阈值。
另一方面，在写入时，对选择位线施加0V，对非选择位线施加5V。对选择字线施加18V左右的高电压，利用从硅基板流向浮栅的沟道电流进行写入。
在非选择位，对位线施加5V左右，缓和沟道与浮栅的电位差，禁止写入。从而，非选择字线下的沟道需要不取决于单元的写入状态而设为导通，需要对非选择字线施加8V左右的电位。
图40(a)～图45(b)是示出本第五实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图或主要部分俯视图。
首先，在硅基板41中形成p型的阱42，接着利用热氧化形成栅绝缘膜(第一绝缘膜)43(图40(a))，在其上面利用例如CVD依次沉积成为浮栅的聚硅膜44a和硅氮化膜45a(图40(b))。
接着，利用平版印刷术和干法刻蚀技术，将硅氮化膜45a和聚硅膜44a构图成条纹状，形成硅氮化膜图形45和聚硅膜图形44b(图40(c))。接着，将硅氮化膜图形45和聚硅膜图形44b作为掩模，依次刻蚀了栅绝缘膜43和硅基板41后，沉积硅氧化膜46，使它与硅氮化膜图形45间的间隙被完全填入(图41(a))。接着，利用CMP去除硅氧化膜46的一部分，使硅氮化膜图形45的表面露出(图41(b))。接着，刻蚀硅氧化膜46，使聚硅膜图形44b的侧壁露出(图41(c))。
接着，对聚硅膜图形44b进行各向同性的刻蚀(图42(a))。之后，利用干法刻蚀或湿法刻蚀去除硅氮化膜图形45(图42(b))。这样，聚硅膜图形44b就成为截面是凸型的条纹状图形，构成浮栅(第一栅极)44。接着，形成将浮栅44与控制栅电气性绝缘的第二绝缘膜47。在该第二绝缘膜47中可以使用例如硅氧化膜或硅氧化膜/硅氮化膜/硅氧化膜的叠层膜。接着，沉积控制栅材料48a。在该控制栅材料48a可以使用例如聚硅膜、氮化钨膜和钨膜的叠层膜，即所谓的多金属膜(图42(c))。
利用平版印刷术和干法刻蚀技术对其构图，形成控制栅(第二栅极)48(字线WL)(图43)。在构图时，使用在X方向上延伸的条纹状的掩模图形，利用控制栅48、第二绝缘膜47和浮栅44的同时加工。
上述图43的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图44(a)和44(b)，图43的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图45(a)和45(b)。
之后，在形成了层间绝缘膜后，形成通到控制栅48和阱42的接触孔、和向位于存储器阵列外部的成为源极、漏极的反型层供电用的接触孔，接着，沉积金属膜，将其构图成为布线，完成存储单元。
在经过以上工序制成的非易失性半导体存储器的存储单元中，浮栅44的、与控制栅48之间夹有第二绝缘膜47的部分，成为比浮栅44的低部小的尺寸。这样，既能充分确保浮栅44与控制栅48之间的面积，又能够降低相邻字线WL下的浮栅44间的对置面积。即，能够兼顾确保控制栅48与浮栅44之间的耦合比和降低相邻字线WL下的浮栅44间的电容耦合。其结果，能够兼顾确保写入/删除的性能和降低因相邻单元的状态变化而引起的阈值变动。
(第六实施方式)
在上述第五实施方式中，在形成浮栅的条纹状图形后，利用各向同性刻蚀将浮栅的形状形成为凸型，但也可以通过用两层聚硅形成浮栅，来将浮栅的形状形成为凸型。
图46(a)～图49(c)是示出本第六实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图。
首先，在硅基板41中形成p型的阱42，接着，利用例如热氧化法形成栅绝缘膜43(图46(a))，在其上面利用例如CVD依次沉积成为浮栅的聚硅膜44a和硅氮化膜45a(图46(b))。
接着，利用平版印刷术和干法刻蚀技术，将硅氮化膜45a和聚硅膜44a构图成条纹状，形成硅氮化膜图形45和聚硅膜图形44b(图46(c))。接着，将硅氮化膜图形45和聚硅膜图形44b作为掩模，依次刻蚀栅绝缘膜43和硅基板41后，沉积硅氧化膜46，使它与硅氮化膜图形45间的间隙被完全填入(图47(a))。接着，利用CMP去除硅氧化膜46的一部分，使硅氮化膜图形45的表面露出(图47(b))。接着，利用干法刻蚀去除硅氮化膜图形45，使聚硅膜图形44b的表面露出(图47(c))。
接着，沉积硅氧化膜49a，使去除了硅氮化膜图形45后的空隙不被完全填入(图48(a))。接着，回蚀硅氧化膜49a，形成侧壁49(图48(b))。然后，沉积成为浮栅(第二层)的聚硅膜50(图48(c))。
接着，利用回蚀或CMP部分去除聚硅膜50，使硅氧化膜46的表面露出(图49(a))。接着，利用回蚀去除硅氧化膜46的一部分和侧壁49，使聚硅膜50的侧壁和聚硅膜图形44b上部中的没被聚硅膜50覆盖的部分露出(图49(b))。这样，聚硅膜图形44b和聚硅膜50的叠层就成为截面是凸型的条纹状图形，构成浮栅44。接着，形成将浮栅44与控制栅电气性绝缘的第二绝缘膜47。在该第二绝缘膜47中可以使用例如硅氧化膜或硅氧化膜/硅氮化膜/硅氧化膜的叠层膜。接着，沉积控制栅材料48a。在该控制栅材料48a中可以使用例如聚硅膜、氮化钨膜和钨膜的叠层膜，即所谓的多金属膜(图49(c))。
之后，与上述第五实施方式同样地，利用平版印刷术和干法刻蚀技术对其构图，形成控制栅48(字线WL)。在构图时，使用在X方向上延伸的条纹状的掩模图形，利用控制栅48、第二绝缘膜47和浮栅44的同时加工。
之后，在形成了层间绝缘膜后，形成通到控制栅48和阱42的接触孔、和向位于存储器阵列外部的成为源极、漏极的反型层供电用的接触孔，接着，沉积金属膜，将其构图成为布线，完成存储单元。
在经过以上工序制成的非易失性半导体存储器的存储单元中，浮栅44的、与控制栅48之间夹有第二绝缘膜47的部分，成为比浮栅44的低部小的尺寸。这样，既能充分确保浮栅44与控制栅48之间的面积，又能够降低相邻字线WL下的浮栅44间的对置面积。即，能够兼顾确保控制栅48与浮栅44之间的耦合比和降低相邻字线WL下的浮栅44间的电容耦合。其结果，能够兼顾确保写入/删除的性能和降低因相邻单元的状态变化而引起的阈值变动。
(第七实施方式)
在上述第五实施方式、第六实施方式中，按每个存储单元分离浮栅时，进行了控制栅材料、浮栅与控制栅之间的层间绝缘膜(第二绝缘膜)、浮栅材料的同时加工，但也可以不进行上述同时加工而按每个存储单元分离浮栅。
图50(a)～图63(b)是示出本第七实施方式的非易失性半导体存储器制造方法一例的主要部分剖面图或主要部分俯视图。
首先，在硅基板51中形成p型的阱52，接着，利用例如热氧化法形成栅绝缘膜(第一绝缘膜)53(图50(a))，在其上面利用例如CVD依次沉积成为浮栅的聚硅膜54a和硅氮化膜55a(图50(b))。接着，利用平版印刷术和干法刻蚀技术，将硅氮化膜55a和聚硅膜54a构图成条纹状，分别形成硅氮化膜图形55和聚硅膜图形54b(图50(c))。
接着，将聚硅膜图形54b和硅氮化膜图形55作为掩模，依次刻蚀栅绝缘膜53和硅基板51后，沉积硅氧化膜56，使它与硅氮化膜图形55间的间隙被完全填入(图51(a))。接着，利用CMP去除硅氧化膜56的一部分，使硅氮化膜图形55的表面露出(图51(b))。接着，利用干法刻蚀去除硅氧化膜56，使聚硅膜图形54b侧面的一部分露出(图51(c))。
接着，对聚硅膜图形54b进行各向同性的刻蚀(图52(a))。这样，聚硅膜图形54b就成为截面是凸型的条纹状图形。
之后，沉积硅氮化膜57(图52(b))。接着，使用具有与条纹状聚硅膜图形54b的条纹方向垂直的线/空隙的条纹的掩模，依次刻蚀硅氮化膜57、硅氮化膜图形55和聚硅膜图形54b。图53示出该阶段中的主要部分俯视图。此外，上述图53的沿A—A’线的剖面和沿B—B’线的剖面分别成为图54(a)和54(b)，图53的沿C—C’线的剖面和沿D—D’线的剖面分别成为图55(a)和55(b)。在该阶段中，条纹状的聚硅膜图形54b按每个存储单元被分离，成为浮栅(第一栅极)54。
接着，沉积硅氧化膜58，但这时，由硅氮化膜57、硅氮化膜图形55和浮栅54构成的图形的空隙部分被完全填入。若利用回蚀或CMP去除硅氧化膜58的一部分，使硅氮化膜57的上部露出，则上述图53的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图56(a)和56(b)，图53的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图57(a)和57(b)。
接着，将硅氧化膜58作为掩模，利用干法刻蚀去除硅氮化膜57和硅氮化膜图形55。上述图53的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图58(a)和58(b)，图53的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图59(a)和59(b)。
接着，依次沉积将浮栅54与控制栅之间绝缘的第二绝缘膜59、控制栅材料60a。上述图53的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图60(a)和60(b)，图53的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图61(a)和61(b)。
接着，利用CMP或回蚀去除控制栅材料60a，直到第二绝缘膜59的上部或硅氧化膜58的上部露出。上述图53的沿A—A’线的剖面和沿B—B’线的剖面就分别成为图62(a)和62(b)，图53的沿C—C’线的剖面和沿D—D’线的剖面就分别成为图63(a)和63(b)。
在该阶段形成在X方向上延伸的控制栅(第一栅极)60(字线WL)。相邻的控制栅60之间通过硅氧化膜58被绝缘。此外，由于在上述图53的阶段浮栅54在每个存储单元分离着，因此，在加工控制栅60时，不需要同时进行加工。
之后，在形成了层间绝缘膜后，形成通到控制栅60和阱52的接触孔、和向位于存储器阵列外部的成为源极、漏极的反型层供电用的接触孔，接着，沉积金属膜，将其构图成为布线，完成存储单元。
在经过以上工序制成的非易失性半导体存储器的存储单元中，浮栅54的、与控制栅60之间夹有第二绝缘膜59的部分，成为比浮栅54的低部小的尺寸。这样，既能充分确保浮栅54与控制栅60之间的面积，又能够降低相邻字线WL下的浮栅54间的对置面积。即，能够兼顾确保控制栅60与浮栅54之间的耦合比和降低相邻字线WL下的浮栅54间的电容耦合。其结果，能够兼顾确保写入/删除的性能和降低因相邻单元的状态变化而引起的阈值变动。
工业上的可利用性
本发明的非易失性半导体存储器，可适用于便携式个人计算机和数字静像摄像机等小型便携式信息设备用存储装置。

Claims (22)

1.一种非易失性半导体存储器，具有：形成在硅基板上的第一导电型的阱；多个第一栅极，在上述硅基板上夹着第一绝缘膜与上述硅基板平行、且在与第一方向垂直的第二方向上等间隔排列；第二栅极，在上述第一方向上延伸，并夹着覆盖上述第一栅极的第二绝缘膜而形成，其特征在于，
上述第一栅极的与上述第二绝缘膜接触的部分的上述第一方向的尺寸，小于上述第一栅极的与上述第一绝缘膜接触的部分的上述第一方向的尺寸，
该非易失性半导体存储器具有在上述第二方向上延伸的多个第三栅极，上述第三栅极与上述硅基板之间夹着第三绝缘膜、与上述第一栅极之间夹着第四绝缘膜、与上述第二栅极之间夹着第五绝缘膜及上述第二绝缘膜而形成。
2.如权利要求1所述的非易失性半导体存储器，其特征在于，具有多个在上述第一方向上延伸的条纹状的第六绝缘膜，在上述第六绝缘膜的空隙部分填入有上述第一栅极，上述第一栅极的上部表面及上述第六绝缘膜的空隙部分夹着上述第二绝缘膜被上述第二栅极填入。
3.如权利要求1所述的非易失性半导体存储器，其特征在于，使用在上述第三栅极上施加电压而形成的反型层作为数据线。
4.如权利要求1所述的非易失性半导体存储器，其特征在于，上述第一栅极由一层聚硅膜形成。
5.如权利要求1所述的非易失性半导体存储器，其特征在于，上述第一栅极由两层聚硅膜形成。
6.一种非易失性半导体存储器，具有：形成在硅基板上的第一导电型的阱；多个第一栅极，在上述硅基板上夹着第一绝缘膜与上述硅基板平行、且在与第一方向垂直的第二方向上等间隔排列；第二栅极，在上述第一方向上延伸，并夹着覆盖上述第一栅极的第二绝缘膜而形成，其特征在于，
上述第一栅极的与上述第二绝缘膜接触的部分的上述第一方向的尺寸，小于上述第一栅极的与上述第一绝缘膜接触的部分的上述第一方向的尺寸，
该非易失性半导体存储器具有在上述第二方向上延伸的上述硅基板表面上形成的多个沟槽、和填入在上述多个沟槽中的第三绝缘膜，
还具有在上述第一方向上延伸的多个条纹状的第四绝缘膜，在上述第四绝缘膜的空隙部分填入有上述第一栅极，上述第一栅极的上部表面及上述第四绝缘膜的空隙部分夹着上述第二绝缘膜被上述第二栅极填入。
7.如权利要求6所述的非易失性半导体存储器，其特征在于，上述第一栅极由一层聚硅膜形成。
8.如权利要求6所述的非易失性半导体存储器，其特征在于，上述第一栅极由两层聚硅膜形成。
9.一种非易失性半导体存储器的制造方法，包括：
(a)在硅基板上形成第一导电型的阱的工序；
(b)在上述硅基板上形成第一绝缘膜的工序；
(c)形成多个第一栅极的工序，上述第一栅极与上述阱之间夹着上述第一绝缘膜，上述第一栅极平行于上述硅基板、且在垂直于第一方向的第二方向上等间隔排列；
(d)形成在上述第二方向上延伸的多个第三栅极的工序，上述第三栅极与上述硅基板之间夹着第三绝缘膜、与上述第一栅极之间夹着第四绝缘膜；
(e)形成在上述第一方向上延伸的多个第二栅极的工序，上述第二栅极与上述第一栅极之间夹着第二绝缘膜、与上述第三栅极之间夹着第五绝缘膜及上述第二绝缘膜，其特征在于，
将上述第一栅极的与上述第二绝缘膜接触的部分的上述第一方向的尺寸，设置成小于上述第一栅极的与上述第一绝缘膜接触的部分的上述第一方向的尺寸。
10.如权利要求9所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(f)沉积形成上述第一栅极的材料的工序；
(g)将形成上述第一栅极的上述材料加工成在上述第二方向上延伸的条纹状的线和空隙的工序；
(h)使形成为条纹状的上述材料的上部变细的工序。
11.如权利要求10所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(i)形成在上述第二方向上延伸的条纹状的绝缘膜图形的工序，使得上述第一栅极存在于形成为条纹状的上述绝缘膜图形的空隙中；
(j)用上述第二绝缘膜覆盖上述第一栅极的上部表面和形成为条纹状的上述绝缘膜图形的空隙部分的工序；
(k)在上述第一栅极上夹着上述第二绝缘膜形成上述第二栅极的工序。
12.如权利要求9所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(f)沉积形成上述第一栅极的第一材料的工序；
(g)将形成上述第一栅极的上述第一材料加工成在上述第二方向上延伸的条纹状的线和空隙的工序；
(h)在形成为条纹状的上述第一材料的上部形成比上述第一材料的线宽细的第二材料的条纹图形、且使其与上述第一材料接触的工序。
13.如权利要求12所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(i)形成在上述第二方向上延伸的条纹状的绝缘膜图形的工序，使得上述第一栅极存在于形成为条纹状的上述绝缘膜图形的空隙中；
(j)用上述第二绝缘膜覆盖上述第一栅极的上部表面和形成为条纹状的上述绝缘膜图形的空隙部分的工序；
(k)在上述第一栅极上夹着上述第二绝缘膜形成上述第二栅极的工序。
14.如权利要求9所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(f)沉积形成上述第一栅极的材料的工序；
(g)在每个存储单元将形成上述第一栅极的上述材料分离的工序；
(h)使在每个上述存储单元分离的上述材料的上部在上述第一方向上变细的工序。
15.如权利要求14所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(i)形成在上述第二方向上延伸的条纹状的绝缘膜图形的工序，使得上述第一栅极存在于形成为条纹状的上述绝缘膜图形的空隙中；
(j)用上述第二绝缘膜覆盖上述第一栅极的上部表面和形成为条纹状的上述绝缘膜图形的空隙部分的工序；
(k)在上述第一栅极上夹着上述第二绝缘膜形成上述第二栅极的工序。
16.一种非易失性半导体存储器的制造方法，包括：
(a)在硅基板上形成第一导电型的阱的工序；
(b)在上述硅基板上形成第一绝缘膜的工序；
(c)形成多个第一栅极的工序，上述第一栅极与上述阱之间夹着上述第一绝缘膜，且上述第一栅极平行于上述硅基板、且在垂直于第一方向的第二方向上等间隔排列；
(d)在上述硅基板的表面上形成在上述第二方向上延伸的多个沟槽的工序；
(e)在上述多个沟槽中填入第三绝缘膜的工序；
(f)形成与上述第一栅极之间夹着第二绝缘膜、且在上述第一方向上延伸的多个第二栅极的工序，其特征在于，
将上述第一栅极的与上述第二绝缘膜接触的部分的上述第一方向的尺寸，设置成小于上述第一栅极的与上述第一绝缘膜接触的部分的上述第一方向的尺寸。
17.如权利要求16所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(g)沉积形成上述第一栅极的材料的工序；
(h)将形成上述第一栅极的上述材料加工成在上述第二方向上延伸的条纹状的线和空隙的工序；
(i)使形成为条纹状的上述材料的上部变细的工序。
18.如权利要求17所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(j)形成在上述第二方向上延伸的条纹状的绝缘膜图形的工序，使得上述第一栅极存在于形成为条纹状的上述绝缘膜图形的空隙中；
(k)用上述第二绝缘膜覆盖上述第一栅极的上部表面和形成为条纹状的上述绝缘膜图形的空隙部分的工序；
(l)在上述第一栅极上夹着上述第二绝缘膜形成上述第二栅极的工序。
19.如权利要求16所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(g)沉积形成上述第一栅极的第一材料的工序；
(h)将形成上述第一栅极的上述第一材料加工成在上述第二方向上延伸的条纹状的线和空隙的工序；
(i)在形成为条纹状的上述第一材料的上部，形成比上述第一材料的线宽细的第二材料的条纹图形、且使其与上述第一材料接触的工序。
20.如权利要求19所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(j)形成在上述第二方向上延伸的条纹状的绝缘膜图形的工序，使得上述第一栅极存在于形成为条纹状的上述绝缘膜图形的空隙中；
(k)用上述第二绝缘膜覆盖上述第一栅极的上部表面和形成为条纹状的上述绝缘膜图形的空隙部分的工序；
(l)在上述第一栅极上夹着上述第二绝缘膜形成上述第二栅极的工序。
21.如权利要求16所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(g)沉积形成上述第一栅极的材料的工序；
(h)在每个存储单元将形成上述第一栅极的上述材料分离的工序；
(i)使在每个上述存储单元分离的上述材料的上部在上述第一方向上变细的工序。
22.如权利要求21所述的非易失性半导体存储器的制造方法，其特征在于，还具有：
(j)形成在上述第二方向上延伸的条纹状的绝缘膜图形的工序，使得上述第一栅极存在于形成为条纹状的上述绝缘膜图形的空隙中；
(k)用上述第二绝缘膜覆盖上述第一栅极的上部表面和形成为条纹状的上述绝缘膜图形的空隙部分的工序；
(l)在上述第一栅极上夹着上述第二绝缘膜形成上述第二栅极的工序。
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