JP2864547B2 - 大規模ｅｐｒｏｍメモリ及びその製造方法 - Google Patents
大規模ｅｐｒｏｍメモリ及びその製造方法Info
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Description
【発明の詳細な説明】 ［発明の背景］ この発明は、半導体メモリに関し、特に現在EPROMと
呼ばれている電気的にプログラム可能な不揮発性メモリ
に関する。更に、この発明は浮遊ゲート・メモリの製造
方法に関する。
呼ばれている電気的にプログラム可能な不揮発性メモリ
に関する。更に、この発明は浮遊ゲート・メモリの製造
方法に関する。
大規模メモリ、例えば16メガビットまで記憶可能なメ
モリを得る場合には、各セルの大きさをできる限り小さ
くしなければならない。
モリを得る場合には、各セルの大きさをできる限り小さ
くしなければならない。
勿論、物理的な問題により、特にフォトリソグラフィ
ック・パターンの大きさによる限界が存在する。他の限
界として、メモリ動作を乱す、製造処理に関連した寄生
の電気的パラメータによるものがある。
ック・パターンの大きさによる限界が存在する。他の限
界として、メモリ動作を乱す、製造処理に関連した寄生
の電気的パラメータによるものがある。
工業的な成功に至っていないいくつかの提案を除き、
技術に対応する大規模なメモリを得るための全ての工業
的な解決方法は、以下の主な点からなる技術に対応して
いる。
技術に対応する大規模なメモリを得るための全ての工業
的な解決方法は、以下の主な点からなる技術に対応して
いる。
工業的なメモリ点が第１ポリシリコン・レベルからな
る浮遊ゲートと、第２ポリシリコン・レベルに対応する
制御ゲートとを有するMOSトランジスタに対応する。
る浮遊ゲートと、第２ポリシリコン・レベルに対応する
制御ゲートとを有するMOSトランジスタに対応する。
トランジスタのソースが低電位バスVSSに接続されて
いる。
いる。
セル・ラインをアドレス指定するワード・ラインが第
２ポリシリコン・レベルからなる。
２ポリシリコン・レベルからなる。
セルの状態を読み込むビット・ラインがワード・ライ
ンを横切ると共に、あちこちでトランジスタのドレイン
に接触する金属（アルミニウム）ラインからなる。
ンを横切ると共に、あちこちでトランジスタのドレイン
に接触する金属（アルミニウム）ラインからなる。
各メモリ点の大きさを減少するために、同一の列で隣
接する２トランジスタのドレインに唯一の接触点が設け
られ、この接触点がビット・ラインとの接触を保証し、
更に唯一の接触が２つの隣接するトランジスタのソース
とVSSとの間に設けられる。
接する２トランジスタのドレインに唯一の接触点が設け
られ、この接触点がビット・ラインとの接触を保証し、
更に唯一の接触が２つの隣接するトランジスタのソース
とVSSとの間に設けられる。
トランジスタが厚いシリコン酸化膜により互いに分離
され（トランジスタ・ゲート酸化膜に対して厚い）、ビ
ット・ライン及びワード・ラインがこの厚い酸化膜を乗
越える。
され（トランジスタ・ゲート酸化膜に対して厚い）、ビ
ット・ライン及びワード・ラインがこの厚い酸化膜を乗
越える。
最後に、メモリ・セルにおけるデータが以下の方法で
形成される。即ち、 メモリの全てのトランジスタのソースが低電位V
SS（例えば０ボルト）である。
形成される。即ち、 メモリの全てのトランジスタのソースが低電位V
SS（例えば０ボルト）である。
プログラムするセルの制御ゲートに接続されているワ
ード・ラインがプログラム電位VPP（例えば15ボルト）
に接続され、かつ他の全てのワード・ラインが低電位V
SSにある。
ード・ラインがプログラム電位VPP（例えば15ボルト）
に接続され、かつ他の全てのワード・ラインが低電位V
SSにある。
プログラムする点に対応するビット・ラインが高電位
VCCに設定され（例えば10ボルト）、かつプログラムさ
れない点のビット・ラインが低電位VSSに保持される。
VCCに設定され（例えば10ボルト）、かつプログラムさ
れない点のビット・ラインが低電位VSSに保持される。
このようなメモリ構造及び関連のプログラム・モード
により、トランジスタのドレインは、同一のワード・ラ
インに隣接するトランジスタのドレインから厚い酸化膜
により電気的に絶縁される。このような絶縁をしなかっ
たときは、プログラムなしに、又は同時に他のプログラ
ムを消去せずに、特定のメモリ点をプログラムすること
はできない。
により、トランジスタのドレインは、同一のワード・ラ
インに隣接するトランジスタのドレインから厚い酸化膜
により電気的に絶縁される。このような絶縁をしなかっ
たときは、プログラムなしに、又は同時に他のプログラ
ムを消去せずに、特定のメモリ点をプログラムすること
はできない。
しかし、隣接する２つのメモリ点を絶縁する厚い酸化
膜は、主として局部的な酸化処理（locos）により得ら
れるので、大きな面積を必要とする。
膜は、主として局部的な酸化処理（locos）により得ら
れるので、大きな面積を必要とする。
局部的な酸化物を充填した溝により酸化処理の代りと
する提案がなされたが、この技術は工業的に実施するの
が容易ではない。
する提案がなされたが、この技術は工業的に実施するの
が容易ではない。
厚い酸化膜領域及びドレイン又はソースに向う多数の
接点をなくした構造が提案された。これらの構造はメモ
リ・アレーの大きさを減少させるが、アドレス機構が更
に複雑化し、大きな面積を必要とする。
接点をなくした構造が提案された。これらの構造はメモ
リ・アレーの大きさを減少させるが、アドレス機構が更
に複雑化し、大きな面積を必要とする。
［発明の概要］ セルの大きさを減少し、かつメモリの記憶容量を増加
させるために、この発明は同一のワード・ラインに接続
された各２ラインのトランジスタ上にのみ厚い酸化物領
域が得られる新しいメモリ構造を提供するものである。
更に、提案された構造はセル間のビット・ライン上の接
触をなくすことができる。
させるために、この発明は同一のワード・ラインに接続
された各２ラインのトランジスタ上にのみ厚い酸化物領
域が得られる新しいメモリ構造を提供するものである。
更に、提案された構造はセル間のビット・ライン上の接
触をなくすことができる。
この発明によれば、メモリは、行方向と呼ぶ第１方向
に伸延し、かつ浮遊ゲート・トランジスタの制御ゲート
を接続するアレーのワード・ラインと、列方向と呼ぶ第
２方向に伸延して前記浮遊ゲート・トランジスタのドレ
インを接続するビット・ラインからなる。
に伸延し、かつ浮遊ゲート・トランジスタの制御ゲート
を接続するアレーのワード・ラインと、列方向と呼ぶ第
２方向に伸延して前記浮遊ゲート・トランジスタのドレ
インを接続するビット・ラインからなる。
水平方向に前記トランジスタの浮遊ゲートの導電領域
より大きな導電領域が各トランジスタの浮遊ゲートに接
続され、かつ絶縁層により分離されている対応のワード
・ラインに揃えられている。
より大きな導電領域が各トランジスタの浮遊ゲートに接
続され、かつ絶縁層により分離されている対応のワード
・ラインに揃えられている。
この発明の他の特徴によれば、第１導電形の基板上の
行列に従って配列された浮遊ゲートMOSトランジスタの
メモリ構造方法が提供される。前記メモリ製造方法は、
列に従って厚い酸化物領域を形成するステップと、第１
ポリシリコン・レベルを堆積し、かつエッチングして、
一方で列に従って各対の厚い酸化物列間に隣接する２つ
の第１ストリップを形成し、他方で当該対内に含まれる
部分、及び対応する厚い酸化物領域の部分にそれぞれ伸
延する２つの第２ストリップを形成するステップと、マ
スクとして前記第１ポリシリコン・レベルを用いること
により、前記第２導電形のドーパントを打ち込むステッ
プと、前記第１ポリシリコン・レベルの種々の領域間に
絶縁層を形成するステップと、第２ポリシリコン・レベ
ルを堆積し、その表面を絶縁するステップと、前記第２
ポリシリコン・レベル（35）をエッチングし、前記第１
ポリシリコン・レベルの隣接する前記第１及び第２スト
リップを前記列に従って覆うステップと、前記第２ポリ
シリコン・レベルの表面領域を横方向に絶縁するステッ
プと、第３ポリシリコン・レベルを堆積するステップ
と、行に従って前記ポリシリコン・レベルを同一マスク
によりエッチングするステップと、絶縁層を形成するス
テップと、前記第３ポリシリコン・レベルの残りのスト
リップ（ワード・ライン）と、ドレイン列（ビット・ラ
イン）と、ソースの列（一定電位ライン）との接触を確
立するステップとを有する。
行列に従って配列された浮遊ゲートMOSトランジスタの
メモリ構造方法が提供される。前記メモリ製造方法は、
列に従って厚い酸化物領域を形成するステップと、第１
ポリシリコン・レベルを堆積し、かつエッチングして、
一方で列に従って各対の厚い酸化物列間に隣接する２つ
の第１ストリップを形成し、他方で当該対内に含まれる
部分、及び対応する厚い酸化物領域の部分にそれぞれ伸
延する２つの第２ストリップを形成するステップと、マ
スクとして前記第１ポリシリコン・レベルを用いること
により、前記第２導電形のドーパントを打ち込むステッ
プと、前記第１ポリシリコン・レベルの種々の領域間に
絶縁層を形成するステップと、第２ポリシリコン・レベ
ルを堆積し、その表面を絶縁するステップと、前記第２
ポリシリコン・レベル（35）をエッチングし、前記第１
ポリシリコン・レベルの隣接する前記第１及び第２スト
リップを前記列に従って覆うステップと、前記第２ポリ
シリコン・レベルの表面領域を横方向に絶縁するステッ
プと、第３ポリシリコン・レベルを堆積するステップ
と、行に従って前記ポリシリコン・レベルを同一マスク
によりエッチングするステップと、絶縁層を形成するス
テップと、前記第３ポリシリコン・レベルの残りのスト
リップ（ワード・ライン）と、ドレイン列（ビット・ラ
イン）と、ソースの列（一定電位ライン）との接触を確
立するステップとを有する。
この発明の前述の及び他の目的、特徴及び効果は、以
下、付図に示す好ましい実施例の詳細な説明から明らか
となる。
下、付図に示す好ましい実施例の詳細な説明から明らか
となる。
一般に、集積回路の表記分野では規約として種々の図
面が同一図面内、又は一つの図面から他の図面へ一定し
た縮尺により描かれることはないことに注目すべきであ
る。特に、種々の層の厚さは図の読み易さに寄与するよ
うに任意に描かれている。
面が同一図面内、又は一つの図面から他の図面へ一定し
た縮尺により描かれることはないことに注目すべきであ
る。特に、種々の層の厚さは図の読み易さに寄与するよ
うに任意に描かれている。
第1A図は浮遊ゲート・メモリ点のトランジスタＴを示
す。このトランジスタＴは、浮遊ゲート１及び制御ゲー
ト２を有すると共に、第１導電形式（ソース３及びドレ
イン４）の２つの半導体領域が浮遊ゲート１及び制御ゲ
ート２により覆われた逆の導電形式のチャネル領域によ
り分離されている。
す。このトランジスタＴは、浮遊ゲート１及び制御ゲー
ト２を有すると共に、第１導電形式（ソース３及びドレ
イン４）の２つの半導体領域が浮遊ゲート１及び制御ゲ
ート２により覆われた逆の導電形式のチャネル領域によ
り分離されている。
制御ゲート２はワード・ラインLMと接続されている。
ドレイン４はビット・ラインLBに接続されている。
ドレイン４はビット・ラインLBに接続されている。
このようなメモリ点を書き込むために、ソース３とド
レイン４の間に電流が流れている間に、制御ゲート２に
高い電位を印加することにより、浮遊ゲート１にホット
キャリアを注入して充電する。この書き込み処理は、ト
ランジスタＴの導電しきい値を増加させるものであり、
一旦書き込まれると（即ちプログムされると）、その制
御ゲート２を介してプログラムされてなかったときより
高電位のときにのみ電流が流れる。
レイン４の間に電流が流れている間に、制御ゲート２に
高い電位を印加することにより、浮遊ゲート１にホット
キャリアを注入して充電する。この書き込み処理は、ト
ランジスタＴの導電しきい値を増加させるものであり、
一旦書き込まれると（即ちプログムされると）、その制
御ゲート２を介してプログラムされてなかったときより
高電位のときにのみ電流が流れる。
メモリ点に記憶されている情報を読み出すために、非
プログラム状態では導電しきい値電圧より高い電圧、ま
たプログラム状態では導電しきい値電圧より低い電圧が
このメモリ点のトランジスタの制御ゲート２に印加され
る。ソース３とドレイン４との間に適当な電位差を印加
し、トランジスタＴに電流が流れたときは、メモリ点は
非プログラム状態にある。トランジスタＴに電流が流れ
ないときは、メモリ点はプログラム状態にある。
プログラム状態では導電しきい値電圧より高い電圧、ま
たプログラム状態では導電しきい値電圧より低い電圧が
このメモリ点のトランジスタの制御ゲート２に印加され
る。ソース３とドレイン４との間に適当な電位差を印加
し、トランジスタＴに電流が流れたときは、メモリ点は
非プログラム状態にある。トランジスタＴに電流が流れ
ないときは、メモリ点はプログラム状態にある。
メモリ点が（プログラム電位Vpp）にプログラムされ
るときに制御ゲート２に印加される電圧は、例えば15V
である。そのときのドレイン電圧VCCは例えば10Vであ
り、ソース電圧VSSは、例えば0V（又は接地電圧）であ
る。
るときに制御ゲート２に印加される電圧は、例えば15V
である。そのときのドレイン電圧VCCは例えば10Vであ
り、ソース電圧VSSは、例えば0V（又は接地電圧）であ
る。
メモリ点の読み出し中に制御ゲート２に印加される電
圧は、例えば5Vである。そのときのドレイン電圧VCCは
例えば1.5Vであり、ソース電位は例えば0V即ち接地電位
である。
圧は、例えば5Vである。そのときのドレイン電圧VCCは
例えば1.5Vであり、ソース電位は例えば0V即ち接地電位
である。
第1B図を参照すると、シリコン・ウエーハ上に設計さ
れたメモリ点の断面図が示され、トランジスタＴの浮遊
ゲート１及び制御ゲート２が示されているのが解る。ソ
ース３及びドレイン４は第１導電形、例えばN+の２つの
ソース領域であり、逆導電形式、例えばP-のチャネル領
域７により分離されている。
れたメモリ点の断面図が示され、トランジスタＴの浮遊
ゲート１及び制御ゲート２が示されているのが解る。ソ
ース３及びドレイン４は第１導電形、例えばN+の２つの
ソース領域であり、逆導電形式、例えばP-のチャネル領
域７により分離されている。
トランジスタＴの浮遊ゲート１は第１ポリシリコン・
レベル（ポリー１）からなる。浮遊ゲート１はゲート酸
化物層とも呼ばれる２酸化シリコン層５により基板から
絶縁されている。
レベル（ポリー１）からなる。浮遊ゲート１はゲート酸
化物層とも呼ばれる２酸化シリコン層５により基板から
絶縁されている。
浮遊ゲート１上には２酸化シリコン層６が存在する。
２酸化シリコン層６は浮遊ゲート１と制御ゲート２との
間に配置される。制御ゲート２は第２ポリシリコン・レ
ベル（ポリー２）から形成されている。２酸化シリコン
層６はインタポリー酸化物層とも呼ばれる。
２酸化シリコン層６は浮遊ゲート１と制御ゲート２との
間に配置される。制御ゲート２は第２ポリシリコン・レ
ベル（ポリー２）から形成されている。２酸化シリコン
層６はインタポリー酸化物層とも呼ばれる。
このメモリにおいて、トランジスタＴの制御ゲート２
は、ワード・ラインLMに接続される。ソース３は接地に
接続され、ドレイン４はビット・ラインLBに接続され
る。
は、ワード・ラインLMに接続される。ソース３は接地に
接続され、ドレイン４はビット・ラインLBに接続され
る。
第２図はシリコン・ウエーハ上で隣接する６メモリ点
の従来の設計の平面図である。
の従来の設計の平面図である。
Tijはメモリ点アレーを形成する種々の浮遊ゲート・
トランジスタを表わし、ｉは行インデックス表わし、ｊ
は列インデックス表わす。
トランジスタを表わし、ｉは行インデックス表わし、ｊ
は列インデックス表わす。
従って、トランジスタT11〜T13は第１行、トランジス
タT21〜T23は第２行を構成する。
タT21〜T23は第２行を構成する。
トランジスタT11〜T21は第１列、トランジスタT12〜T
22は第２列、トランジスタT13〜T23は第３列を構成す
る。
22は第２列、トランジスタT13〜T23は第３列を構成す
る。
同一行のトランジスタ制御ゲートは、行１及び２につ
いて同一ワード・ラインLM1及びLM2とそれぞれ相互接続
されている。
いて同一ワード・ラインLM1及びLM2とそれぞれ相互接続
されている。
同一列のトランジスタのドレインは列１〜３について
同一ビット・ラインLB1〜LB3とそれぞれ相互接続され
る。
同一ビット・ラインLB1〜LB3とそれぞれ相互接続され
る。
このワード・ラインは水平方向（行方向）に伸延する
導体（実際はポリシリコン）からなる。ビット・ライン
は垂直方向（列方向）に伸延する導体である。
導体（実際はポリシリコン）からなる。ビット・ライン
は垂直方向（列方向）に伸延する導体である。
トランジスタTijを通過するビット・ラインは、メモ
リ点を形成する。これらは、コンタクト11によりトラン
ジスタのドレイン４と接続される。トランジスタの浮遊
ゲート１は、ドレイン４とソース３との間に配列され
る。
リ点を形成する。これらは、コンタクト11によりトラン
ジスタのドレイン４と接続される。トランジスタの浮遊
ゲート１は、ドレイン４とソース３との間に配列され
る。
同一行のトランジスタのソースは共通ラインＬにより
相互接続される。コンタクト11により隣接する対から絶
縁された一対のトランジスタ行は、２つの行間に配列さ
れた単一の共通ラインＬを共有する。
相互接続される。コンタクト11により隣接する対から絶
縁された一対のトランジスタ行は、２つの行間に配列さ
れた単一の共通ラインＬを共有する。
全ての共通ラインＬはコンタクト12を介して導線Ａに
接続されいる。導線Ａは、ソース電位VSSにあり、この
ソース電位VSSをトランジスタのソースに印加させるも
のである。
接続されいる。導線Ａは、ソース電位VSSにあり、この
ソース電位VSSをトランジスタのソースに印加させるも
のである。
絶縁領域13は各共通ラインＬと各トランジスタ列との
間に配列される。実際には、絶縁領域13は厚いシリコン
酸化膜から形成される。
間に配列される。実際には、絶縁領域13は厚いシリコン
酸化膜から形成される。
トランジスタの浮遊ゲート１は絶縁領域13から突起し
ている。
ている。
２つのトランジスタ、例えばトランジスタT12及びT13
は、第３図に示されている。第３図は、第２図の線YY′
に沿った断面図である。
は、第３図に示されている。第３図は、第２図の線YY′
に沿った断面図である。
トランジスタT12及びT13は絶縁領域13により分離され
る。浮遊ゲート１の下には、ゲート酸化物層５が配列さ
れる。この断面図に対する浮遊ゲート１の大きさは、ゲ
ート酸化物層５より大きい、浮遊ゲート１上のインター
ポリー酸化物層６に注意すべきである。ワード・ライン
LM1はトランジスタの行に沿って伸延し、かつトランジ
スタの位置で制御ゲート２を形成している。
る。浮遊ゲート１の下には、ゲート酸化物層５が配列さ
れる。この断面図に対する浮遊ゲート１の大きさは、ゲ
ート酸化物層５より大きい、浮遊ゲート１上のインター
ポリー酸化物層６に注意すべきである。ワード・ライン
LM1はトランジスタの行に沿って伸延し、かつトランジ
スタの位置で制御ゲート２を形成している。
ワード・ラインLM1は絶縁層14により覆われている。
この絶縁層14は、例えば低い温度（約850〜960℃）で溶
融可能なボロン及びリンによりドーピングされたシリコ
ン酸化膜（BPSG）からなる。
この絶縁層14は、例えば低い温度（約850〜960℃）で溶
融可能なボロン及びリンによりドーピングされたシリコ
ン酸化膜（BPSG）からなる。
ビット・ラインLB1及びLB3はそれぞれトランジスタT1
2及びT13の上、絶縁層14上に配列されている。
2及びT13の上、絶縁層14上に配列されている。
第４図は第２図の２つのトランジスタT12及びT22にお
ける線ZZに沿った断面図である。
ける線ZZに沿った断面図である。
第1B図に示すように、各トランジスタは、ソース３
と、チャネル領域７により分離されたドレイン４と共
に、ゲート酸化物層５、浮遊ゲート１のインターポリー
酸化物層６及び制御ゲート２を形成する層の重なりを有
する。
と、チャネル領域７により分離されたドレイン４と共
に、ゲート酸化物層５、浮遊ゲート１のインターポリー
酸化物層６及び制御ゲート２を形成する層の重なりを有
する。
トランジスタの制御ゲートは絶縁層14により覆われて
いる。ビット・ラインLB2はコンタクト11により２つの
トランジスタのドレインと接続されている。
いる。ビット・ラインLB2はコンタクト11により２つの
トランジスタのドレインと接続されている。
前述の従来技術は、大きさを減少させる可能性を制限
する要素が存在する。一方、２トランジスタ列毎にビッ
ト・ラインとドレイン領域との間に一連の接触が存在す
る。他方、第２図は各共通ライン対と各トランジスタ列
対との間に厚いシリコン酸化膜からなる絶縁領域13を示
している。
する要素が存在する。一方、２トランジスタ列毎にビッ
ト・ラインとドレイン領域との間に一連の接触が存在す
る。他方、第２図は各共通ライン対と各トランジスタ列
対との間に厚いシリコン酸化膜からなる絶縁領域13を示
している。
更に、第４図には、トランジスタT12及びT22のドレイ
ン領域との接触でビット・ラインLB2を交差する製造段
階が示されているのが解る。例えばアルミニウムからな
る全てのビット・ラインは、各対のトランジスタ列で交
差しなければならないので、アルミニウムのラインは亀
裂を生じ易い。
ン領域との接触でビット・ラインLB2を交差する製造段
階が示されているのが解る。例えばアルミニウムからな
る全てのビット・ラインは、各対のトランジスタ列で交
差しなければならないので、アルミニウムのラインは亀
裂を生じ易い。
この発明は、これらの欠点なくすと共に、高い結合係
数を与える構造を提供するものである。
数を与える構造を提供するものである。
第5A図及び第5B図は上から見たこの発明の構造を示
す。第5B図は第３ポリシリコン・レベルを堆積し、種々
のポリシリコン・レベルをエッチングした後の構造を示
す。ここでも、トランジスタは行列アレーに従って配列
されている。第１行のトランジスタはトランジスタT11
及びT12により表わされ、第２行のトランジスタはトラ
ンジスタT21及びT22により表わされる。Tijは更に一般
的に行ｉ及び列ｊの交点のトランジスタを表わす。
す。第5B図は第３ポリシリコン・レベルを堆積し、種々
のポリシリコン・レベルをエッチングした後の構造を示
す。ここでも、トランジスタは行列アレーに従って配列
されている。第１行のトランジスタはトランジスタT11
及びT12により表わされ、第２行のトランジスタはトラ
ンジスタT21及びT22により表わされる。Tijは更に一般
的に行ｉ及び列ｊの交点のトランジスタを表わす。
行ｉのトランジスタの制御ゲートはワード・ラインLM
iと呼ぶ全体が水平方向の導体と相互接続される。ワー
ド・ライン（ポリシリコン）は行方向に伸延している。
iと呼ぶ全体が水平方向の導体と相互接続される。ワー
ド・ライン（ポリシリコン）は行方向に伸延している。
ビット・ラインLBjは第１導電形、例えばN+の基板領
域からなる。各ビット・ラインは各トランジスタＴの位
置でドレイン21を直接構成している。従って、各ビット
・ライン（第２図のコンタクト11）上の各対の行でコン
タクトを備える必要はない。
域からなる。各ビット・ラインは各トランジスタＴの位
置でドレイン21を直接構成している。従って、各ビット
・ライン（第２図のコンタクト11）上の各対の行でコン
タクトを備える必要はない。
全体として垂直方向をなす導電性の一定電位ラインＢ
が各対のビット・ライン間に配列されている。これらの
一定電位ラインＢはビット・ラインLBjのように、第１
導電形の領域からなり、トランジスタの位置でソース領
域22を形成している。
が各対のビット・ライン間に配列されている。これらの
一定電位ラインＢはビット・ラインLBjのように、第１
導電形の領域からなり、トランジスタの位置でソース領
域22を形成している。
第5A図及び第5B図に示す２つのビット・ラインLB1及
びLB2の各側部は、同一の一定電位ラインＢの両側に配
列されたものであり、通常は厚いシリコン酸化膜からな
る絶縁領域24が存在する。
びLB2の各側部は、同一の一定電位ラインＢの両側に配
列されたものであり、通常は厚いシリコン酸化膜からな
る絶縁領域24が存在する。
トランジスタの浮遊ゲート23は、第１ポリシリコン・
レベル（ポリー１）に対応し、かつ各一定電位ラインＢ
の両側に配列されている。
レベル（ポリー１）に対応し、かつ各一定電位ラインＢ
の両側に配列されている。
第１ポリシリコン・レベルからなる導電領域Ｅは、絶
縁領域（24）のトランジスタの列に隣接する側部を覆
い、かつこれより長さ１に従って突起している。浮遊ゲ
ート23は、第5A図の製造段階では、未だ、列方向に伸延
し、P1により表わされるポリー１のストリップの一部で
ある。第5B図に示す構造段階で、ポリー１のストリップ
P1をエッチングし、浮遊ゲート23をポリー１の長方形に
正確に形成する。
縁領域（24）のトランジスタの列に隣接する側部を覆
い、かつこれより長さ１に従って突起している。浮遊ゲ
ート23は、第5A図の製造段階では、未だ、列方向に伸延
し、P1により表わされるポリー１のストリップの一部で
ある。第5B図に示す構造段階で、ポリー１のストリップ
P1をエッチングし、浮遊ゲート23をポリー１の長方形に
正確に形成する。
第5A図において、第２ポリシリコン・レベル（ポリー
２）により形成された層35′は各ポリー１及びストリッ
プP1に接続されており、列方向に伸延している。導電領
域35′の幅は、各ポリー１のストリップP1の幅より大き
い第5B図において、ポリーP2からなり、導電領域35′を
エッチングした後の導電領域35′の残りの対応する導電
領域35が示されている。各導電領域35は浮遊ゲート23に
接続されている。導電領域35の列方向の大きさは浮遊ゲ
ート23のものと同一である。また、導電領域35の行方向
の大きさは浮遊ゲート23のものより大きい。行方向にお
いて、導電領域35は、長さａだけソース領域22の近傍で
浮遊ゲート23から突出する。また、導電領域35は導電領
域Ｅを通過し、かつ導電領域Ｅから長さｂだけ突出して
いる。
２）により形成された層35′は各ポリー１及びストリッ
プP1に接続されており、列方向に伸延している。導電領
域35′の幅は、各ポリー１のストリップP1の幅より大き
い第5B図において、ポリーP2からなり、導電領域35′を
エッチングした後の導電領域35′の残りの対応する導電
領域35が示されている。各導電領域35は浮遊ゲート23に
接続されている。導電領域35の列方向の大きさは浮遊ゲ
ート23のものと同一である。また、導電領域35の行方向
の大きさは浮遊ゲート23のものより大きい。行方向にお
いて、導電領域35は、長さａだけソース領域22の近傍で
浮遊ゲート23から突出する。また、導電領域35は導電領
域Ｅを通過し、かつ導電領域Ｅから長さｂだけ突出して
いる。
ワード・ラインLM1及びLM2は第３ポリシリコン・レベ
ル（ポリー３）からなる。
ル（ポリー３）からなる。
トランジスタのソース及びドレインが水平方向に配列
されているので、チャネルにおける電流は、水平方向又
はワード・ライン方向に流れる。従って、トランジスタ
はワード・ラインと同一方向に配列されているチャネル
領域を形成する。
されているので、チャネルにおける電流は、水平方向又
はワード・ライン方向に流れる。従って、トランジスタ
はワード・ラインと同一方向に配列されているチャネル
領域を形成する。
第6A図〜第6G図は第5A図又は第5B図のYY′に沿った断
面図であり、それぞれシリコン基板20上に実施したこの
発明による製造処理工程に対応する。
面図であり、それぞれシリコン基板20上に実施したこの
発明による製造処理工程に対応する。
第6A図は、厚い酸化物領域24及びゲート酸化物層27を
形成した後、一方でトランジスタの浮遊ゲート23を後に
決定するポリー１のストリップP1を形成し、他方で導電
領域Ｅを形成する第１ポリシリコン・レベルを堆積し、
かつエッチングした後の初期段階での構造を示す。厚い
酸化物領域24の厚さは例えば700nmであり、ゲート酸化
物層27の厚さは例えば20nmである、通常、Ｐ型領域18は
厚い酸化物領域24の下に配列されている。これらの領域
18はチャネル・ストップ領域と呼ばれている。ゲート酸
化物層27の下の配列され、メモリ・トランジスタをトリ
ガするしきい値を決定するドープ領域19が示されてい
る。
形成した後、一方でトランジスタの浮遊ゲート23を後に
決定するポリー１のストリップP1を形成し、他方で導電
領域Ｅを形成する第１ポリシリコン・レベルを堆積し、
かつエッチングした後の初期段階での構造を示す。厚い
酸化物領域24の厚さは例えば700nmであり、ゲート酸化
物層27の厚さは例えば20nmである、通常、Ｐ型領域18は
厚い酸化物領域24の下に配列されている。これらの領域
18はチャネル・ストップ領域と呼ばれている。ゲート酸
化物層27の下の配列され、メモリ・トランジスタをトリ
ガするしきい値を決定するドープ領域19が示されてい
る。
図面を読み易くするために、Ｐ型領域18及び19は第6A
図〜第6G図には示されていない。
図〜第6G図には示されていない。
第6B図は、一方がビット・ラインLBjに対応し、他方
が一定電位ラインＢに対応する高度のドーピングにより
N+型領域を形成した後の中間段階での構造を示す。
が一定電位ラインＢに対応する高度のドーピングにより
N+型領域を形成した後の中間段階での構造を示す。
第6B図もポリー１領域間の絶縁層36を堆積した後の構
造を示している。通常、プレーナ化処理を用いて同時に
絶縁層36の上面及び第１ポリシリコン・レベルの上面を
設ける。絶縁層36は、例えばCVDを介してTEOSソース
（テトタエチル・オルソ・ケイ酸塩）から得たシリコン
酸化物からなる。
造を示している。通常、プレーナ化処理を用いて同時に
絶縁層36の上面及び第１ポリシリコン・レベルの上面を
設ける。絶縁層36は、例えばCVDを介してTEOSソース
（テトタエチル・オルソ・ケイ酸塩）から得たシリコン
酸化物からなる。
第6C図は第２ポリシリコン・レベル35′を堆積し、通
常インタポリー酸化物層と呼ばれる絶縁層28を形成した
後の中間段階での構造を示す。この構造での絶縁層28
は、３つの層、即ちシリコン酸化物、窒化シリコン、シ
リコン酸化物を積み重ねたONOと呼ぶ構造からなる。
常インタポリー酸化物層と呼ばれる絶縁層28を形成した
後の中間段階での構造を示す。この構造での絶縁層28
は、３つの層、即ちシリコン酸化物、窒化シリコン、シ
リコン酸化物を積み重ねたONOと呼ぶ構造からなる。
第6D図はインタポリー酸化層である絶縁層28と、一定
電位ラインＢの位置に配列された絶縁層36の部分のレベ
ルで、他方、厚い酸化物層24上に配列された絶縁層36の
位置で第２ポリシリコン・レベル35′とをエッチングし
た後の中間段階を示す。
電位ラインＢの位置に配列された絶縁層36の部分のレベ
ルで、他方、厚い酸化物層24上に配列された絶縁層36の
位置で第２ポリシリコン・レベル35′とをエッチングし
た後の中間段階を示す。
また、第6D図はエッチングにより決定された第２ポリ
シリコン・レベル35′の行方向に沿って各端で角酸化膜
と呼ばれる酸化物領域37を形成した後の構造を示す。
シリコン・レベル35′の行方向に沿って各端で角酸化膜
と呼ばれる酸化物領域37を形成した後の構造を示す。
第6E図は、ワード・ラインLMiを形成した第３ポリシ
リコン・レベル（ポリー３）を堆積し、ポリー３と、絶
縁層28と、ポリー２及び１とのエッチング後の中間段階
での構造を示し、これによって、ポリー３に形成された
ワード・ラインLMiと、第２ポリシリコン・レベル35′
に形成された導電領域35と、ポリー１のストリップP1に
形成された浮遊ゲート23とを決定させる。
リコン・レベル（ポリー３）を堆積し、ポリー３と、絶
縁層28と、ポリー２及び１とのエッチング後の中間段階
での構造を示し、これによって、ポリー３に形成された
ワード・ラインLMiと、第２ポリシリコン・レベル35′
に形成された導電領域35と、ポリー１のストリップP1に
形成された浮遊ゲート23とを決定させる。
これら種々の層をエッチングした結果の構造は第5B図
の線ZZ′に沿った断面図である第７図にも示されてい
る。
の線ZZ′に沿った断面図である第７図にも示されてい
る。
第6E図には、ONOインタポリー絶縁層28及び角酸化物
領域37がワード・ラインと導電領域35との間の絶縁を確
保することが明らかである。
領域37がワード・ラインと導電領域35との間の絶縁を確
保することが明らかである。
第6F図は絶縁層29を堆積した後の中間段階での構造を
示す。この絶縁層29は例えばボロン及びリンをドーピン
グしたシリコン酸化物（BPSG）からなる。
示す。この絶縁層29は例えばボロン及びリンをドーピン
グしたシリコン酸化物（BPSG）からなる。
第6G図は絶縁層29上に配列され、かつ例えばアルミニ
ウムからなる導電線30を形成した後での構造を示すもの
であり、各線がビット・ライン上に配置されている。
ウムからなる導電線30を形成した後での構造を示すもの
であり、各線がビット・ライン上に配置されている。
導電線30は他のメモリ・ブロックのビット・ラインに
接続されている（実際には、メモリ点は通常、複数のブ
ロックにグループ分けされ、各ブロックは与えられた数
の行列からなる）。従って、これらのビット・ライン
と、これらのビット・ラインを接続しているトランジス
タのドレインとに所望の電圧を印加させる。
接続されている（実際には、メモリ点は通常、複数のブ
ロックにグループ分けされ、各ブロックは与えられた数
の行列からなる）。従って、これらのビット・ライン
と、これらのビット・ラインを接続しているトランジス
タのドレインとに所望の電圧を印加させる。
導電線30は、従来技術ではアルミニウム線によるしか
なかったステップ交差に固有の欠点を除去することがで
きる平な面上に伸延する。
なかったステップ交差に固有の欠点を除去することがで
きる平な面上に伸延する。
更に、複数対の導電線30間の間隔は、従来技術のパタ
ーンではビット・ラインを構成している複数対のアルミ
ニウム線間に存在する間隔より広い。
ーンではビット・ラインを構成している複数対のアルミ
ニウム線間に存在する間隔より広い。
第７図は、第5B図の線ZZ′に沿った断面図である。浮
遊ゲート23が示されているが、これらの浮遊ゲート23は
ゲート酸化物層27上に配列されている。更に、第２ポリ
シリコン・レベルにより形成された導電領域35と、導電
領域35上に配列されたONOインタポリー絶縁層28とが示
されている。更に、トランジスタの位置で制御ゲート25
に対応する２つのワード・ラインLM1及びLM2にも注意す
べきである。
遊ゲート23が示されているが、これらの浮遊ゲート23は
ゲート酸化物層27上に配列されている。更に、第２ポリ
シリコン・レベルにより形成された導電領域35と、導電
領域35上に配列されたONOインタポリー絶縁層28とが示
されている。更に、トランジスタの位置で制御ゲート25
に対応する２つのワード・ラインLM1及びLM2にも注意す
べきである。
第8A図は、当該構造が導電領域35をトランジスタの浮
遊ゲート23に接続していない場合に、トランジスタの位
置に存在する容量を示す。また、第8B図はこの発明によ
るトランジスタの位置に存在する容量を示す。
遊ゲート23に接続していない場合に、トランジスタの位
置に存在する容量を示す。また、第8B図はこの発明によ
るトランジスタの位置に存在する容量を示す。
いずれの場合も、電圧VMをワード・ラインLM2に印加
したときに、次式からこれら２電圧に関連する結合係数
γを計算することにより浮遊ゲート上の電圧VFが得られ
る。
したときに、次式からこれら２電圧に関連する結合係数
γを計算することにより浮遊ゲート上の電圧VFが得られ
る。
VF＝γVM また、係合係数γをインターポリー酸化物層のレベル
の容量と全ての容量の総和との間の比により決定され
る。
の容量と全ての容量の総和との間の比により決定され
る。
第8A図を参照すると、ワード・ラインLM2と浮遊ゲー
ト23との間のインタポリー絶縁層28のレベルのCOIに注
意すべきである。更に、浮遊ゲート23とシリコン基板20
との間のゲート酸化物層27のレベルの容量COGも存在す
る。
ト23との間のインタポリー絶縁層28のレベルのCOIに注
意すべきである。更に、浮遊ゲート23とシリコン基板20
との間のゲート酸化物層27のレベルの容量COGも存在す
る。
結合係数γは次式により定義される。
γ＝COI/（COI＋COG） 結合係数γを表わす値を、素子の大きさの通常値を用
いることにより計算することができる。即ち、 −行方向の浮遊ゲートの長さ:0.8nm −インターポリー酸化物層の厚さ:20nm −ゲート酸化物層の厚さ:20nm 従って、結合係数γの値は、0.8/20と0.8/20＋0.8/20
との間の比に等しい。即ち、結合係数γは0.5である。
いることにより計算することができる。即ち、 −行方向の浮遊ゲートの長さ:0.8nm −インターポリー酸化物層の厚さ:20nm −ゲート酸化物層の厚さ:20nm 従って、結合係数γの値は、0.8/20と0.8/20＋0.8/20
との間の比に等しい。即ち、結合係数γは0.5である。
導導領域35がトランジスタの浮遊ゲートと接続されて
いる場合に対応する第8B図を参照すると、他の容量Ｃ′
OIがインタポリー絶縁層28のレベルに現れ、ワード・ラ
インLM2と導電領域35との間に配列されている。更に、
ゲート酸化物層27のレベルに容量Ｃ′OGも存在する。同
様に、行方向に長さａによる浮遊ゲート23上に伸延する
導電領域35の部分に対応する容量COAと、導電領域Ｅか
ら浮遊ゲート23を絶縁するTEOS型酸化膜のレベルに容量
CODと、伸延する導電領域Ｅの部分とシリコン基板20と
の間に配列されたゲート酸化物層27のレベルで厚い酸化
層24上に長さ１で伸延する導電領域Ｅの部分に対応する
容量CBOと、厚い酸化層24と揃えられ、厚い酸化層24上
に配列された導電領域Ｅに対応する容量CZIと、２つの
導電領域Ｅを絶縁するTEOS型の酸化膜の部分及び厚い酸
化層24と揃えられ、長さｂで導電領域Ｅ上の導電領域35
の伸延に対応する容量COBとが存在する。
いる場合に対応する第8B図を参照すると、他の容量Ｃ′
OIがインタポリー絶縁層28のレベルに現れ、ワード・ラ
インLM2と導電領域35との間に配列されている。更に、
ゲート酸化物層27のレベルに容量Ｃ′OGも存在する。同
様に、行方向に長さａによる浮遊ゲート23上に伸延する
導電領域35の部分に対応する容量COAと、導電領域Ｅか
ら浮遊ゲート23を絶縁するTEOS型酸化膜のレベルに容量
CODと、伸延する導電領域Ｅの部分とシリコン基板20と
の間に配列されたゲート酸化物層27のレベルで厚い酸化
層24上に長さ１で伸延する導電領域Ｅの部分に対応する
容量CBOと、厚い酸化層24と揃えられ、厚い酸化層24上
に配列された導電領域Ｅに対応する容量CZIと、２つの
導電領域Ｅを絶縁するTEOS型の酸化膜の部分及び厚い酸
化層24と揃えられ、長さｂで導電領域Ｅ上の導電領域35
の伸延に対応する容量COBとが存在する。
結合係数γは次式により定義される。
γ＝Ｃ′OI/（Ｃ′OI＋COA＋Ｃ′OG＋Ｃ′OD＋CBO＋CZI
＋COB） 結合係数γを表わす値を通常次の値を用いて計算する
ことができる。
＋COB） 結合係数γを表わす値を通常次の値を用いて計算する
ことができる。
−ａにより表わす行方向に浮遊ゲート上の導電領域35の
伸延:0.2μｍ −行方向に浮遊ゲート上の長さ:0.8μｍ −導電領域Ｅから浮遊ゲート23を絶縁するTEOS型酸化膜
の部分の長さ::0.8μｍ −行方向に厚い酸化物領域24 2上の導電領域35の伸延:
0.4μｍ −行方向に導電領域Ｅの長さ:0.8μｍ −ｂにより表わす行方向に導電領域Ｅ上の導電領域35の
伸延:0.2μｍ −インターポリー酸化物層の厚さ:20nm −ゲート酸化物層の厚さ:20nm −TEOS型酸化物層の厚さ:200nm −絶縁領域の厚さ:700nm −インターポリー酸化物層の厚さ:20nm その場合に、結合係数γの値は、 値（0.2＋0.8＋0.8＋0.8＋0.2）/20と、値（0.2＋0.8＋
0.8＋0.8＋0.2）/20＋0.2/（200＋20）＋0.8/20＋0.8/
（200＋20）＋0.4/20）＋0.4/700＋0.2/（200＋700）と
の間の比に等しい、即ち、結合係数γはほぼ0.70に等し
い。
伸延:0.2μｍ −行方向に浮遊ゲート上の長さ:0.8μｍ −導電領域Ｅから浮遊ゲート23を絶縁するTEOS型酸化膜
の部分の長さ::0.8μｍ −行方向に厚い酸化物領域24 2上の導電領域35の伸延:
0.4μｍ −行方向に導電領域Ｅの長さ:0.8μｍ −ｂにより表わす行方向に導電領域Ｅ上の導電領域35の
伸延:0.2μｍ −インターポリー酸化物層の厚さ:20nm −ゲート酸化物層の厚さ:20nm −TEOS型酸化物層の厚さ:200nm −絶縁領域の厚さ:700nm −インターポリー酸化物層の厚さ:20nm その場合に、結合係数γの値は、 値（0.2＋0.8＋0.8＋0.8＋0.2）/20と、値（0.2＋0.8＋
0.8＋0.8＋0.2）/20＋0.2/（200＋20）＋0.8/20＋0.8/
（200＋20）＋0.4/20）＋0.4/700＋0.2/（200＋700）と
の間の比に等しい、即ち、結合係数γはほぼ0.70に等し
い。
この構造は、トランジスタの浮遊ゲートに接続されて
いる導電領域35の存在により、ほぼ結合係数γを改善さ
せることができる。
いる導電領域35の存在により、ほぼ結合係数γを改善さ
せることができる。
第９図はこの発明の変形を示す。第９図は第6G図に対
応する断面図であり、この発明による構造を構成する種
々の要素を備えている。その主な要素は、 −各トランジスタの位置で第１ポリシリコン・レベルに
対応する浮遊ゲート23、 −トランジスタの位置のドレイン21に対応する２つのビ
ット・ラインLB1及びLB2、 −厚いシリコン酸化物からなる厚い酸化物領域24、 −トランジスタの位置の制御ゲート25に対応する第３ポ
リシリコン・レベルからなるワード・ラインLM1、 第6G図で対応する線に対して異なる構造を有する一定
電位ラインＢ′ である。
応する断面図であり、この発明による構造を構成する種
々の要素を備えている。その主な要素は、 −各トランジスタの位置で第１ポリシリコン・レベルに
対応する浮遊ゲート23、 −トランジスタの位置のドレイン21に対応する２つのビ
ット・ラインLB1及びLB2、 −厚いシリコン酸化物からなる厚い酸化物領域24、 −トランジスタの位置の制御ゲート25に対応する第３ポ
リシリコン・レベルからなるワード・ラインLM1、 第6G図で対応する線に対して異なる構造を有する一定
電位ラインＢ′ である。
この発明によれば、第９図のゲート酸化物層27′は、
通常の値では非常に薄い。その厚さは約10nmである。
通常の値では非常に薄い。その厚さは約10nmである。
一定電位ラインＢ′は種々の濃度でドーピングされた
２つの部分からなる。第１の部分22−１は例えばN+によ
り高度にドーピングされている。この第１の部分22−１
は同一導電形だが、低いドーピング・レベルN+を有する
導電形ポケット22−２に配列されている。
２つの部分からなる。第１の部分22−１は例えばN+によ
り高度にドーピングされている。この第１の部分22−１
は同一導電形だが、低いドーピング・レベルN+を有する
導電形ポケット22−２に配列されている。
一定電位ラインＢ′はトランジスタの位置でソース領
域22′に対応する。
域22′に対応する。
新しい配列は、十分に高い電圧を制御ゲート２′に印
加したときは、トランジスタの浮遊ゲートへの書き込み
動作中に捕捉されるトンネル効果の電荷キャリヤによ
り、浮遊ゲートから高度にドーピングされたソース部分
へ転送することができる。この転送は、非常に薄いゲー
ト酸化物層のために達成可能である。これは、第９図に
矢印により表わされている。低いドーピング部分の存在
は、ソースと基板との間のブレークダウン電圧を増加さ
せるものである。
加したときは、トランジスタの浮遊ゲートへの書き込み
動作中に捕捉されるトンネル効果の電荷キャリヤによ
り、浮遊ゲートから高度にドーピングされたソース部分
へ転送することができる。この転送は、非常に薄いゲー
ト酸化物層のために達成可能である。これは、第９図に
矢印により表わされている。低いドーピング部分の存在
は、ソースと基板との間のブレークダウン電圧を増加さ
せるものである。
しかし、薄い酸化物領域と厚い酸化物領域との間の接
触領域は、荷電キャリアの転送を損なう欠点をなくす。
このような接触領域は、通常構造のプログラマブル不揮
発性メモリ、及びいわゆる“EOLOTOX"技術による電気的
に消去可能なメモリ即ちEEPROMに見られる。
触領域は、荷電キャリアの転送を損なう欠点をなくす。
このような接触領域は、通常構造のプログラマブル不揮
発性メモリ、及びいわゆる“EOLOTOX"技術による電気的
に消去可能なメモリ即ちEEPROMに見られる。
この発明による構造の効果は、電荷キャリアを転送す
る薄い酸化物領域が厚い酸化物層と接触することがな
い、又は近傍にないということにある。
る薄い酸化物領域が厚い酸化物層と接触することがな
い、又は近傍にないということにある。
従って、トランジスタのソースに印加される適当な電
圧により電気的に消去可能なEPROMフラッシュ・メモリ
を構造することができる。
圧により電気的に消去可能なEPROMフラッシュ・メモリ
を構造することができる。
第1A図は電気回路図に対応する従来のメモリの基本的な
メモリ・セルを示す図、 第1B図は基本的なセルの概要断面に対応する従来のメモ
リの基本的なメモリ・セルを示す図、 第２図は従来技術によるシリコン・ウエーハ上で隣接す
る９つのメモリ点の構造の平面図、 第３図は第２図の線YY′に従った断面図、 第４図は第２図の線ZZ′に従った断面図、 第5A図及び第5B図は２つの異なる製造段階におけるこの
発明によるシリコン・ウエーハ上に隣接する４つのメモ
リ点の構造の平面図、 第6A図〜第6G図はこの発明による連続的な製造段階を示
す図、 第７図は第5B図の線ZZ′による断面図、 第8A図及び第8B図は２つの実施例によったトランジスタ
の位置に存在する容量を示す図、 第９図はこの発明の他の実施例の断面図である。 23……浮遊ゲート、 24……厚い酸化物領域、 25……制御ゲート、 28……ONOインタポリー絶縁層、 35,35′,E……導電領域、 36……絶縁層、 Ｂ……一定電位ライン、 LB1〜LB3……ビット・ライン、 LM1,LM2……ワード・ライン、 T11〜T13,T21〜T23……トランジスタ。
メモリ・セルを示す図、 第1B図は基本的なセルの概要断面に対応する従来のメモ
リの基本的なメモリ・セルを示す図、 第２図は従来技術によるシリコン・ウエーハ上で隣接す
る９つのメモリ点の構造の平面図、 第３図は第２図の線YY′に従った断面図、 第４図は第２図の線ZZ′に従った断面図、 第5A図及び第5B図は２つの異なる製造段階におけるこの
発明によるシリコン・ウエーハ上に隣接する４つのメモ
リ点の構造の平面図、 第6A図〜第6G図はこの発明による連続的な製造段階を示
す図、 第７図は第5B図の線ZZ′による断面図、 第8A図及び第8B図は２つの実施例によったトランジスタ
の位置に存在する容量を示す図、 第９図はこの発明の他の実施例の断面図である。 23……浮遊ゲート、 24……厚い酸化物領域、 25……制御ゲート、 28……ONOインタポリー絶縁層、 35,35′,E……導電領域、 36……絶縁層、 Ｂ……一定電位ライン、 LB1〜LB3……ビット・ライン、 LM1,LM2……ワード・ライン、 T11〜T13,T21〜T23……トランジスタ。
フロントページの続き (56)参考文献 特開 昭63−29979（ＪＰ，Ａ) 特開 昭61−161769（ＪＰ，Ａ) 特開 昭62−205665（ＪＰ，Ａ) 特開 昭59−61189（ＪＰ，Ａ) 特開 昭63−249376（ＪＰ，Ａ) 特開 昭53−124085（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 27/115 H01L 21/8247
Claims (7)
- 【請求項１】ソースとドレインと制御ゲートと浮遊ゲー
トとを有する浮遊ゲート・トランジスタを複数個有し、 行方向と呼ぶ第１方向に伸延し、かつ浮遊ゲート・トラ
ンジスタの制御ゲート（25）を相互に接続するワード・
ライン（LM1、LM2）と、 列方向と呼ぶ第２方向に伸延して前記浮遊ゲート・トラ
ンジスタのドレインを相互に接続するビット・ライン
（LB1、LB2）と、 列に沿って伸延し、かつ前記浮遊ゲート・トランジスタ
のソースを相互接続する第１導電形の拡散により形成さ
れ、各対のビット・ライン間に配列されると共に、全て
が同一電位にある一定電位ライン（Ｂ）と、 列に沿って伸延し、一定電位ラインに対向する各ビット
・ラインの側部に配列される絶縁領域（24）と、 前記絶縁領域（24）の長さ方向の側部を覆い、前記トラ
ンジスタの浮遊ゲート（23）を形成する材料と同一材料
から形成される導電パッド（Ｅ）と、 各トランジスタの浮遊ゲートを対応する導電パッドに接
続され、かつ絶縁層（28）により分離されて対応するワ
ード・ラインに重畳される導電エリア（35）とを、有す
ることを特徴とする大規模EPROMメモリ。 - 【請求項２】請求項１記載の大規模EPROMメモリにおい
て、トランジスタでは、前記ワード・ライン及び前記浮
遊ゲートの大きさにほぼ等しい列方向の大きさを有する
導電領域（35）が、行方向に前記浮遊ゲートの両側部に
伸延すると共に、前記一定電位ラインの側部で第１の長
さ（ａ）だけ前記浮遊ゲートから伸延し、かつ前記絶縁
領域（24）及び前記トランジスタに隣接する前記別の領
域（Ｅ）の上に伸延し、更に第２の長さ（ｂ）だけ前記
別の領域（Ｅ）の上に伸延することを特徴とする大規模
EPROMメモリ。 - 【請求項３】請求項２記載の大規模EPROMメモリにおい
て、前記浮遊ゲート（23）、前記導電領域（35）及び前
記ワード・ライン（LMi）はそれぞれ第１、第２及び第
３のポリシリコン・レベルからなることを特徴とする大
規模EPROMメモリ。 - 【請求項４】請求項３記載の大規模EPROMメモリにおい
て、前記絶縁領域（24）は厚いシリコン酸化物からなる
ことを特徴とする大規模EPROMメモリ。 - 【請求項５】第１導電形の基板上の行列に従って配列さ
れた浮遊ゲートMOSトランジスタを有するメモリの製造
方法において、 列に従って厚い酸化物領域（24）を形成するステップ
と、 第１ポリシリコン・レベルを堆積し、かつエッチングし
て、一方で列に従って各対の厚い酸化物列間に隣接する
２つの第１ストリップを形成し、他方で当該対内に含ま
れる部分、及び対応する厚い酸化物領域の部分にそれぞ
れ伸延する２つの第２ストリップを形成するステップ
と、 マスクとして前記第１ポリシリコン・レベルを用いるこ
とにより、前記第２導電形のドーパントを打ち込むステ
ップと、 前記第１ポリシリコン・レベルの種々の領域間に絶縁層
（36）を形成するステップと、 第２ポリシリコン・レベル（35′）を堆積し、その表面
（28）を絶縁するステップと、 前記第２ポリシリコン・レベル（35）をエッチングし、
前記第１ポリシリコン・レベルの隣接する前記第１及び
第２ストリップを前記列に従って覆うステップと、 前記第２ポリシリコン・レベルの表面領域を横方向に絶
縁するステップと、 第３ポリシリコン・レベルを堆積するステップと、 行に従って前記ポリシリコン・レベルを同一マスクによ
りエッチングするステップと、 絶縁層を形成するステップと、 前記第３ポリシリコン・レベルの残りのストリップ（ワ
ード・ライン）と、ドレイン列（ビット・ライン）と、
ソースの列（一定電位ライン）との接触を確立するステ
ップとを有することを特徴とするメモリの製造方法。 - 【請求項６】請求項５記載のメモリの製造方法におい
て、前記第２ポリシリコン・レベルと前記第３ポリシリ
コン・レベルとの間の絶縁は３層に積み重ねることによ
り形成されることを特徴とするメモリの製造方法。 - 【請求項７】請求項６記載のメモリの製造方法におい
て、前記第１ポリシリコン・レベルの領域間の前記絶縁
層はTEOSソース（テトラ・オルト酸化ケイ素塩）の化学
的な蒸着により堆積したシリコン酸化物により形成さ
れ、かつ同一レベルで前記絶縁層（36）の上面及び前記
第１ポリシリコン・レベルの形成を可能にさせるプレー
ナ化処理によったことを特徴とするメモリの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8810963A FR2635409B1 (fr) | 1988-08-11 | 1988-08-11 | Memoire de type eprom a haute densite d'integration possedant un facteur de couplage eleve, et son procede de fabrication |
| FR88/10963 | 1988-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177478A JPH02177478A (ja) | 1990-07-10 |
| JP2864547B2 true JP2864547B2 (ja) | 1999-03-03 |
Family
ID=9369372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207052A Expired - Lifetime JP2864547B2 (ja) | 1988-08-11 | 1989-08-11 | 大規模ｅｐｒｏｍメモリ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0354858B1 (ja) |
| JP (1) | JP2864547B2 (ja) |
| KR (1) | KR900003892A (ja) |
| DE (1) | DE68911418T2 (ja) |
| FR (1) | FR2635409B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1229131B (it) * | 1989-03-09 | 1991-07-22 | Sgs Thomson Microelectronics | Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione. |
| US5196914A (en) * | 1989-03-15 | 1993-03-23 | Sgs-Thomson Microelectronics S.R.L. | Table cloth matrix of EPROM memory cells with an asymmetrical fin |
| US5110756A (en) * | 1991-07-03 | 1992-05-05 | At&T Bell Laboratories | Method of semiconductor integrated circuit manufacturing which includes processing for reducing defect density |
| US5526307A (en) * | 1992-01-22 | 1996-06-11 | Macronix International Co., Ltd. | Flash EPROM integrated circuit architecture |
| US5618742A (en) * | 1992-01-22 | 1997-04-08 | Macronix Internatioal, Ltd. | Method of making flash EPROM with conductive sidewall spacer contacting floating gate |
| EP0552531B1 (en) * | 1992-01-22 | 2000-08-16 | Macronix International Co., Ltd. | Non-volatile memory cell and array architecture |
| JP3474614B2 (ja) * | 1993-12-14 | 2003-12-08 | マクロニクス インターナショナル カンパニイ リミテッド | 不揮発性半導体メモリ装置及びその動作方法 |
| EP0728367B1 (en) * | 1994-09-13 | 2003-05-07 | Macronix International Co., Ltd. | A flash eprom transistor array and method for manufacturing the same |
| DE69533429T2 (de) * | 1995-06-07 | 2005-08-18 | Macronix International Co. Ltd., Hsinchu | Automatischer progammier-algorithmus für flash-speicher im seitenmodus mit variabler programmierimpulshöhe und -breite |
| US9331181B2 (en) * | 2013-03-11 | 2016-05-03 | Sandisk Technologies Inc. | Nanodot enhanced hybrid floating gate for non-volatile memory devices |
| DE102015213635A1 (de) * | 2015-07-20 | 2017-01-26 | Clariant International Ltd | Pflanzennährstoff-Suspensionen und deren Verwendung zum Düngen von Pflanzen |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
| US4377818A (en) * | 1978-11-02 | 1983-03-22 | Texas Instruments Incorporated | High density electrically programmable ROM |
| US4258466A (en) * | 1978-11-02 | 1981-03-31 | Texas Instruments Incorporated | High density electrically programmable ROM |
| US4360900A (en) * | 1978-11-27 | 1982-11-23 | Texas Instruments Incorporated | Non-volatile semiconductor memory elements |
| JPS6070766A (ja) * | 1983-09-26 | 1985-04-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| JPS61222175A (ja) * | 1985-03-01 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| US4597060A (en) * | 1985-05-01 | 1986-06-24 | Texas Instruments Incorporated | EPROM array and method for fabricating |
| JPS61294870A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 不揮発性半導体記憶装置 |
| US4855800A (en) * | 1986-03-27 | 1989-08-08 | Texas Instruments Incorporated | EPROM with increased floating gate/control gate coupling |
| JPS6329979A (ja) * | 1986-07-23 | 1988-02-08 | Toshiba Corp | 半導体記憶装置 |
| FR2604022B1 (fr) * | 1986-09-16 | 1992-09-11 | Eurotechnique Sa | Memoire non volatile a grille flottante sans oxyde epais |
-
1988
- 1988-08-11 FR FR8810963A patent/FR2635409B1/fr not_active Expired - Lifetime
-
1989
- 1989-07-31 DE DE68911418T patent/DE68911418T2/de not_active Expired - Fee Related
- 1989-07-31 EP EP89420287A patent/EP0354858B1/fr not_active Expired - Lifetime
- 1989-08-09 KR KR1019890011344A patent/KR900003892A/ko not_active Application Discontinuation
- 1989-08-11 US US07/392,325 patent/US5012446A/en not_active Expired - Fee Related
- 1989-08-11 JP JP1207052A patent/JP2864547B2/ja not_active Expired - Lifetime
Also Published As
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| JPH02177478A (ja) | 1990-07-10 |
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