JP3546036B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特に、大容量化や読み出し及び書き込み速度の高速化に適した不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、微細加工技術の進展に伴い、より大容量で、読み出し及び書き込み速度の大きい不揮発性半導体記憶装置が求められている。
【０００３】
このような不揮発性半導体記憶装置の一例が、特開平６−７７４３７号公報に開示されている。この不揮発性半導体記憶装置について、以下説明する。
【０００４】
まず、図７は、従来の不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【０００５】
同図に示すように、従来の不揮発性半導体記憶装置のメモリセルアレイは、行方向に設けられた複数のワード線１０２と、ワード線１０２と立体的に交差して列方向に設けられた複数のビット線１０３と、２本のビット線１０３の間に設けられ、ワード線１０２と立体的に交差するように設けられたソース線１０４と、ゲート電極１０７，ソース領域１０６，ドレイン領域１０５及びフローティングゲート１１７を有する複数のトランジスタであるメモリセル１０１とから構成されており、ゲート電極１０７はワード線１０２に、ドレイン領域１０５はビット線１０３に、ソース領域１０６はソース線１０４にそれぞれ接続されている。つまり、従来の不揮発性半導体記憶装置のメモリセルアレイは、多数のメモリセル１０１が２次元マトリックス状に配置された構造になっている。なお、ここで、メモリセル１０１は、配置されている複数のメモリセルを意味する。
【０００６】
次に、図８は、従来の不揮発性半導体記憶装置のメモリセルアレイの構造を示す平面図である。
【０００７】
図８に示すように、各メモリセル１０１のドレイン領域１０５は、ドレインコンタクト１０８を介してビット線配線１１０（図７のビット線１０３に相当）に接続され、ソース領域１０６は、ソースコンタクト１０９を介してソース線配線１１１（図７のソース線１０４に相当）に接続されている。
【０００８】
次に、各配線の位置関係を説明する。
【０００９】
図９は、図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのIX−IX線における断面図，図１０は、図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのX−X線における断面図，図１１は、図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのXI-XI線における断面図である。なお、図を見やすくするために、ビット線配線１１０及びソース線配線の間を埋める層間絶縁膜は省略して示す。
【００１０】
図９，図１０，図１１に示すように、メモリセル１は、基板と、基板上に設けられたｐ型ウェル１１２と、ｐ型ウェル１１２の上に設けられ多数の活性領域を囲む素子分離用絶縁膜１１３と、基板の活性領域上に設けられたトンネル絶縁膜１１６と、トンネル絶縁膜１１６上に設けられたフローティングゲート１１７と、フローティングゲートの上面から側面までを覆って絶縁するゲート電極間絶縁膜１１８と、ゲート電極間絶縁膜１１８上に設けられたゲート電極１０７とを有している。また、活性領域のうち、ｐ型ウェル１１２のうちゲート電極１０７の側方には高濃度の不純物を含むソース領域１０６及びドレイン領域１０５がそれぞれ設けられている。
【００１１】
また、従来の不揮発性半導体記憶装置のメモリセルアレイでは、メモリセル１０１の上に設けられた層間絶縁膜（図９〜１１では省略されている）の上に、少なくとも一層の配線層を有している。そして、ビット線配線１１０とソース線配線１１１とが互いに間隔をとって同一の配線層内に設けられ、ビット線配線１１０とソース線配線１１１とは交互に並んで設けられている。ここで、説明のためにビット線配線１１０の個別の配線をビット線配線Ｄ１、Ｄ２、Ｄ３、Ｄ４とし、ソース線配線１１１の個別の配線をソース線配線Ｓ１、Ｓ２、Ｓ３、Ｓ４とし、ゲート電極Ｇ１を共通のゲート電極とするメモリセルを図８に示す左側から順にメモリセル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄとすると、ビット線配線Ｄ１は層間絶縁膜を貫通して設けられたドレインコンタクト１０８ａを介してメモリセル１０１ａのドレイン領域に接続されている。これと同様に、ビット線配線Ｄ２、Ｄ３、Ｄ４はそれぞれドレインコンタクト１０８ｂ、１０８ｃ、１０８ｄを介してメモリセル１０１ｂ、１０１ｃ、１０１ｄの各ドレイン領域に接続されている。また、図１１に示すように、ソース線配線Ｓ１、Ｓ２、Ｓ３、Ｓ４はそれぞれソースコンタクト１０９ａ、１０９ｂ、１０９ｃ、１０９ｄを介してメモリセル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄの各ソース領域に接続されている。
【００１２】
この不揮発性半導体記憶装置によれば、トンネル現象を利用して比較的低い消費電力で情報の書込み、消去を行なうことができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、不揮発性半導体記憶装置においては、さらに微細化して集積度を高めることが求められているのに対し、上述のような従来のセルアレイ構造では、構造的にこれ以上微細化することが困難であった。つまり、従来の不揮発性半導体記憶装置のセルアレイでは、ワード線方向（行方向）の一つのメモリセル幅に、２本の同一配線層の配線を配置しているために、ワード線方向のメモリセル幅が配線２本を配置できる幅に制限されていた。また、同一配線層内に設けられた各配線間は、微細加工限界の制約から、ある程度の間隔が必要であるので、配線間隔を縮めることもできなかった。
【００１４】
本発明の目的は、従来と同等の機能を維持しつつ、従来よりもメモリセルアレイの面積を縮小した不揮発性半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板と、ゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に設けられた第１及び第２不純物拡散層と、情報を保持することが可能な情報記憶部とを有する複数の不揮発性メモリセルと、行方向に並ぶ複数の上記不揮発性メモリセルの上記ゲート電極同士を電気的に接続するワード線と、列方向に並ぶ複数の上記第１不純物拡散層同士を電気的に接続し、行方向に隣接する上記第１不純物拡散層毎に独立に設けられた複数の第１の配線と、列方向に並ぶ複数の上記第２不純物拡散層同士を電気的に接続し、行方向に隣接する上記第２不純物拡散層毎に独立に設けられた複数の第２の配線とを備えた不揮発性半導体記憶装置であって、複数の上記第１および第２の配線のうち少なくとも一方の配線は、互いに高さ位置が異なる多層配線構造を有しており、行方向に隣接する２つの上記不揮発性メモリセルのそれぞれが属する２本の上記第１配線および２本の第２の配線のうち、いずれか３本の配線は互いに高さ位置が等しくなるよう上記第１の配線層内に形成され、残り１本の配線が上記第１の配線層と異なる高さ位置の上記第２の配線層内に形成され、上記第１の配線層内に設けられた上記第１および第２の配線のうち、１つの上記不揮発性メモリセルあたりに配置された配線の和の平均本数が２本未満である。
【００１６】
これにより、従来のアレイ構造と同じ機能を保持しながら、配線層あたりの第１の配線の密度を減らすことができるので、第１の配線を分割しない場合に比べて配線を設けるのに必要な面積を縮小することができ、ひいてはメモリセルの面積を従来の不揮発性半導体記憶装置よりも縮小することができる。また、第１及び第２の配線が１つの配線層内に設けられる場合に比べ、メモリセルのゲート幅方向の寸法を小さくすることができる。例えば、第１の配線を２つの配線層内に分割して設けた場合には、１つのメモリセルのゲート幅方向寸法を１．５本の配線が配置できる幅、すなわち従来の３／４の大きさにまで縮小することができる。
【００１７】
なお、上記情報記憶部は上記ゲート電極と上記半導体基板の間に設けられ、上記ゲート電極および上記半導体基板と電気的に絶縁されたフローティングゲートであることにより、ゲート電極及び各配線に適宜電圧を印加する場合に、情報の書込み、消去、読み出しを行うことができる。
【００１８】
また、上記情報記憶部は上記ゲート電極と上記半導体基板の間に設けられたシリコン窒化膜を含む絶縁体であってもよい。
【００１９】
また、上記情報記憶部は、上記ゲート電極と上記半導体基板の間に設けられた強誘電体を含む絶縁体であってもよく、この場合でも本発明によるメモリセルの面積縮小の効果は変わらない。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２１】
図１は、本実施形態の不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【００２２】
同図に示すように、本実施形態の不揮発性半導体記憶装置のメモリセルアレイは、行方向に設けられた複数のワード線２と、ワード線２と立体的に交差して列方向に設けられたビット線３及びソース線４と、２次元マトリックス状に配置され、フローティングゲートを有する複数のメモリセルとを備えている。また、それぞれのメモリセル１のソース領域６（不純物拡散層）は、ソース線４に接続され、それぞれのメモリセル１のドレイン領域５（不純物拡散層）は、ビット線３に接続されている。なお、本実施形態の不揮発性半導体記憶装置においては、ゲート電極７自体がワード線２として機能している。
【００２３】
このように、本実施形態の不揮発性半導体記憶装置におけるアレイ構造は、従来の不揮発性半導体記憶装置と同様の電気回路図で表される。
【００２４】
次に、本実施形態の不揮発性半導体記憶装置に特徴的な配線構造を中心に説明する。
【００２５】
図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの配線構造を示す平面図である。
【００２６】
同図に示すように、本実施形態の不揮発性半導体記憶装置のメモリセルアレイは、互いに一定の間隔を空けて行方向（図２における横方向）に配置されたゲート電極Ｇ１，ゲート電極Ｇ２，ゲート電極Ｇ３及びゲート電極Ｇ４を含むゲート電極７と、列方向（図２における縦方向）に配置され、ゲート電極７と層間絶縁膜を挟んで立体的に交差するビット線Ｄ１，Ｄ２，Ｄ３及びＤ４を含むビット線３と、少なくとも一部分がビット線３と層間絶縁膜を挟んで平行に設けられ、ゲート電極７と立体的に交差して配置されたソース線Ｓ１，Ｓ２，Ｓ３及びＳ４を含むソース線４と、フローティングゲート１７を有し、２次元マトリックス状に配置されたメモリセル１とを備えている。ここで、ゲート電極７とは、個別のゲート電極Ｇ１，Ｇ２，Ｇ３及びＧ４をまとめて表したもので、メモリセル１は個別のメモリセルをまとめて表したものである。
【００２７】
また、ゲート電極Ｇ１を共通のゲート電極とするメモリセル１を図２での左側から順にメモリセル１ａ，１ｂ，１ｃ，１ｄとすると、ビット線Ｄ１，Ｄ２，Ｄ３及びＤ４はメモリセル１ａ，１ｂ，１ｃ及び１ｄの各ドレイン領域５にコンタクトを介してそれぞれ接続されており、ソース線Ｓ１，Ｓ２，Ｓ３及びＳ４は、メモリセル１ａ，１ｂ，１ｃ及び１ｄの各ソース領域６にコンタクトを介してそれぞれ接続されている。なお、ここでドレイン領域５は、各メモリセルのドレイン領域をまとめた表現であり、ソース領域６は、各メモリセルのソース領域をまとめた表現である。
【００２８】
なお、図２では見やすくするために太い点線で示したソース線Ｓ２を他の配線より細く表しているが、実際には他の配線と同じ幅である。
【００２９】
次に、図３は、図２に示す本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのIII−III線（ドレインコンタクト部）での断面図、図４は、図２に示す本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのIV−IV線（ゲート電極部）での断面図、図５は、図２に示す本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのV−V線（ソースコンタクト部）での断面図である。なお、実際には各配線及びコンタクトの間には層間絶縁膜が存在するが、図を見やすくするために省略している。
【００３０】
図３、図４、図５から分かるように、従来の不揮発性半導体記憶装置においては、ソース線及びビット線が１層の配線層内に設けられていたのに対し、本実施形態の不揮発性半導体記憶装置のメモリセルでは、互いに電気的に独立したソース配線が２層以上の配線層内に分けて設けられている。
【００３１】
ソース線が第１及び第２の配線層内に分かれて設けられている場合、例えば、並んで設けられたソース線のうち、ソース線Ｓ１が第２の配線層内に設けられていれば、ソース線Ｓ２が第１の配線層内に設けられる。同様に、ソース線Ｓ３が第２の配線層内、ソース線Ｓ４が第１の配線層内というように、隣り合うソース領域６に接続されるソース線は順に第１の配線層内と第２の配線層内とに分けて設けられる。この場合、第２層では、各々の配線が十分に絶縁性を保持できるだけの間隔をおいて設けられ、ビット線−ソース線−ビット線の並びが繰り返される。
【００３２】
また、図３に示すように、ビット線Ｄ１は、第１層ドレインコンタクト８ａ、孤立配線Ｄ１’及び第２層ドレインコンタクト８ｂを介してメモリセル１ａのドレイン領域５に接続されており、以下、ビット線Ｄ２，Ｄ３及びＤ４も同様に第１層ドレインコンタクト，孤立配線，及び第２層ドレインコンタクトを介してそれぞれメモリセル１ｂ，１ｃ及び１ｄに接続されている。
【００３３】
また、図５に示すように、ソース線Ｓ１は、第１層ソースコンタクト９ａ，孤立配線Ｓ１’，第２層ソースコンタクトを介してメモリセル１ａのソース領域６に接続されている。ソース線Ｓ２は第１層ソースコンタクト９ａのみを介してメモリセル１ｂのソース領域６に接続されている。なお、第１層ドレインコンタクト８ａ，第２層ドレインコンタクト８ｂ，第１層ソースコンタクト９ａ及び第２層ソースコンタクト９ｂは、それぞれ複数のコンタクトをまとめて表したものであり、個々のコンタクト同士は層間絶縁膜を挟んで互いに絶縁されている。なお、第１層及び第２層の各配線は、例えばＡｌなどの金属または金属の合金などからなっている。
【００３４】
図３からも明らかなように、本実施形態のメモリセルにおいては、ソース線を２つの高さの異なる配線層内に設けることにより、２つのメモリセルの行方向の寸法を３本の配線が配置できる幅にまで縮めることが可能になる。従来のメモリセルでは、２つのメモリセルの行方向寸法が４本の配線を配置できる幅であったので、本実施形態の不揮発性半導体記憶装置では、メモリセルアレイの面積を、単純計算で従来の３／４程度の大きさにまで縮小することができることになる。これにより、従来よりさらに集積度を高めた不揮発性半導体記憶装置を実現することができる。
【００３５】
なお、本実施形態の不揮発性半導体記憶装置においては、高さの異なる２つの配線層内に設けたソース線Ｓ１とソース線Ｓ２の少なくとも一部が平面的に見てオーバーラップしている。この構造により、ビット線３とソース線４とが各配線層内に効率的に配置されることになり、セルアレイの面積を効果的に縮小することができる。ただし、２本のソース線がオーバーラップしていなくても、平面的に見て、同一配線層内にソース線を形成する場合の最小セパレーション幅よりもソース線同士の間隔が狭くなれば、面積は縮小することができる。
【００３６】
なお、図２に示すとおり、III−III線及びIV−IV線の断面において、第１層の配線層内に設けられたソース線Ｓ２は、第２層の配線層内に設けられたソース線Ｓ１の直下方に位置するが、V−V線の断面においては平面的に見てビット線Ｄ２とビット線Ｄ３の間に位置している。つまり、ソース線Ｓ２は、ゲート電極Ｇ１とＧ２の間で「コ」の字状に折れ曲がってメモリセル１ｂのソース領域６の上方に至るように設けられている。また、平面的に見てオーバーラップしている他のソース線４同士もソース線Ｓ１とソース線Ｓ２と同様の構造をとっている。
【００３７】
この構造により、オーバーラップした２本のソース線４がそれぞれ隣接したメモリセルのソース領域に重複することなく接続することができ、且つメモリセルアレイの面積を大幅に縮小することができる。
【００３８】
次に、図４に示す通り、本実施形態の不揮発性半導体記憶装置に用いられるメモリセルは、ｐ型ウェル１２を有する基板と、基板のｐ型ウェル１２中に設けられた素子分離用絶縁膜１３と、ＳｉＯ2 からなるトンネル絶縁膜１６と、トンネル絶縁膜上に設けられ、電気的に絶縁されたフローティングゲート１７と、フローティングゲート１７の側面及び上面を囲んで設けられたゲート電極間絶縁膜１８と、基板上に設けられたゲート電極７と、ｐ型ウェルのうちゲート電極の両側方に設けられたｎ型不純物を高濃度に含むドレイン領域５及びソース領域６とを有している。このメモリセルの構成は従来例と同様であり、トンネル絶縁膜１６全面を電子が通過するＦＮトンネリングを利用してフローティングゲート１７に電荷を出し入れすることにより、情報の書込み及び消去が可能な不揮発性のメモリセルとして機能させることができる。
【００３９】
次に、各配線の形成方法について簡単に説明する。
【００４０】
図６（ａ）〜（ｃ）は、本実施形態の不揮発性半導体装置における配線の形成工程を示す断面図である。なお、ここでは図２に示すIII−III線における断面を示す。
【００４１】
まず、図６（ａ）までの工程では、公知の方法により半導体基板内に形成したｐ型ウェル１２上にフローティングゲートを有するＥＥＰＲＯＭ型のメモリセル１を形成する（メモリセル１のドレイン領域のみ図示している）。
【００４２】
次に、図６（ｂ）に示す工程で、ＳｉＯ2などからなる層間絶縁膜を基板上に堆積したあと、公知の方法により層間絶縁膜をエッチングして各メモリセル１のソース及びドレイン領域５に至るコンタクトホールをそれぞれ形成する。次いで、例えばポリシリコンを堆積してコンタクトホールを埋めた後、ＣＭＰを行なうことにより、第１層ドレインコンタクト８ａ及び第１層ソースコンタクト９ａを形成する（第１層ドレインコンタクトのみ図示する）。
【００４３】
次に、基板上にＡｌなどの金属を堆積してから公知のリソグラフィ技術、エッチング技術を用いて第１層の各配線、すなわちメモリセル１のソース領域６に接続されるソース線Ｓ２，Ｓ４（図示せず）及び各孤立配線を基板上に形成する。
【００４４】
なお、本工程で孤立配線を形成することにより、後で形成する第２層のソース線及び第２層のビット線がそれぞれメモリセル１のソース領域６及びドレイン領域５に接続することを可能にしている。
【００４５】
次に、図６（ｃ）に示す工程で、基板上に層間絶縁膜を堆積した後、公知の方法により層間絶縁膜を貫通して第１層の各孤立配線に至るビア・ホールを形成する。次いで、公知の方法により、ポリシリコン等からなる第２層ドレインコンタクト８ｂ及び第２層ソースコンタクト９ｂを形成する。その後、Ａｌなどの金属を基板上に堆積してからこの金属層をパターニングすることにより、第２層の各ビット線及びソース線を形成する。
【００４６】
このようにして、本実施形態の不揮発性半導体記憶装置は、既存の設備で容易に製造することができる。また、従来の装置に比べて工程数の増加もないので、製造コストを増加させることなくメモリセルアレイの面積を縮小することができる。
【００４７】
なお、本実施形態の不揮発性半導体装置では、ソース線Ｓ２は、ゲート電極Ｇ１とＧ２の間で「コ」の字状に折れ曲がって設けられたが、孤立配線Ｓ１’とソース線Ｓ２とが互いに絶縁性を保てるだけのマージンがあれば、この折れ曲がりの位置は特に限定されない。
【００４８】
なお、本実施形態の不揮発性半導体記憶装置において、ビット線は直線状に設けられているが、例えばソース領域６の上方ではソース線に対して逆方向に折り曲げた構造にするなど、ビット線、ソース線共に、最も面積が小さくなるように適宜配置を調整してもよい。
【００４９】
また、本実施形態の不揮発性半導体記憶装置では、配線を２つの配線層内に分けて設けたが、３層以上に分けて配線を設けることによりワード線方向のセル面積をさらに縮小し、メモリセルアレイの面積を縮小することも可能である。
【００５０】
また、ここでは２層に分けた配線の第１層にソース線を配置する実施形態について説明したが、第１層の配線をビット線としても同様の面積縮小の効果は変わらない。また、第２層のソース線と第１層のビット線を立体的にオーバーラップするように配置してもよいし、第２層のビット線の下方に第１層のソース線を配置してもよい。ビット線とソース線は対称構造であるため、配線の配置は自由に設定することができる。
【００５１】
なお、本実施形態の不揮発性半導体記憶装置のメモリセルでは、ゲート電極が行方向に直線状に設けられていたが、ゲート電極が折れ曲がった構造をとってももよいし、また、ゲート電極に接続されたワード線をさらに備えた構造をとってもよい。
【００５２】
また、本実施形態の不揮発性半導体記憶装置において、メモリセルとして、ポリシリコンからなるゲート電極とｐ型半導体基板との間に基板側から順にシリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）、シリコン酸化膜を有する構造を持つＭＮＯＳを用いることもできる。また、半導体基板とゲート電極との間に、基板側から順にゲート絶縁膜、強誘電体膜を有しているＭＦＩＳもメモリセルとして用いることができる。つまり、ソース及びドレイン領域と、ゲート電極と、ゲート電極と基板の間に情報を不揮発の状態で保持できる層とを備えたトランジスタであれば本実施形態の半導体記憶装置のメモリセルとして用いることができる。
【００５３】
また、本実施形態の半導体記憶装置において用いられるメモリセルは、１つのトランジスタから構成されている必要は必ずしもない。例えば、特開平１１−１７７０６８号公報に開示されたような、メモリセルが１つのメモリトランジスタと１つの選択トランジスタから構成される場合でも本発明を適用することにより、セルアレイの面積を縮小することができる。
【００５４】
なお、本実施形態で説明されているメモリセルへの情報の書込み及び消去は、ＦＮトンネル電流を用いているが、例えばＣＨＥ（Channel Hot Electron)によりフローティングゲートに電子を注入して書込みを行なうなど、他の方法を用いてもよい。
【００５５】
なお、本発明の不揮発性半導体記憶装置は従来と同等の機能を持ちながら面積が大幅に縮小されているので、例えば携帯電話のメモリやメモリーカードをはじめとする多様な機器に使用することができる。
【００５６】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、ソース線またはビット線を多層化することにより、従来のアレイ構造と同じ機能を保持しながらワード線方向のメモリセルあたりの寸法を縮小できるので、メモリセルアレイ面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの配線構造を示す平面図である。
【図３】図２に示す本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのIII−III線における断面図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す図２のIV−IV線線における断面図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す図２のV−V線における断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施形態の不揮発性半導体装置における配線の形成工程を示す断面図である。
【図７】従来の不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図８】従来の不揮発性半導体記憶装置のメモリセルアレイの構造を示す平面図である。
【図９】図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのIX−IX線における断面図である。
【図１０】図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのX−X線における断面図である。
【図１１】図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのXI−XI線における断面図である。
【符号の説明】
１ メモリセル
１ａ、１ｂ、１ｃ、１ｄ メモリセル
２ ワード線
３ ビット線
４ ソース線
５ ドレイン領域
６ ソース領域
７ ゲート電極
８ａ 第１層ドレインコンタクト
８ｂ 第２層ドレインコンタクト
９ａ 第１層ソースコンタクト
９ｂ 第２層ソースコンタクト
１２ ｐ型ウェル
１３ 素子分離用絶縁膜
１６ トンネル絶縁膜
１７ フローティングゲート
１８ ゲート電極間絶縁膜
Ｇ１、Ｇ２、Ｇ３ ゲート電極
Ｓ１、Ｓ２、Ｓ３、Ｓ４ ソース線
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ビット線
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特に、大容量化や読み出し及び書き込み速度の高速化に適した不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、微細加工技術の進展に伴い、より大容量で、読み出し及び書き込み速度の大きい不揮発性半導体記憶装置が求められている。
【０００３】
このような不揮発性半導体記憶装置の一例が、特開平６−７７４３７号公報に開示されている。この不揮発性半導体記憶装置について、以下説明する。
【０００４】
まず、図７は、従来の不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【０００５】
同図に示すように、従来の不揮発性半導体記憶装置のメモリセルアレイは、行方向に設けられた複数のワード線１０２と、ワード線１０２と立体的に交差して列方向に設けられた複数のビット線１０３と、２本のビット線１０３の間に設けられ、ワード線１０２と立体的に交差するように設けられたソース線１０４と、ゲート電極１０７，ソース領域１０６，ドレイン領域１０５及びフローティングゲート１１７を有する複数のトランジスタであるメモリセル１０１とから構成されており、ゲート電極１０７はワード線１０２に、ドレイン領域１０５はビット線１０３に、ソース領域１０６はソース線１０４にそれぞれ接続されている。つまり、従来の不揮発性半導体記憶装置のメモリセルアレイは、多数のメモリセル１０１が２次元マトリックス状に配置された構造になっている。なお、ここで、メモリセル１０１は、配置されている複数のメモリセルを意味する。
【０００６】
次に、図８は、従来の不揮発性半導体記憶装置のメモリセルアレイの構造を示す平面図である。
【０００７】
図８に示すように、各メモリセル１０１のドレイン領域１０５は、ドレインコンタクト１０８を介してビット線配線１１０（図７のビット線１０３に相当）に接続され、ソース領域１０６は、ソースコンタクト１０９を介してソース線配線１１１（図７のソース線１０４に相当）に接続されている。
【０００８】
次に、各配線の位置関係を説明する。
【０００９】
図９は、図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのIX−IX線における断面図，図１０は、図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのX−X線における断面図，図１１は、図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのXI-XI線における断面図である。なお、図を見やすくするために、ビット線配線１１０及びソース線配線の間を埋める層間絶縁膜は省略して示す。
【００１０】
図９，図１０，図１１に示すように、メモリセル１は、基板と、基板上に設けられたｐ型ウェル１１２と、ｐ型ウェル１１２の上に設けられ多数の活性領域を囲む素子分離用絶縁膜１１３と、基板の活性領域上に設けられたトンネル絶縁膜１１６と、トンネル絶縁膜１１６上に設けられたフローティングゲート１１７と、フローティングゲートの上面から側面までを覆って絶縁するゲート電極間絶縁膜１１８と、ゲート電極間絶縁膜１１８上に設けられたゲート電極１０７とを有している。また、活性領域のうち、ｐ型ウェル１１２のうちゲート電極１０７の側方には高濃度の不純物を含むソース領域１０６及びドレイン領域１０５がそれぞれ設けられている。
【００１１】
また、従来の不揮発性半導体記憶装置のメモリセルアレイでは、メモリセル１０１の上に設けられた層間絶縁膜（図９〜１１では省略されている）の上に、少なくとも一層の配線層を有している。そして、ビット線配線１１０とソース線配線１１１とが互いに間隔をとって同一の配線層内に設けられ、ビット線配線１１０とソース線配線１１１とは交互に並んで設けられている。ここで、説明のためにビット線配線１１０の個別の配線をビット線配線Ｄ１、Ｄ２、Ｄ３、Ｄ４とし、ソース線配線１１１の個別の配線をソース線配線Ｓ１、Ｓ２、Ｓ３、Ｓ４とし、ゲート電極Ｇ１を共通のゲート電極とするメモリセルを図８に示す左側から順にメモリセル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄとすると、ビット線配線Ｄ１は層間絶縁膜を貫通して設けられたドレインコンタクト１０８ａを介してメモリセル１０１ａのドレイン領域に接続されている。これと同様に、ビット線配線Ｄ２、Ｄ３、Ｄ４はそれぞれドレインコンタクト１０８ｂ、１０８ｃ、１０８ｄを介してメモリセル１０１ｂ、１０１ｃ、１０１ｄの各ドレイン領域に接続されている。また、図１１に示すように、ソース線配線Ｓ１、Ｓ２、Ｓ３、Ｓ４はそれぞれソースコンタクト１０９ａ、１０９ｂ、１０９ｃ、１０９ｄを介してメモリセル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄの各ソース領域に接続されている。
【００１２】
この不揮発性半導体記憶装置によれば、トンネル現象を利用して比較的低い消費電力で情報の書込み、消去を行なうことができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、不揮発性半導体記憶装置においては、さらに微細化して集積度を高めることが求められているのに対し、上述のような従来のセルアレイ構造では、構造的にこれ以上微細化することが困難であった。つまり、従来の不揮発性半導体記憶装置のセルアレイでは、ワード線方向（行方向）の一つのメモリセル幅に、２本の同一配線層の配線を配置しているために、ワード線方向のメモリセル幅が配線２本を配置できる幅に制限されていた。また、同一配線層内に設けられた各配線間は、微細加工限界の制約から、ある程度の間隔が必要であるので、配線間隔を縮めることもできなかった。
【００１４】
本発明の目的は、従来と同等の機能を維持しつつ、従来よりもメモリセルアレイの面積を縮小した不揮発性半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板と、ゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に設けられた第１及び第２不純物拡散層と、情報を保持することが可能な情報記憶部とを有する複数の不揮発性メモリセルと、行方向に並ぶ複数の上記不揮発性メモリセルの上記ゲート電極同士を電気的に接続するワード線と、列方向に並ぶ複数の上記第１不純物拡散層同士を電気的に接続し、行方向に隣接する上記第１不純物拡散層毎に独立に設けられた複数の第１の配線と、列方向に並ぶ複数の上記第２不純物拡散層同士を電気的に接続し、行方向に隣接する上記第２不純物拡散層毎に独立に設けられた複数の第２の配線とを備えた不揮発性半導体記憶装置であって、複数の上記第１および第２の配線のうち少なくとも一方の配線は、互いに高さ位置が異なる多層配線構造を有しており、行方向に隣接する２つの上記不揮発性メモリセルのそれぞれが属する２本の上記第１配線および２本の第２の配線のうち、いずれか３本の配線は互いに高さ位置が等しくなるよう上記第１の配線層内に形成され、残り１本の配線が上記第１の配線層と異なる高さ位置の上記第２の配線層内に形成され、上記第１の配線層内に設けられた上記第１および第２の配線のうち、１つの上記不揮発性メモリセルあたりに配置された配線の和の平均本数が２本未満である。
【００１６】
これにより、従来のアレイ構造と同じ機能を保持しながら、配線層あたりの第１の配線の密度を減らすことができるので、第１の配線を分割しない場合に比べて配線を設けるのに必要な面積を縮小することができ、ひいてはメモリセルの面積を従来の不揮発性半導体記憶装置よりも縮小することができる。また、第１及び第２の配線が１つの配線層内に設けられる場合に比べ、メモリセルのゲート幅方向の寸法を小さくすることができる。例えば、第１の配線を２つの配線層内に分割して設けた場合には、１つのメモリセルのゲート幅方向寸法を１．５本の配線が配置できる幅、すなわち従来の３／４の大きさにまで縮小することができる。
【００１７】
なお、上記情報記憶部は上記ゲート電極と上記半導体基板の間に設けられ、上記ゲート電極および上記半導体基板と電気的に絶縁されたフローティングゲートであることにより、ゲート電極及び各配線に適宜電圧を印加する場合に、情報の書込み、消去、読み出しを行うことができる。
【００１８】
また、上記情報記憶部は上記ゲート電極と上記半導体基板の間に設けられたシリコン窒化膜を含む絶縁体であってもよい。
【００１９】
また、上記情報記憶部は、上記ゲート電極と上記半導体基板の間に設けられた強誘電体を含む絶縁体であってもよく、この場合でも本発明によるメモリセルの面積縮小の効果は変わらない。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２１】
図１は、本実施形態の不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【００２２】
同図に示すように、本実施形態の不揮発性半導体記憶装置のメモリセルアレイは、行方向に設けられた複数のワード線２と、ワード線２と立体的に交差して列方向に設けられたビット線３及びソース線４と、２次元マトリックス状に配置され、フローティングゲートを有する複数のメモリセルとを備えている。また、それぞれのメモリセル１のソース領域６（不純物拡散層）は、ソース線４に接続され、それぞれのメモリセル１のドレイン領域５（不純物拡散層）は、ビット線３に接続されている。なお、本実施形態の不揮発性半導体記憶装置においては、ゲート電極７自体がワード線２として機能している。
【００２３】
このように、本実施形態の不揮発性半導体記憶装置におけるアレイ構造は、従来の不揮発性半導体記憶装置と同様の電気回路図で表される。
【００２４】
次に、本実施形態の不揮発性半導体記憶装置に特徴的な配線構造を中心に説明する。
【００２５】
図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの配線構造を示す平面図である。
【００２６】
同図に示すように、本実施形態の不揮発性半導体記憶装置のメモリセルアレイは、互いに一定の間隔を空けて行方向（図２における横方向）に配置されたゲート電極Ｇ１，ゲート電極Ｇ２，ゲート電極Ｇ３及びゲート電極Ｇ４を含むゲート電極７と、列方向（図２における縦方向）に配置され、ゲート電極７と層間絶縁膜を挟んで立体的に交差するビット線Ｄ１，Ｄ２，Ｄ３及びＤ４を含むビット線３と、少なくとも一部分がビット線３と層間絶縁膜を挟んで平行に設けられ、ゲート電極７と立体的に交差して配置されたソース線Ｓ１，Ｓ２，Ｓ３及びＳ４を含むソース線４と、フローティングゲート１７を有し、２次元マトリックス状に配置されたメモリセル１とを備えている。ここで、ゲート電極７とは、個別のゲート電極Ｇ１，Ｇ２，Ｇ３及びＧ４をまとめて表したもので、メモリセル１は個別のメモリセルをまとめて表したものである。
【００２７】
また、ゲート電極Ｇ１を共通のゲート電極とするメモリセル１を図２での左側から順にメモリセル１ａ，１ｂ，１ｃ，１ｄとすると、ビット線Ｄ１，Ｄ２，Ｄ３及びＤ４はメモリセル１ａ，１ｂ，１ｃ及び１ｄの各ドレイン領域５にコンタクトを介してそれぞれ接続されており、ソース線Ｓ１，Ｓ２，Ｓ３及びＳ４は、メモリセル１ａ，１ｂ，１ｃ及び１ｄの各ソース領域６にコンタクトを介してそれぞれ接続されている。なお、ここでドレイン領域５は、各メモリセルのドレイン領域をまとめた表現であり、ソース領域６は、各メモリセルのソース領域をまとめた表現である。
【００２８】
なお、図２では見やすくするために太い点線で示したソース線Ｓ２を他の配線より細く表しているが、実際には他の配線と同じ幅である。
【００２９】
次に、図３は、図２に示す本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのIII−III線（ドレインコンタクト部）での断面図、図４は、図２に示す本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのIV−IV線（ゲート電極部）での断面図、図５は、図２に示す本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのV−V線（ソースコンタクト部）での断面図である。なお、実際には各配線及びコンタクトの間には層間絶縁膜が存在するが、図を見やすくするために省略している。
【００３０】
図３、図４、図５から分かるように、従来の不揮発性半導体記憶装置においては、ソース線及びビット線が１層の配線層内に設けられていたのに対し、本実施形態の不揮発性半導体記憶装置のメモリセルでは、互いに電気的に独立したソース配線が２層以上の配線層内に分けて設けられている。
【００３１】
ソース線が第１及び第２の配線層内に分かれて設けられている場合、例えば、並んで設けられたソース線のうち、ソース線Ｓ１が第２の配線層内に設けられていれば、ソース線Ｓ２が第１の配線層内に設けられる。同様に、ソース線Ｓ３が第２の配線層内、ソース線Ｓ４が第１の配線層内というように、隣り合うソース領域６に接続されるソース線は順に第１の配線層内と第２の配線層内とに分けて設けられる。この場合、第２層では、各々の配線が十分に絶縁性を保持できるだけの間隔をおいて設けられ、ビット線−ソース線−ビット線の並びが繰り返される。
【００３２】
また、図３に示すように、ビット線Ｄ１は、第１層ドレインコンタクト８ａ、孤立配線Ｄ１’及び第２層ドレインコンタクト８ｂを介してメモリセル１ａのドレイン領域５に接続されており、以下、ビット線Ｄ２，Ｄ３及びＤ４も同様に第１層ドレインコンタクト，孤立配線，及び第２層ドレインコンタクトを介してそれぞれメモリセル１ｂ，１ｃ及び１ｄに接続されている。
【００３３】
また、図５に示すように、ソース線Ｓ１は、第１層ソースコンタクト９ａ，孤立配線Ｓ１’，第２層ソースコンタクトを介してメモリセル１ａのソース領域６に接続されている。ソース線Ｓ２は第１層ソースコンタクト９ａのみを介してメモリセル１ｂのソース領域６に接続されている。なお、第１層ドレインコンタクト８ａ，第２層ドレインコンタクト８ｂ，第１層ソースコンタクト９ａ及び第２層ソースコンタクト９ｂは、それぞれ複数のコンタクトをまとめて表したものであり、個々のコンタクト同士は層間絶縁膜を挟んで互いに絶縁されている。なお、第１層及び第２層の各配線は、例えばＡｌなどの金属または金属の合金などからなっている。
【００３４】
図３からも明らかなように、本実施形態のメモリセルにおいては、ソース線を２つの高さの異なる配線層内に設けることにより、２つのメモリセルの行方向の寸法を３本の配線が配置できる幅にまで縮めることが可能になる。従来のメモリセルでは、２つのメモリセルの行方向寸法が４本の配線を配置できる幅であったので、本実施形態の不揮発性半導体記憶装置では、メモリセルアレイの面積を、単純計算で従来の３／４程度の大きさにまで縮小することができることになる。これにより、従来よりさらに集積度を高めた不揮発性半導体記憶装置を実現することができる。
【００３５】
なお、本実施形態の不揮発性半導体記憶装置においては、高さの異なる２つの配線層内に設けたソース線Ｓ１とソース線Ｓ２の少なくとも一部が平面的に見てオーバーラップしている。この構造により、ビット線３とソース線４とが各配線層内に効率的に配置されることになり、セルアレイの面積を効果的に縮小することができる。ただし、２本のソース線がオーバーラップしていなくても、平面的に見て、同一配線層内にソース線を形成する場合の最小セパレーション幅よりもソース線同士の間隔が狭くなれば、面積は縮小することができる。
【００３６】
なお、図２に示すとおり、III−III線及びIV−IV線の断面において、第１層の配線層内に設けられたソース線Ｓ２は、第２層の配線層内に設けられたソース線Ｓ１の直下方に位置するが、V−V線の断面においては平面的に見てビット線Ｄ２とビット線Ｄ３の間に位置している。つまり、ソース線Ｓ２は、ゲート電極Ｇ１とＧ２の間で「コ」の字状に折れ曲がってメモリセル１ｂのソース領域６の上方に至るように設けられている。また、平面的に見てオーバーラップしている他のソース線４同士もソース線Ｓ１とソース線Ｓ２と同様の構造をとっている。
【００３７】
この構造により、オーバーラップした２本のソース線４がそれぞれ隣接したメモリセルのソース領域に重複することなく接続することができ、且つメモリセルアレイの面積を大幅に縮小することができる。
【００３８】
次に、図４に示す通り、本実施形態の不揮発性半導体記憶装置に用いられるメモリセルは、ｐ型ウェル１２を有する基板と、基板のｐ型ウェル１２中に設けられた素子分離用絶縁膜１３と、ＳｉＯ2 からなるトンネル絶縁膜１６と、トンネル絶縁膜上に設けられ、電気的に絶縁されたフローティングゲート１７と、フローティングゲート１７の側面及び上面を囲んで設けられたゲート電極間絶縁膜１８と、基板上に設けられたゲート電極７と、ｐ型ウェルのうちゲート電極の両側方に設けられたｎ型不純物を高濃度に含むドレイン領域５及びソース領域６とを有している。このメモリセルの構成は従来例と同様であり、トンネル絶縁膜１６全面を電子が通過するＦＮトンネリングを利用してフローティングゲート１７に電荷を出し入れすることにより、情報の書込み及び消去が可能な不揮発性のメモリセルとして機能させることができる。
【００３９】
次に、各配線の形成方法について簡単に説明する。
【００４０】
図６（ａ）〜（ｃ）は、本実施形態の不揮発性半導体装置における配線の形成工程を示す断面図である。なお、ここでは図２に示すIII−III線における断面を示す。
【００４１】
まず、図６（ａ）までの工程では、公知の方法により半導体基板内に形成したｐ型ウェル１２上にフローティングゲートを有するＥＥＰＲＯＭ型のメモリセル１を形成する（メモリセル１のドレイン領域のみ図示している）。
【００４２】
次に、図６（ｂ）に示す工程で、ＳｉＯ2などからなる層間絶縁膜を基板上に堆積したあと、公知の方法により層間絶縁膜をエッチングして各メモリセル１のソース及びドレイン領域５に至るコンタクトホールをそれぞれ形成する。次いで、例えばポリシリコンを堆積してコンタクトホールを埋めた後、ＣＭＰを行なうことにより、第１層ドレインコンタクト８ａ及び第１層ソースコンタクト９ａを形成する（第１層ドレインコンタクトのみ図示する）。
【００４３】
次に、基板上にＡｌなどの金属を堆積してから公知のリソグラフィ技術、エッチング技術を用いて第１層の各配線、すなわちメモリセル１のソース領域６に接続されるソース線Ｓ２，Ｓ４（図示せず）及び各孤立配線を基板上に形成する。
【００４４】
なお、本工程で孤立配線を形成することにより、後で形成する第２層のソース線及び第２層のビット線がそれぞれメモリセル１のソース領域６及びドレイン領域５に接続することを可能にしている。
【００４５】
次に、図６（ｃ）に示す工程で、基板上に層間絶縁膜を堆積した後、公知の方法により層間絶縁膜を貫通して第１層の各孤立配線に至るビア・ホールを形成する。次いで、公知の方法により、ポリシリコン等からなる第２層ドレインコンタクト８ｂ及び第２層ソースコンタクト９ｂを形成する。その後、Ａｌなどの金属を基板上に堆積してからこの金属層をパターニングすることにより、第２層の各ビット線及びソース線を形成する。
【００４６】
このようにして、本実施形態の不揮発性半導体記憶装置は、既存の設備で容易に製造することができる。また、従来の装置に比べて工程数の増加もないので、製造コストを増加させることなくメモリセルアレイの面積を縮小することができる。
【００４７】
なお、本実施形態の不揮発性半導体装置では、ソース線Ｓ２は、ゲート電極Ｇ１とＧ２の間で「コ」の字状に折れ曲がって設けられたが、孤立配線Ｓ１’とソース線Ｓ２とが互いに絶縁性を保てるだけのマージンがあれば、この折れ曲がりの位置は特に限定されない。
【００４８】
なお、本実施形態の不揮発性半導体記憶装置において、ビット線は直線状に設けられているが、例えばソース領域６の上方ではソース線に対して逆方向に折り曲げた構造にするなど、ビット線、ソース線共に、最も面積が小さくなるように適宜配置を調整してもよい。
【００４９】
また、本実施形態の不揮発性半導体記憶装置では、配線を２つの配線層内に分けて設けたが、３層以上に分けて配線を設けることによりワード線方向のセル面積をさらに縮小し、メモリセルアレイの面積を縮小することも可能である。
【００５０】
また、ここでは２層に分けた配線の第１層にソース線を配置する実施形態について説明したが、第１層の配線をビット線としても同様の面積縮小の効果は変わらない。また、第２層のソース線と第１層のビット線を立体的にオーバーラップするように配置してもよいし、第２層のビット線の下方に第１層のソース線を配置してもよい。ビット線とソース線は対称構造であるため、配線の配置は自由に設定することができる。
【００５１】
なお、本実施形態の不揮発性半導体記憶装置のメモリセルでは、ゲート電極が行方向に直線状に設けられていたが、ゲート電極が折れ曲がった構造をとってももよいし、また、ゲート電極に接続されたワード線をさらに備えた構造をとってもよい。
【００５２】
また、本実施形態の不揮発性半導体記憶装置において、メモリセルとして、ポリシリコンからなるゲート電極とｐ型半導体基板との間に基板側から順にシリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）、シリコン酸化膜を有する構造を持つＭＮＯＳを用いることもできる。また、半導体基板とゲート電極との間に、基板側から順にゲート絶縁膜、強誘電体膜を有しているＭＦＩＳもメモリセルとして用いることができる。つまり、ソース及びドレイン領域と、ゲート電極と、ゲート電極と基板の間に情報を不揮発の状態で保持できる層とを備えたトランジスタであれば本実施形態の半導体記憶装置のメモリセルとして用いることができる。
【００５３】
また、本実施形態の半導体記憶装置において用いられるメモリセルは、１つのトランジスタから構成されている必要は必ずしもない。例えば、特開平１１−１７７０６８号公報に開示されたような、メモリセルが１つのメモリトランジスタと１つの選択トランジスタから構成される場合でも本発明を適用することにより、セルアレイの面積を縮小することができる。
【００５４】
なお、本実施形態で説明されているメモリセルへの情報の書込み及び消去は、ＦＮトンネル電流を用いているが、例えばＣＨＥ（Channel Hot Electron)によりフローティングゲートに電子を注入して書込みを行なうなど、他の方法を用いてもよい。
【００５５】
なお、本発明の不揮発性半導体記憶装置は従来と同等の機能を持ちながら面積が大幅に縮小されているので、例えば携帯電話のメモリやメモリーカードをはじめとする多様な機器に使用することができる。
【００５６】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、ソース線またはビット線を多層化することにより、従来のアレイ構造と同じ機能を保持しながらワード線方向のメモリセルあたりの寸法を縮小できるので、メモリセルアレイ面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの配線構造を示す平面図である。
【図３】図２に示す本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのIII−III線における断面図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す図２のIV−IV線線における断面図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す図２のV−V線における断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施形態の不揮発性半導体装置における配線の形成工程を示す断面図である。
【図７】従来の不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図８】従来の不揮発性半導体記憶装置のメモリセルアレイの構造を示す平面図である。
【図９】図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのIX−IX線における断面図である。
【図１０】図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのX−X線における断面図である。
【図１１】図８に示す従来の不揮発性半導体記憶装置のメモリセルアレイのXI−XI線における断面図である。
【符号の説明】
１ メモリセル
１ａ、１ｂ、１ｃ、１ｄ メモリセル
２ ワード線
３ ビット線
４ ソース線
５ ドレイン領域
６ ソース領域
７ ゲート電極
８ａ 第１層ドレインコンタクト
８ｂ 第２層ドレインコンタクト
９ａ 第１層ソースコンタクト
９ｂ 第２層ソースコンタクト
１２ ｐ型ウェル
１３ 素子分離用絶縁膜
１６ トンネル絶縁膜
１７ フローティングゲート
１８ ゲート電極間絶縁膜
Ｇ１、Ｇ２、Ｇ３ ゲート電極
Ｓ１、Ｓ２、Ｓ３、Ｓ４ ソース線
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ビット線
Claims (4)
- 半導体基板と、ゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に設けられた第１及び第２不純物拡散層と、情報を保持することが可能な情報記憶部とを有する複数の不揮発性メモリセルと、
行方向に並ぶ複数の上記不揮発性メモリセルの上記ゲート電極同士を電気的に接続するワード線と、
列方向に並ぶ複数の上記第１不純物拡散層同士を電気的に接続し、行方向に隣接する上記第１不純物拡散層毎に独立に設けられた複数の第１の配線と、
列方向に並ぶ複数の上記第２不純物拡散層同士を電気的に接続し、行方向に隣接する上記第２不純物拡散層毎に独立に設けられた複数の第２の配線とを備えた不揮発性半導体記憶装置であって、
複数の上記第１および第２の配線のうち少なくとも一方の配線は、互いに高さ位置が異なる多層配線構造を有しており、
行方向に隣接する２つの上記不揮発性メモリセルのそれぞれが属する２本の上記第１配線および２本の第２の配線のうち、いずれか３本の配線は互いに高さ位置が等しくなるよう上記第１の配線層内に形成され、残り１本の配線は上記第１の配線層と異なる高さ位置の上記第２の配線層内に形成され、
上記第１の配線層内に設けられた上記第１および第２の配線のうち、１つの上記不揮発性メモリセルあたりに配置された配線の和の平均本数が２本未満であることを特徴とする不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
上記情報記憶部は上記ゲート電極と上記半導体基板の間に設けられ、上記ゲート電極および上記半導体基板と電気的に絶縁されたフローティングゲートであることを特徴とする不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
上記情報記憶部は上記ゲート電極と上記半導体基板の間に設けられたシリコン窒化膜を含む絶縁体であることを特徴とする不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
上記情報記憶部は上記ゲート電極と上記半導体基板の間に設けられた強誘電体を含む絶縁体であることを特徴とする不揮発性半導体記憶装置。
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