JP2003124358A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 従来と同等の機能を維持しつつ、メモリセル
アレイの面積をより縮小した不揮発性半導体記憶装置を
提供する。 【解決手段】 不揮発性半導体記憶装置のメモリセルア
レイは、行方向に配置された複数のゲート電極と、列方
向に配置されたビット線Ｄ１，Ｄ２，Ｄ３，Ｄ４とソー
ス線Ｓ１，Ｓ２，Ｓ３，Ｓ４と、フローティングゲート
を有するメモリセルとを備えている。ソース線は２層以
上の配線層内に分割して設けられ、第１層に配置される
ソース線Ｓ２は、第２層に配置されるソース線Ｓ１と平
面的に見てオーバーラップしている。このアレイ構造に
より、メモリセルアレイの行方向寸法が縮小され、面積
を大幅に縮小することができる。
アレイの面積をより縮小した不揮発性半導体記憶装置を
提供する。 【解決手段】 不揮発性半導体記憶装置のメモリセルア
レイは、行方向に配置された複数のゲート電極と、列方
向に配置されたビット線Ｄ１，Ｄ２，Ｄ３，Ｄ４とソー
ス線Ｓ１，Ｓ２，Ｓ３，Ｓ４と、フローティングゲート
を有するメモリセルとを備えている。ソース線は２層以
上の配線層内に分割して設けられ、第１層に配置される
ソース線Ｓ２は、第２層に配置されるソース線Ｓ１と平
面的に見てオーバーラップしている。このアレイ構造に
より、メモリセルアレイの行方向寸法が縮小され、面積
を大幅に縮小することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、特に、大容量化や読み出し及び書き込み
速度の高速化に適した不揮発性半導体記憶装置に関する
ものである。
憶装置に係り、特に、大容量化や読み出し及び書き込み
速度の高速化に適した不揮発性半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】近年、微細加工技術の進展に伴い、より
大容量で、読み出し及び書き込み速度の大きい不揮発性
半導体記憶装置が求められている。
大容量で、読み出し及び書き込み速度の大きい不揮発性
半導体記憶装置が求められている。
【０００３】このような不揮発性半導体記憶装置の一例
が、特開平６−７７４３７号公報に開示されている。こ
の不揮発性半導体記憶装置について、以下説明する。
が、特開平６−７７４３７号公報に開示されている。こ
の不揮発性半導体記憶装置について、以下説明する。
【０００４】まず、図７は、従来の不揮発性半導体記憶
装置のメモリセルアレイを示す回路図である。
装置のメモリセルアレイを示す回路図である。
【０００５】同図に示すように、従来の不揮発性半導体
記憶装置のメモリセルアレイは、行方向に設けられた複
数のワード線１０２と、ワード線１０２と立体的に交差
して列方向に設けられた複数のビット線１０３と、２本
のビット線１０３の間に設けられ、ワード線１０２と立
体的に交差するように設けられたソース線１０４と、ゲ
ート電極１０７，ソース領域１０６，ドレイン領域１０
５及びフローティングゲート１１７を有する複数のトラ
ンジスタであるメモリセル１０１とから構成されてお
り、ゲート電極１０７はワード線１０２に、ドレイン領
域１０５はビット線１０３に、ソース領域１０６はソー
ス線１０４にそれぞれ接続されている。つまり、従来の
不揮発性半導体記憶装置のメモリセルアレイは、多数の
メモリセル１０１が２次元マトリックス状に配置された
構造になっている。なお、ここで、メモリセル１０１
は、配置されている複数のメモリセルを意味する。
記憶装置のメモリセルアレイは、行方向に設けられた複
数のワード線１０２と、ワード線１０２と立体的に交差
して列方向に設けられた複数のビット線１０３と、２本
のビット線１０３の間に設けられ、ワード線１０２と立
体的に交差するように設けられたソース線１０４と、ゲ
ート電極１０７，ソース領域１０６，ドレイン領域１０
５及びフローティングゲート１１７を有する複数のトラ
ンジスタであるメモリセル１０１とから構成されてお
り、ゲート電極１０７はワード線１０２に、ドレイン領
域１０５はビット線１０３に、ソース領域１０６はソー
ス線１０４にそれぞれ接続されている。つまり、従来の
不揮発性半導体記憶装置のメモリセルアレイは、多数の
メモリセル１０１が２次元マトリックス状に配置された
構造になっている。なお、ここで、メモリセル１０１
は、配置されている複数のメモリセルを意味する。
【０００６】次に、図８は、従来の不揮発性半導体記憶
装置のメモリセルアレイの構造を示す平面図である。
装置のメモリセルアレイの構造を示す平面図である。
【０００７】図８に示すように、各メモリセル１０１の
ドレイン領域１０５は、ドレインコンタクト１０８を介
してビット線配線１１０（図７のビット線１０３に相
当）に接続され、ソース領域１０６は、ソースコンタク
ト１０９を介してソース線配線１１１（図７のソース線
１０４に相当）に接続されている。
ドレイン領域１０５は、ドレインコンタクト１０８を介
してビット線配線１１０（図７のビット線１０３に相
当）に接続され、ソース領域１０６は、ソースコンタク
ト１０９を介してソース線配線１１１（図７のソース線
１０４に相当）に接続されている。
【０００８】次に、各配線の位置関係を説明する。
【０００９】図９は、図８に示す従来の不揮発性半導体
記憶装置のメモリセルアレイのIX−IX線における断面
図，図１０は、図８に示す従来の不揮発性半導体記憶装
置のメモリセルアレイのX−X線における断面図，図１１
は、図８に示す従来の不揮発性半導体記憶装置のメモリ
セルアレイのXI-XI線における断面図である。なお、図
を見やすくするために、ビット線配線１１０及びソース
線配線の間を埋める層間絶縁膜は省略して示す。
記憶装置のメモリセルアレイのIX−IX線における断面
図，図１０は、図８に示す従来の不揮発性半導体記憶装
置のメモリセルアレイのX−X線における断面図，図１１
は、図８に示す従来の不揮発性半導体記憶装置のメモリ
セルアレイのXI-XI線における断面図である。なお、図
を見やすくするために、ビット線配線１１０及びソース
線配線の間を埋める層間絶縁膜は省略して示す。
【００１０】図９，図１０，図１１に示すように、メモ
リセル１は、基板と、基板上に設けられたｐ型ウェル１
１２と、ｐ型ウェル１１２の上に設けられ多数の活性領
域を囲む素子分離用絶縁膜１１３と、基板の活性領域上
に設けられたトンネル絶縁膜１１６と、トンネル絶縁膜
１１６上に設けられたフローティングゲート１１７と、
フローティングゲートの上面から側面までを覆って絶縁
するゲート電極間絶縁膜１１８と、ゲート電極間絶縁膜
１１８上に設けられたゲート電極１０７とを有してい
る。また、活性領域のうち、ｐ型ウェル１１２のうちゲ
ート電極１０７の側方には高濃度の不純物を含むソース
領域１０６及びドレイン領域１０５がそれぞれ設けられ
ている。
リセル１は、基板と、基板上に設けられたｐ型ウェル１
１２と、ｐ型ウェル１１２の上に設けられ多数の活性領
域を囲む素子分離用絶縁膜１１３と、基板の活性領域上
に設けられたトンネル絶縁膜１１６と、トンネル絶縁膜
１１６上に設けられたフローティングゲート１１７と、
フローティングゲートの上面から側面までを覆って絶縁
するゲート電極間絶縁膜１１８と、ゲート電極間絶縁膜
１１８上に設けられたゲート電極１０７とを有してい
る。また、活性領域のうち、ｐ型ウェル１１２のうちゲ
ート電極１０７の側方には高濃度の不純物を含むソース
領域１０６及びドレイン領域１０５がそれぞれ設けられ
ている。
【００１１】また、従来の不揮発性半導体記憶装置のメ
モリセルアレイでは、メモリセル１０１の上に設けられ
た層間絶縁膜（図９〜１１では省略されている）の上
に、少なくとも一層の配線層を有している。そして、ビ
ット線配線１１０とソース線配線１１１とが互いに間隔
をとって同一の配線層内に設けられ、ビット線配線１１
０とソース線配線１１１とは交互に並んで設けられてい
る。ここで、説明のためにビット線配線１１０の個別の
配線をビット線配線Ｄ１、Ｄ２、Ｄ３、Ｄ４とし、ソー
ス線配線１１１の個別の配線をソース線配線Ｓ１、Ｓ
２、Ｓ３、Ｓ４とし、ゲート電極Ｇ１を共通のゲート電
極とするメモリセルを図８に示す左側から順にメモリセ
ル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄとすると、
ビット線配線Ｄ１は層間絶縁膜を貫通して設けられたド
レインコンタクト１０８ａを介してメモリセル１０１ａ
のドレイン領域に接続されている。これと同様に、ビッ
ト線配線Ｄ２、Ｄ３、Ｄ４はそれぞれドレインコンタク
ト１０８ｂ、１０８ｃ、１０８ｄを介してメモリセル１
０１ｂ、１０１ｃ、１０１ｄの各ドレイン領域に接続さ
れている。また、図１１に示すように、ソース線配線Ｓ
１、Ｓ２、Ｓ３、Ｓ４はそれぞれソースコンタクト１０
９ａ、１０９ｂ、１０９ｃ、１０９ｄを介してメモリセ
ル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄの各ソース
領域に接続されている。
モリセルアレイでは、メモリセル１０１の上に設けられ
た層間絶縁膜（図９〜１１では省略されている）の上
に、少なくとも一層の配線層を有している。そして、ビ
ット線配線１１０とソース線配線１１１とが互いに間隔
をとって同一の配線層内に設けられ、ビット線配線１１
０とソース線配線１１１とは交互に並んで設けられてい
る。ここで、説明のためにビット線配線１１０の個別の
配線をビット線配線Ｄ１、Ｄ２、Ｄ３、Ｄ４とし、ソー
ス線配線１１１の個別の配線をソース線配線Ｓ１、Ｓ
２、Ｓ３、Ｓ４とし、ゲート電極Ｇ１を共通のゲート電
極とするメモリセルを図８に示す左側から順にメモリセ
ル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄとすると、
ビット線配線Ｄ１は層間絶縁膜を貫通して設けられたド
レインコンタクト１０８ａを介してメモリセル１０１ａ
のドレイン領域に接続されている。これと同様に、ビッ
ト線配線Ｄ２、Ｄ３、Ｄ４はそれぞれドレインコンタク
ト１０８ｂ、１０８ｃ、１０８ｄを介してメモリセル１
０１ｂ、１０１ｃ、１０１ｄの各ドレイン領域に接続さ
れている。また、図１１に示すように、ソース線配線Ｓ
１、Ｓ２、Ｓ３、Ｓ４はそれぞれソースコンタクト１０
９ａ、１０９ｂ、１０９ｃ、１０９ｄを介してメモリセ
ル１０１ａ、１０１ｂ、１０１ｃ、１０１ｄの各ソース
領域に接続されている。
【００１２】この不揮発性半導体記憶装置によれば、ト
ンネル現象を利用して比較的低い消費電力で情報の書込
み、消去を行なうことができる。
ンネル現象を利用して比較的低い消費電力で情報の書込
み、消去を行なうことができる。
【００１３】
【発明が解決しようとする課題】しかしながら、不揮発
性半導体記憶装置においては、さらに微細化して集積度
を高めることが求められているのに対し、上述のような
従来のセルアレイ構造では、構造的にこれ以上微細化す
ることが困難であった。つまり、従来の不揮発性半導体
記憶装置のセルアレイでは、ワード線方向（行方向）の
一つのメモリセル幅に、２本の同一配線層の配線を配置
しているために、ワード線方向のメモリセル幅が配線２
本を配置できる幅に制限されていた。また、同一配線層
内に設けられた各配線間は、微細加工限界の制約から、
ある程度の間隔が必要であるので、配線間隔を縮めるこ
ともできなかった。
性半導体記憶装置においては、さらに微細化して集積度
を高めることが求められているのに対し、上述のような
従来のセルアレイ構造では、構造的にこれ以上微細化す
ることが困難であった。つまり、従来の不揮発性半導体
記憶装置のセルアレイでは、ワード線方向（行方向）の
一つのメモリセル幅に、２本の同一配線層の配線を配置
しているために、ワード線方向のメモリセル幅が配線２
本を配置できる幅に制限されていた。また、同一配線層
内に設けられた各配線間は、微細加工限界の制約から、
ある程度の間隔が必要であるので、配線間隔を縮めるこ
ともできなかった。
【００１４】本発明の目的は、従来と同等の機能を維持
しつつ、従来よりもメモリセルアレイの面積を縮小した
不揮発性半導体記憶装置を提供することにある。
しつつ、従来よりもメモリセルアレイの面積を縮小した
不揮発性半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板と、ゲート電極と、上記半導体
基板のうち上記ゲート電極の両側方に設けられた第１及
び第２不純物拡散層と、情報を保持することが可能な情
報記憶部とを有する複数の不揮発性メモリセルと、上記
不揮発性メモリセルの上方に設けられ、互いに高さ位置
が異なる複数の配線層と、上記第１不純物拡散層に接続
され、列方向に配置された互いに電気的に独立した複数
の第１の配線とを備えた不揮発性半導体記憶装置であっ
て、上記第１の配線は上記複数の配線層内に分割して配
置された複数の部分配線を有し、上記部分配線どうしは
平面的にみて、該部分配線どうしが同一配線層内に配置
された場合の最小分離幅よりも狭い分離幅で、互いに配
置されている。
記憶装置は、半導体基板と、ゲート電極と、上記半導体
基板のうち上記ゲート電極の両側方に設けられた第１及
び第２不純物拡散層と、情報を保持することが可能な情
報記憶部とを有する複数の不揮発性メモリセルと、上記
不揮発性メモリセルの上方に設けられ、互いに高さ位置
が異なる複数の配線層と、上記第１不純物拡散層に接続
され、列方向に配置された互いに電気的に独立した複数
の第１の配線とを備えた不揮発性半導体記憶装置であっ
て、上記第１の配線は上記複数の配線層内に分割して配
置された複数の部分配線を有し、上記部分配線どうしは
平面的にみて、該部分配線どうしが同一配線層内に配置
された場合の最小分離幅よりも狭い分離幅で、互いに配
置されている。
【００１６】これにより、従来のアレイ構造と同じ機能
を保持しながら、配線層あたりの第１の配線の密度を減
らすことができるので、第１の配線を分割しない場合に
比べて配線を設けるのに必要な面積を縮小することがで
き、ひいてはメモリセルの面積を従来の不揮発性半導体
記憶装置よりも縮小することができる。
を保持しながら、配線層あたりの第１の配線の密度を減
らすことができるので、第１の配線を分割しない場合に
比べて配線を設けるのに必要な面積を縮小することがで
き、ひいてはメモリセルの面積を従来の不揮発性半導体
記憶装置よりも縮小することができる。
【００１７】また、上記部分配線どうしが平面的にみて
互いにオーバーラップしており、上記互いにオーバーラ
ップしている部分配線は、共通のゲート電極を有する互
いに隣接した上記不揮発性メモリセルの第１不純物拡散
層にそれぞれ接続されことにより、平面的に見て互いに
オーバーラップする部分配線を容易に形成することがで
きる。
互いにオーバーラップしており、上記互いにオーバーラ
ップしている部分配線は、共通のゲート電極を有する互
いに隣接した上記不揮発性メモリセルの第１不純物拡散
層にそれぞれ接続されことにより、平面的に見て互いに
オーバーラップする部分配線を容易に形成することがで
きる。
【００１８】上記不揮発性メモリセルの第２不純物拡散
層に接続された第２の配線をさらに備え、同一配線層内
に設けられた上記第１の配線と上記第２の配線の本数の
和が、１つのメモリセルのゲート幅方向寸法あたり平均
２本未満であることにより、第１及び第２の配線が１つ
の配線層内に設けられる場合に比べ、メモリセルのゲー
ト幅方向の寸法を小さくすることができる。例えば、第
１の配線を２つの配線層内に分割して設けた場合には、
１つのメモリセルのゲート幅方向寸法を１．５本の配線
が配置できる幅、すなわち従来の３／４の大きさにまで
縮小することができる。
層に接続された第２の配線をさらに備え、同一配線層内
に設けられた上記第１の配線と上記第２の配線の本数の
和が、１つのメモリセルのゲート幅方向寸法あたり平均
２本未満であることにより、第１及び第２の配線が１つ
の配線層内に設けられる場合に比べ、メモリセルのゲー
ト幅方向の寸法を小さくすることができる。例えば、第
１の配線を２つの配線層内に分割して設けた場合には、
１つのメモリセルのゲート幅方向寸法を１．５本の配線
が配置できる幅、すなわち従来の３／４の大きさにまで
縮小することができる。
【００１９】なお、上記情報記憶部は上記ゲート電極と
上記半導体基板との間に設けられ、電気的に絶縁された
フローティングゲートであることにより、ゲート電極及
び各配線に適宜電圧を印加することにより、情報の書込
み、消去、読み出しを行うことができる。
上記半導体基板との間に設けられ、電気的に絶縁された
フローティングゲートであることにより、ゲート電極及
び各配線に適宜電圧を印加することにより、情報の書込
み、消去、読み出しを行うことができる。
【００２０】また、上記フローティングゲートは、シリ
コン窒化膜で構成されていてもよい。
コン窒化膜で構成されていてもよい。
【００２１】また、不揮発性半導体記憶装置は、上記半
導体基板上に絶縁膜をさらに備え、上記情報記憶部は、
上記ゲート電極と上記絶縁膜との間に設けられた強誘電
体膜であってもよく、この場合でも本発明によるメモリ
セルの面積縮小の効果は変わらない。
導体基板上に絶縁膜をさらに備え、上記情報記憶部は、
上記ゲート電極と上記絶縁膜との間に設けられた強誘電
体膜であってもよく、この場合でも本発明によるメモリ
セルの面積縮小の効果は変わらない。
【００２２】
【発明の実施の形態】以下、図面を参照しながら、本発明
の実施形態を説明する。
の実施形態を説明する。
【００２３】図１は、本実施形態の不揮発性半導体記憶
装置のメモリセルアレイを示す回路図である。
装置のメモリセルアレイを示す回路図である。
【００２４】同図に示すように、本実施形態の不揮発性
半導体記憶装置のメモリセルアレイは、行方向に設けら
れた複数のワード線２と、ワード線２と立体的に交差し
て列方向に設けられたビット線３及びソース線４と、２
次元マトリックス状に配置され、フローティングゲート
を有する複数のメモリセルとを備えている。また、それ
ぞれのメモリセル１のソース領域６（不純物拡散層）
は、ソース線４に接続され、それぞれのメモリセル１の
ドレイン領域５（不純物拡散層）は、ビット線３に接続
されている。なお、本実施形態の不揮発性半導体記憶装
置においては、ゲート電極７自体がワード線２として機
能している。
半導体記憶装置のメモリセルアレイは、行方向に設けら
れた複数のワード線２と、ワード線２と立体的に交差し
て列方向に設けられたビット線３及びソース線４と、２
次元マトリックス状に配置され、フローティングゲート
を有する複数のメモリセルとを備えている。また、それ
ぞれのメモリセル１のソース領域６（不純物拡散層）
は、ソース線４に接続され、それぞれのメモリセル１の
ドレイン領域５（不純物拡散層）は、ビット線３に接続
されている。なお、本実施形態の不揮発性半導体記憶装
置においては、ゲート電極７自体がワード線２として機
能している。
【００２５】このように、本実施形態の不揮発性半導体
記憶装置におけるアレイ構造は、従来の不揮発性半導体
記憶装置と同様の電気回路図で表される。
記憶装置におけるアレイ構造は、従来の不揮発性半導体
記憶装置と同様の電気回路図で表される。
【００２６】次に、本実施形態の不揮発性半導体記憶装
置に特徴的な配線構造を中心に説明する。
置に特徴的な配線構造を中心に説明する。
【００２７】図２は、本実施形態に係る不揮発性半導体
記憶装置のメモリセルアレイの配線構造を示す平面図で
ある。
記憶装置のメモリセルアレイの配線構造を示す平面図で
ある。
【００２８】同図に示すように、本実施形態の不揮発性
半導体記憶装置のメモリセルアレイは、互いに一定の間
隔を空けて行方向（図２における横方向）に配置された
ゲート電極Ｇ１，ゲート電極Ｇ２，ゲート電極Ｇ３及び
ゲート電極Ｇ４を含むゲート電極７と、列方向（図２に
おける縦方向）に配置され、ゲート電極７と層間絶縁膜
を挟んで立体的に交差するビット線Ｄ１，Ｄ２，Ｄ３及
びＤ４を含むビット線３と、少なくとも一部分がビット
線３と層間絶縁膜を挟んで平行に設けられ、ゲート電極
７と立体的に交差して配置されたソース線Ｓ１，Ｓ２，
Ｓ３及びＳ４を含むソース線４と、フローティングゲー
ト１７を有し、２次元マトリックス状に配置されたメモ
リセル１とを備えている。ここで、ゲート電極７とは、
個別のゲート電極Ｇ１，Ｇ２，Ｇ３及びＧ４をまとめて
表したもので、メモリセル１は個別のメモリセルをまと
めて表したものである。
半導体記憶装置のメモリセルアレイは、互いに一定の間
隔を空けて行方向（図２における横方向）に配置された
ゲート電極Ｇ１，ゲート電極Ｇ２，ゲート電極Ｇ３及び
ゲート電極Ｇ４を含むゲート電極７と、列方向（図２に
おける縦方向）に配置され、ゲート電極７と層間絶縁膜
を挟んで立体的に交差するビット線Ｄ１，Ｄ２，Ｄ３及
びＤ４を含むビット線３と、少なくとも一部分がビット
線３と層間絶縁膜を挟んで平行に設けられ、ゲート電極
７と立体的に交差して配置されたソース線Ｓ１，Ｓ２，
Ｓ３及びＳ４を含むソース線４と、フローティングゲー
ト１７を有し、２次元マトリックス状に配置されたメモ
リセル１とを備えている。ここで、ゲート電極７とは、
個別のゲート電極Ｇ１，Ｇ２，Ｇ３及びＧ４をまとめて
表したもので、メモリセル１は個別のメモリセルをまと
めて表したものである。
【００２９】また、ゲート電極Ｇ１を共通のゲート電極
とするメモリセル１を図２での左側から順にメモリセル
１ａ，１ｂ，１ｃ，１ｄとすると、ビット線Ｄ１，Ｄ
２，Ｄ３及びＤ４はメモリセル１ａ，１ｂ，１ｃ及び１
ｄの各ドレイン領域５にコンタクトを介してそれぞれ接
続されており、ソース線Ｓ１，Ｓ２，Ｓ３及びＳ４は、
メモリセル１ａ，１ｂ，１ｃ及び１ｄの各ソース領域６
にコンタクトを介してそれぞれ接続されている。なお、
ここでドレイン領域５は、各メモリセルのドレイン領域
をまとめた表現であり、ソース領域６は、各メモリセル
のソース領域をまとめた表現である。
とするメモリセル１を図２での左側から順にメモリセル
１ａ，１ｂ，１ｃ，１ｄとすると、ビット線Ｄ１，Ｄ
２，Ｄ３及びＤ４はメモリセル１ａ，１ｂ，１ｃ及び１
ｄの各ドレイン領域５にコンタクトを介してそれぞれ接
続されており、ソース線Ｓ１，Ｓ２，Ｓ３及びＳ４は、
メモリセル１ａ，１ｂ，１ｃ及び１ｄの各ソース領域６
にコンタクトを介してそれぞれ接続されている。なお、
ここでドレイン領域５は、各メモリセルのドレイン領域
をまとめた表現であり、ソース領域６は、各メモリセル
のソース領域をまとめた表現である。
【００３０】なお、図２では見やすくするために太い点
線で示したソース線Ｓ２を他の配線より細く表している
が、実際には他の配線と同じ幅である。
線で示したソース線Ｓ２を他の配線より細く表している
が、実際には他の配線と同じ幅である。
【００３１】次に、図３は、図２に示す本実施形態に係
る不揮発性半導体記憶装置のメモリセルアレイのIII−I
II線（ドレインコンタクト部）での断面図、図４は、図
２に示す本実施形態に係る不揮発性半導体記憶装置のメ
モリセルアレイのIV−IV線（ゲート電極部）での断面
図、図５は、図２に示す本実施形態に係る不揮発性半導
体記憶装置のメモリセルアレイのV−V線（ソースコンタ
クト部）での断面図である。なお、実際には各配線及び
コンタクトの間には層間絶縁膜が存在するが、図を見や
すくするために省略している。
る不揮発性半導体記憶装置のメモリセルアレイのIII−I
II線（ドレインコンタクト部）での断面図、図４は、図
２に示す本実施形態に係る不揮発性半導体記憶装置のメ
モリセルアレイのIV−IV線（ゲート電極部）での断面
図、図５は、図２に示す本実施形態に係る不揮発性半導
体記憶装置のメモリセルアレイのV−V線（ソースコンタ
クト部）での断面図である。なお、実際には各配線及び
コンタクトの間には層間絶縁膜が存在するが、図を見や
すくするために省略している。
【００３２】図３、図４、図５から分かるように、従来
の不揮発性半導体記憶装置においては、ソース線及びビ
ット線が１層の配線層内に設けられていたのに対し、本
実施形態の不揮発性半導体記憶装置のメモリセルでは、
互いに電気的に独立したソース配線が２層以上の配線層
内に分けて設けられている。
の不揮発性半導体記憶装置においては、ソース線及びビ
ット線が１層の配線層内に設けられていたのに対し、本
実施形態の不揮発性半導体記憶装置のメモリセルでは、
互いに電気的に独立したソース配線が２層以上の配線層
内に分けて設けられている。
【００３３】ソース線が第１及び第２の配線層内に分か
れて設けられている場合、例えば、並んで設けられたソ
ース線のうち、ソース線Ｓ１が第２の配線層内に設けら
れていれば、ソース線Ｓ２が第１の配線層内に設けられ
る。同様に、ソース線Ｓ３が第２の配線層内、ソース線
Ｓ４が第１の配線層内というように、隣り合うソース領
域６に接続されるソース線は順に第１の配線層内と第２
の配線層内とに分けて設けられる。この場合、第２層で
は、各々の配線が十分に絶縁性を保持できるだけの間隔
をおいて設けられ、ビット線−ソース線−ビット線の並
びが繰り返される。
れて設けられている場合、例えば、並んで設けられたソ
ース線のうち、ソース線Ｓ１が第２の配線層内に設けら
れていれば、ソース線Ｓ２が第１の配線層内に設けられ
る。同様に、ソース線Ｓ３が第２の配線層内、ソース線
Ｓ４が第１の配線層内というように、隣り合うソース領
域６に接続されるソース線は順に第１の配線層内と第２
の配線層内とに分けて設けられる。この場合、第２層で
は、各々の配線が十分に絶縁性を保持できるだけの間隔
をおいて設けられ、ビット線−ソース線−ビット線の並
びが繰り返される。
【００３４】また、図３に示すように、ビット線Ｄ１
は、第１層ドレインコンタクト８ａ、孤立配線Ｄ１’及
び第２層ドレインコンタクト８ｂを介してメモリセル１
ａのドレイン領域５に接続されており、以下、ビット線
Ｄ２，Ｄ３及びＤ４も同様に第１層ドレインコンタク
ト，孤立配線，及び第２層ドレインコンタクトを介して
それぞれメモリセル１ｂ，１ｃ及び１ｄに接続されてい
る。
は、第１層ドレインコンタクト８ａ、孤立配線Ｄ１’及
び第２層ドレインコンタクト８ｂを介してメモリセル１
ａのドレイン領域５に接続されており、以下、ビット線
Ｄ２，Ｄ３及びＤ４も同様に第１層ドレインコンタク
ト，孤立配線，及び第２層ドレインコンタクトを介して
それぞれメモリセル１ｂ，１ｃ及び１ｄに接続されてい
る。
【００３５】また、図５に示すように、ソース線Ｓ１
は、第１層ソースコンタクト９ａ，孤立配線Ｓ１’，第
２層ソースコンタクトを介してメモリセル１ａのソース
領域６に接続されている。ソース線Ｓ２は第１層ソース
コンタクト９ａのみを介してメモリセル１ｂのソース領
域６に接続されている。なお、第１層ドレインコンタク
ト８ａ，第２層ドレインコンタクト８ｂ，第１層ソース
コンタクト９ａ及び第２層ソースコンタクト９ｂは、そ
れぞれ複数のコンタクトをまとめて表したものであり、
個々のコンタクト同士は層間絶縁膜を挟んで互いに絶縁
されている。なお、第１層及び第２層の各配線は、例え
ばＡｌなどの金属または金属の合金などからなってい
る。
は、第１層ソースコンタクト９ａ，孤立配線Ｓ１’，第
２層ソースコンタクトを介してメモリセル１ａのソース
領域６に接続されている。ソース線Ｓ２は第１層ソース
コンタクト９ａのみを介してメモリセル１ｂのソース領
域６に接続されている。なお、第１層ドレインコンタク
ト８ａ，第２層ドレインコンタクト８ｂ，第１層ソース
コンタクト９ａ及び第２層ソースコンタクト９ｂは、そ
れぞれ複数のコンタクトをまとめて表したものであり、
個々のコンタクト同士は層間絶縁膜を挟んで互いに絶縁
されている。なお、第１層及び第２層の各配線は、例え
ばＡｌなどの金属または金属の合金などからなってい
る。
【００３６】図３からも明らかなように、本実施形態の
メモリセルにおいては、ソース線を２つの高さの異なる
配線層内に設けることにより、２つのメモリセルの行方
向の寸法を３本の配線が配置できる幅にまで縮めること
が可能になる。従来のメモリセルでは、２つのメモリセ
ルの行方向寸法が４本の配線を配置できる幅であったの
で、本実施形態の不揮発性半導体記憶装置では、メモリ
セルアレイの面積を、単純計算で従来の３／４程度の大
きさにまで縮小することができることになる。これによ
り、従来よりさらに集積度を高めた不揮発性半導体記憶
装置を実現することができる。
メモリセルにおいては、ソース線を２つの高さの異なる
配線層内に設けることにより、２つのメモリセルの行方
向の寸法を３本の配線が配置できる幅にまで縮めること
が可能になる。従来のメモリセルでは、２つのメモリセ
ルの行方向寸法が４本の配線を配置できる幅であったの
で、本実施形態の不揮発性半導体記憶装置では、メモリ
セルアレイの面積を、単純計算で従来の３／４程度の大
きさにまで縮小することができることになる。これによ
り、従来よりさらに集積度を高めた不揮発性半導体記憶
装置を実現することができる。
【００３７】なお、本実施形態の不揮発性半導体記憶装
置においては、高さの異なる２つの配線層内に設けたソ
ース線Ｓ１とソース線Ｓ２の少なくとも一部が平面的に
見てオーバーラップしている。この構造により、ビット
線３とソース線４とが各配線層内に効率的に配置される
ことになり、セルアレイの面積を効果的に縮小すること
ができる。ただし、２本のソース線がオーバーラップし
ていなくても、平面的に見て、同一配線層内にソース線
を形成する場合の最小セパレーション幅よりもソース線
同士の間隔が狭くなれば、面積は縮小することができ
る。
置においては、高さの異なる２つの配線層内に設けたソ
ース線Ｓ１とソース線Ｓ２の少なくとも一部が平面的に
見てオーバーラップしている。この構造により、ビット
線３とソース線４とが各配線層内に効率的に配置される
ことになり、セルアレイの面積を効果的に縮小すること
ができる。ただし、２本のソース線がオーバーラップし
ていなくても、平面的に見て、同一配線層内にソース線
を形成する場合の最小セパレーション幅よりもソース線
同士の間隔が狭くなれば、面積は縮小することができ
る。
【００３８】なお、図２に示すとおり、III−III線及び
IV−IV線の断面において、第１層の配線層内に設けられ
たソース線Ｓ２は、第２層の配線層内に設けられたソー
ス線Ｓ１の直下方に位置するが、V−V線の断面において
は平面的に見てビット線Ｄ２とビット線Ｄ３の間に位置
している。つまり、ソース線Ｓ２は、ゲート電極Ｇ１と
Ｇ２の間で「コ」の字状に折れ曲がってメモリセル１ｂ
のソース領域６の上方に至るように設けられている。ま
た、平面的に見てオーバーラップしている他のソース線
４同士もソース線Ｓ１とソース線Ｓ２と同様の構造をと
っている。
IV−IV線の断面において、第１層の配線層内に設けられ
たソース線Ｓ２は、第２層の配線層内に設けられたソー
ス線Ｓ１の直下方に位置するが、V−V線の断面において
は平面的に見てビット線Ｄ２とビット線Ｄ３の間に位置
している。つまり、ソース線Ｓ２は、ゲート電極Ｇ１と
Ｇ２の間で「コ」の字状に折れ曲がってメモリセル１ｂ
のソース領域６の上方に至るように設けられている。ま
た、平面的に見てオーバーラップしている他のソース線
４同士もソース線Ｓ１とソース線Ｓ２と同様の構造をと
っている。
【００３９】この構造により、オーバーラップした２本
のソース線４がそれぞれ隣接したメモリセルのソース領
域に重複することなく接続することができ、且つメモリ
セルアレイの面積を大幅に縮小することができる。
のソース線４がそれぞれ隣接したメモリセルのソース領
域に重複することなく接続することができ、且つメモリ
セルアレイの面積を大幅に縮小することができる。
【００４０】次に、図４に示す通り、本実施形態の不揮
発性半導体記憶装置に用いられるメモリセルは、ｐ型ウ
ェル１２を有する基板と、基板のｐ型ウェル１２中に設
けられた素子分離用絶縁膜１３と、ＳｉＯ2 からなるト
ンネル絶縁膜１６と、トンネル絶縁膜上に設けられ、電
気的に絶縁されたフローティングゲート１７と、フロー
ティングゲート１７の側面及び上面を囲んで設けられた
ゲート電極間絶縁膜１８と、基板上に設けられたゲート
電極７と、ｐ型ウェルのうちゲート電極の両側方に設け
られたｎ型不純物を高濃度に含むドレイン領域５及びソ
ース領域６とを有している。このメモリセルの構成は従
来例と同様であり、トンネル絶縁膜１６全面を電子が通
過するＦＮトンネリングを利用してフローティングゲー
ト１７に電荷を出し入れすることにより、情報の書込み
及び消去が可能な不揮発性のメモリセルとして機能させ
ることができる。
発性半導体記憶装置に用いられるメモリセルは、ｐ型ウ
ェル１２を有する基板と、基板のｐ型ウェル１２中に設
けられた素子分離用絶縁膜１３と、ＳｉＯ2 からなるト
ンネル絶縁膜１６と、トンネル絶縁膜上に設けられ、電
気的に絶縁されたフローティングゲート１７と、フロー
ティングゲート１７の側面及び上面を囲んで設けられた
ゲート電極間絶縁膜１８と、基板上に設けられたゲート
電極７と、ｐ型ウェルのうちゲート電極の両側方に設け
られたｎ型不純物を高濃度に含むドレイン領域５及びソ
ース領域６とを有している。このメモリセルの構成は従
来例と同様であり、トンネル絶縁膜１６全面を電子が通
過するＦＮトンネリングを利用してフローティングゲー
ト１７に電荷を出し入れすることにより、情報の書込み
及び消去が可能な不揮発性のメモリセルとして機能させ
ることができる。
【００４１】次に、各配線の形成方法について簡単に説
明する。
明する。
【００４２】図６（ａ）〜（ｃ）は、本実施形態の不揮
発性半導体装置における配線の形成工程を示す断面図で
ある。なお、ここでは図２に示すIII−III線における断
面を示す。
発性半導体装置における配線の形成工程を示す断面図で
ある。なお、ここでは図２に示すIII−III線における断
面を示す。
【００４３】まず、図６（ａ）までの工程では、公知の
方法により半導体基板内に形成したｐ型ウェル１２上に
フローティングゲートを有するＥＥＰＲＯＭ型のメモリ
セル１を形成する（メモリセル１のドレイン領域のみ図
示している）。
方法により半導体基板内に形成したｐ型ウェル１２上に
フローティングゲートを有するＥＥＰＲＯＭ型のメモリ
セル１を形成する（メモリセル１のドレイン領域のみ図
示している）。
【００４４】次に、図６（ｂ）に示す工程で、ＳｉＯ2
などからなる層間絶縁膜を基板上に堆積したあと、公知
の方法により層間絶縁膜をエッチングして各メモリセル
１のソース及びドレイン領域５に至るコンタクトホール
をそれぞれ形成する。次いで、例えばポリシリコンを堆
積してコンタクトホールを埋めた後、ＣＭＰを行なうこ
とにより、第１層ドレインコンタクト８ａ及び第１層ソ
ースコンタクト９ａを形成する（第１層ドレインコンタ
クトのみ図示する）。
などからなる層間絶縁膜を基板上に堆積したあと、公知
の方法により層間絶縁膜をエッチングして各メモリセル
１のソース及びドレイン領域５に至るコンタクトホール
をそれぞれ形成する。次いで、例えばポリシリコンを堆
積してコンタクトホールを埋めた後、ＣＭＰを行なうこ
とにより、第１層ドレインコンタクト８ａ及び第１層ソ
ースコンタクト９ａを形成する（第１層ドレインコンタ
クトのみ図示する）。
【００４５】次に、基板上にＡｌなどの金属を堆積して
から公知のリソグラフィ技術、エッチング技術を用いて
第１層の各配線、すなわちメモリセル１のソース領域６
に接続されるソース線Ｓ２，Ｓ４（図示せず）及び各孤
立配線を基板上に形成する。
から公知のリソグラフィ技術、エッチング技術を用いて
第１層の各配線、すなわちメモリセル１のソース領域６
に接続されるソース線Ｓ２，Ｓ４（図示せず）及び各孤
立配線を基板上に形成する。
【００４６】なお、本工程で孤立配線を形成することに
より、後で形成する第２層のソース線及び第２層のビッ
ト線がそれぞれメモリセル１のソース領域６及びドレイ
ン領域５に接続することを可能にしている。
より、後で形成する第２層のソース線及び第２層のビッ
ト線がそれぞれメモリセル１のソース領域６及びドレイ
ン領域５に接続することを可能にしている。
【００４７】次に、図６（ｃ）に示す工程で、基板上に
層間絶縁膜を堆積した後、公知の方法により層間絶縁膜
を貫通して第１層の各孤立配線に至るビア・ホールを形
成する。次いで、公知の方法により、ポリシリコン等か
らなる第２層ドレインコンタクト８ｂ及び第２層ソース
コンタクト９ｂを形成する。その後、Ａｌなどの金属を
基板上に堆積してからこの金属層をパターニングするこ
とにより、第２層の各ビット線及びソース線を形成す
る。
層間絶縁膜を堆積した後、公知の方法により層間絶縁膜
を貫通して第１層の各孤立配線に至るビア・ホールを形
成する。次いで、公知の方法により、ポリシリコン等か
らなる第２層ドレインコンタクト８ｂ及び第２層ソース
コンタクト９ｂを形成する。その後、Ａｌなどの金属を
基板上に堆積してからこの金属層をパターニングするこ
とにより、第２層の各ビット線及びソース線を形成す
る。
【００４８】このようにして、本実施形態の不揮発性半
導体記憶装置は、既存の設備で容易に製造することがで
きる。また、従来の装置に比べて工程数の増加もないの
で、製造コストを増加させることなくメモリセルアレイ
の面積を縮小することができる。
導体記憶装置は、既存の設備で容易に製造することがで
きる。また、従来の装置に比べて工程数の増加もないの
で、製造コストを増加させることなくメモリセルアレイ
の面積を縮小することができる。
【００４９】なお、本実施形態の不揮発性半導体装置で
は、ソース線Ｓ２は、ゲート電極Ｇ１とＧ２の間で
「コ」の字状に折れ曲がって設けられたが、孤立配線Ｓ
１’とソース線Ｓ２とが互いに絶縁性を保てるだけのマ
ージンがあれば、この折れ曲がりの位置は特に限定され
ない。
は、ソース線Ｓ２は、ゲート電極Ｇ１とＧ２の間で
「コ」の字状に折れ曲がって設けられたが、孤立配線Ｓ
１’とソース線Ｓ２とが互いに絶縁性を保てるだけのマ
ージンがあれば、この折れ曲がりの位置は特に限定され
ない。
【００５０】なお、本実施形態の不揮発性半導体記憶装
置において、ビット線は直線状に設けられているが、例
えばソース領域６の上方ではソース線に対して逆方向に
折り曲げた構造にするなど、ビット線、ソース線共に、
最も面積が小さくなるように適宜配置を調整してもよ
い。
置において、ビット線は直線状に設けられているが、例
えばソース領域６の上方ではソース線に対して逆方向に
折り曲げた構造にするなど、ビット線、ソース線共に、
最も面積が小さくなるように適宜配置を調整してもよ
い。
【００５１】また、本実施形態の不揮発性半導体記憶装
置では、配線を２つの配線層内に分けて設けたが、３層
以上に分けて配線を設けることによりワード線方向のセ
ル面積をさらに縮小し、メモリセルアレイの面積を縮小
することも可能である。
置では、配線を２つの配線層内に分けて設けたが、３層
以上に分けて配線を設けることによりワード線方向のセ
ル面積をさらに縮小し、メモリセルアレイの面積を縮小
することも可能である。
【００５２】また、ここでは２層に分けた配線の第１層
にソース線を配置する実施形態について説明したが、第
１層の配線をビット線としても同様の面積縮小の効果は
変わらない。また、第２層のソース線と第１層のビット
線を立体的にオーバーラップするように配置してもよい
し、第２層のビット線の下方に第１層のソース線を配置
してもよい。ビット線とソース線は対称構造であるた
め、配線の配置は自由に設定することができる。
にソース線を配置する実施形態について説明したが、第
１層の配線をビット線としても同様の面積縮小の効果は
変わらない。また、第２層のソース線と第１層のビット
線を立体的にオーバーラップするように配置してもよい
し、第２層のビット線の下方に第１層のソース線を配置
してもよい。ビット線とソース線は対称構造であるた
め、配線の配置は自由に設定することができる。
【００５３】なお、本実施形態の不揮発性半導体記憶装
置のメモリセルでは、ゲート電極が行方向に直線状に設
けられていたが、ゲート電極が折れ曲がった構造をとっ
てももよいし、また、ゲート電極に接続されたワード線
をさらに備えた構造をとってもよい。
置のメモリセルでは、ゲート電極が行方向に直線状に設
けられていたが、ゲート電極が折れ曲がった構造をとっ
てももよいし、また、ゲート電極に接続されたワード線
をさらに備えた構造をとってもよい。
【００５４】また、本実施形態の不揮発性半導体記憶装
置において、メモリセルとして、ポリシリコンからなる
ゲート電極とｐ型半導体基板との間に基板側から順にシ
リコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ
3Ｎ4）、シリコン酸化膜を有する構造を持つＭＮＯＳを
用いることもできる。また、半導体基板とゲート電極と
の間に、基板側から順にゲート絶縁膜、強誘電体膜を有
しているＭＦＩＳもメモリセルとして用いることができ
る。つまり、ソース及びドレイン領域と、ゲート電極
と、ゲート電極と基板の間に情報を不揮発の状態で保持
できる層とを備えたトランジスタであれば本実施形態の
半導体記憶装置のメモリセルとして用いることができ
る。
置において、メモリセルとして、ポリシリコンからなる
ゲート電極とｐ型半導体基板との間に基板側から順にシ
リコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ
3Ｎ4）、シリコン酸化膜を有する構造を持つＭＮＯＳを
用いることもできる。また、半導体基板とゲート電極と
の間に、基板側から順にゲート絶縁膜、強誘電体膜を有
しているＭＦＩＳもメモリセルとして用いることができ
る。つまり、ソース及びドレイン領域と、ゲート電極
と、ゲート電極と基板の間に情報を不揮発の状態で保持
できる層とを備えたトランジスタであれば本実施形態の
半導体記憶装置のメモリセルとして用いることができ
る。
【００５５】また、本実施形態の半導体記憶装置におい
て用いられるメモリセルは、１つのトランジスタから構
成されている必要は必ずしもない。例えば、特開平１１
−１７７０６８号公報に開示されたような、メモリセル
が１つのメモリトランジスタと１つの選択トランジスタ
から構成される場合でも本発明を適用することにより、
セルアレイの面積を縮小することができる。
て用いられるメモリセルは、１つのトランジスタから構
成されている必要は必ずしもない。例えば、特開平１１
−１７７０６８号公報に開示されたような、メモリセル
が１つのメモリトランジスタと１つの選択トランジスタ
から構成される場合でも本発明を適用することにより、
セルアレイの面積を縮小することができる。
【００５６】なお、本実施形態で説明されているメモリ
セルへの情報の書込み及び消去は、ＦＮトンネル電流を
用いているが、例えばＣＨＥ（Channel Hot Electron)
によりフローティングゲートに電子を注入して書込みを
行なうなど、他の方法を用いてもよい。
セルへの情報の書込み及び消去は、ＦＮトンネル電流を
用いているが、例えばＣＨＥ（Channel Hot Electron)
によりフローティングゲートに電子を注入して書込みを
行なうなど、他の方法を用いてもよい。
【００５７】なお、本発明の不揮発性半導体記憶装置は
従来と同等の機能を持ちながら面積が大幅に縮小されて
いるので、例えば携帯電話のメモリやメモリーカードを
はじめとする多様な機器に使用することができる。
従来と同等の機能を持ちながら面積が大幅に縮小されて
いるので、例えば携帯電話のメモリやメモリーカードを
はじめとする多様な機器に使用することができる。
【００５８】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、ソース線またはビット線を多層化することにより、
従来のアレイ構造と同じ機能を保持しながらワード線方
向のメモリセルあたりの寸法を縮小できるので、メモリ
セルアレイ面積を縮小することができる。
ば、ソース線またはビット線を多層化することにより、
従来のアレイ構造と同じ機能を保持しながらワード線方
向のメモリセルあたりの寸法を縮小できるので、メモリ
セルアレイ面積を縮小することができる。
【図１】本発明の実施形態に係る不揮発性半導体記憶装
置のメモリセルアレイを示す回路図である。
置のメモリセルアレイを示す回路図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装
置のメモリセルアレイの配線構造を示す平面図である。
置のメモリセルアレイの配線構造を示す平面図である。
【図３】図２に示す本発明の実施形態に係る不揮発性半
導体記憶装置のメモリセルアレイのIII−III線における
断面図である。
導体記憶装置のメモリセルアレイのIII−III線における
断面図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装
置のメモリセルアレイの構成を示す図２のIV−IV線線に
おける断面図である。
置のメモリセルアレイの構成を示す図２のIV−IV線線に
おける断面図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装
置のメモリセルアレイの構成を示す図２のV−V線におけ
る断面図である。
置のメモリセルアレイの構成を示す図２のV−V線におけ
る断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施形態の不揮発
性半導体装置における配線の形成工程を示す断面図であ
る。
性半導体装置における配線の形成工程を示す断面図であ
る。
【図７】従来の不揮発性半導体記憶装置のメモリセルア
レイを示す回路図である。
レイを示す回路図である。
【図８】従来の不揮発性半導体記憶装置のメモリセルア
レイの構造を示す平面図である。
レイの構造を示す平面図である。
【図９】図８に示す従来の不揮発性半導体記憶装置のメ
モリセルアレイのIX−IX線における断面図である。
モリセルアレイのIX−IX線における断面図である。
【図１０】図８に示す従来の不揮発性半導体記憶装置の
メモリセルアレイのX−X線における断面図である。
メモリセルアレイのX−X線における断面図である。
【図１１】図８に示す従来の不揮発性半導体記憶装置の
メモリセルアレイのXI−XI線における断面図である。
メモリセルアレイのXI−XI線における断面図である。
１ メモリセル
１ａ、１ｂ、１ｃ、１ｄ メモリセル
２ ワード線
３ ビット線
４ ソース線
５ ドレイン領域
６ ソース領域
７ ゲート電極
８ａ 第１層ドレインコンタクト
８ｂ 第２層ドレインコンタクト
９ａ 第１層ソースコンタクト
９ｂ 第２層ソースコンタクト
１２ ｐ型ウェル
１３ 素子分離用絶縁膜
１６ トンネル絶縁膜
１７ フローティングゲート
１８ ゲート電極間絶縁膜
Ｇ１、Ｇ２、Ｇ３ ゲート電極
Ｓ１、Ｓ２、Ｓ３、Ｓ４ ソース線
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ビット線
─────────────────────────────────────────────────────
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Ｆターム(参考） 5F083 EP02 EP18 EP23 EP32 EP42
EP77 ER03 ER14 ER21 FR06
GA09 JA32 JA36 KA05 KA11
LA12 LA20 MA06 MA19 NA01
5F101 BA01 BA46 BB02 BC02 BC11
BD02 BD33 BD35 BE07 BH23
Claims (6)
- 【請求項１】 半導体基板と、ゲート電極と、上記半導
体基板のうち上記ゲート電極の両側方に設けられた第１
及び第２不純物拡散層と、情報を保持することが可能な
情報記憶部とを有する複数の不揮発性メモリセルと、上
記不揮発性メモリセルの上方に設けられ、互いに高さ位
置が異なる複数の配線層と、上記第１不純物拡散層に接
続され、列方向に配置された互いに電気的に独立した複
数の第１の配線とを備えた不揮発性半導体記憶装置であ
って、 上記第１の配線は上記複数の配線層内に分割して配置さ
れた複数の部分配線を有し、 上記部分配線どうしは平面的にみて、該部分配線どうし
が同一配線層内に配置された場合の最小分離幅よりも狭
い分離幅で、互いに配置されている不揮発性半導体記憶
装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 上記部分配線どうしが平面的にみて互いにオーバーラッ
プしており、 上記互いにオーバーラップしている部分配線は、共通の
ゲート電極を有する互いに隣接した上記不揮発性メモリ
セルの第１不純物拡散層にそれぞれ接続されていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項２に記載の不揮発性半導体記憶装
置において、 上記不揮発性メモリセルの第２不純物拡散層に接続され
た第２の配線をさらに備え、同一配線層内に設けられた
上記第１の配線と上記第２の配線の本数の和が、１つの
メモリセルのゲート幅方向寸法あたり平均２本未満であ
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の不揮発性半導体記憶装置において、 上記情報記憶部は上記ゲート電極と上記半導体基板との
間に設けられ、電気的に絶縁されたフローティングゲー
トであることを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置において、 上記フローティングゲートは、シリコン窒化膜で構成さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項１〜３のうちいずれか１つに記載
の不揮発性半導体記憶装置において、 上記半導体基板上に絶縁膜をさらに備え、上記情報記憶
部は、上記ゲート電極と上記絶縁膜との間に設けられた
強誘電体膜であることを特徴とする不揮発性半導体記憶
装置。
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