JP2005101054A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】 1ビット当りのメモリセルの平面占有面積を縮小することができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明の不揮発性半導体記憶装置におけるメモリセル50の各々は、半導体基板1の主表面に形成されたn型のソース領域16aおよびドレイン領域16cと、ソース領域16aとドレイン領域16cとに挟まれる半導体基板1の主表面上に、互いに独立して形成されたスタックゲート電極37a、37bとを備えている。スタックゲート電極37a、37bの各々はフローティングゲート電極FG1、FG2と、コントロールゲート電極CG1、CG2とを有している。フローティングゲート電極FG2とフローティングゲート電極FG1とに挟まれる半導体基板1の活性領域の表面には、p型の不純物領域が位置している。
【選択図】 図3
【解決手段】 本発明の不揮発性半導体記憶装置におけるメモリセル50の各々は、半導体基板1の主表面に形成されたn型のソース領域16aおよびドレイン領域16cと、ソース領域16aとドレイン領域16cとに挟まれる半導体基板1の主表面上に、互いに独立して形成されたスタックゲート電極37a、37bとを備えている。スタックゲート電極37a、37bの各々はフローティングゲート電極FG1、FG2と、コントロールゲート電極CG1、CG2とを有している。フローティングゲート電極FG2とフローティングゲート電極FG1とに挟まれる半導体基板1の活性領域の表面には、p型の不純物領域が位置している。
【選択図】 図3
Description
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、1ビット当りのメモリセルの平面占有面積を縮小することができる不揮発性半導体記憶装置およびその製造方法に関する。
従来の不揮発性半導体記憶装置において、個々のメモリセルの構成は以下のようになっていた。すなわち、絶縁膜を隔てて積層されたフローティングゲート電極とコントロールゲート電極とを有するスタックゲート電極が、半導体基板の主表面上に形成されている。このスタックゲート電極を挟んで位置する半導体基板の主表面における一方の領域と他方の領域とに、ソース領域およびドレイン領域となる1対の不純物領域が形成されている。これにより、スタックゲート電極を有するトランジスタが形成されている。このトランジスタを覆うように半導体基板上に層間絶縁膜が形成されている。層間絶縁膜にはドレイン領域に達する孔が開口されており、孔内にコンタクトが形成されている。そして、層間絶縁膜上に形成された配線と、ドレイン領域とがコンタクトによって電気的に接続されている。ソース領域およびドレイン領域は、隣接するメモリセルのトランジスタと共有されている。つまり、従来の不揮発性半導体記憶装置においては、1つのスタックゲート電極ごとにソース領域とドレイン領域とが交互に形成されている。
なお、従来の不揮発性半導体記憶装置の他の構成がたとえば特開平6−53517号公報(特許文献1)に開示されている。上記公報の不揮発性半導体記憶装置における個々のメモリセルは、半導体基板上に形成されたスタックゲート電極と補助ゲート電極とよりなっている。そして、スタックゲート電極と補助ゲート電極とを挟んでソースおよびドレインとなる不純物拡散層が形成されている。しかしながら、上記公報に記載された不揮発性半導体記憶装置は、補助ゲート電極を用いている構成である点で本発明の構成とは異なっている。
特開平6−53517号公報
しかしながら、上記従来の不揮発性半導体記憶装置においては、ゲート長(L)方向の長さを縮めると、ソース領域とドレイン領域との間でパンチスルー現象が起こり、電流のリークが生じやすいという問題があった。このため、1ビット当りのメモリセルの平面占有面積をゲート長方向に縮小することには限界があった。
したがって、本発明の目的は、1ビット当りのメモリセルの平面占有面積を縮小することができる不揮発性半導体記憶装置およびその製造方法を提供することである。
本発明の不揮発性半導体記憶装置は、行列状に配列された複数のメモリセルを含み、主表面を有する半導体基板を備える不揮発性半導体記憶装置である。複数のメモリセルの各々は、半導体基板の主表面において互いに距離を隔てて形成された第1導電型のソース領域およびドレイン領域と、ソース領域とドレイン領域とに挟まれる半導体基板の主表面上に、互いに独立して形成された第1および第2のスタックゲート電極とを備えている。第1のスタックゲート電極は、第1の絶縁膜を隔てて積層された第1のフローティングゲート電極と第1のコントロールゲート電極とを有している。第2のスタックゲート電極は、第2の絶縁膜を隔てて積層された第2のフローティングゲート電極と第2のコントロールゲート電極とを有している。第1のフローティングゲート電極と第2のフローティングゲート電極とに挟まれる半導体基板の活性領域の表面には、ソース/ドレインとなる第1導電型の不純物領域は位置しておらず、第2導電型の不純物領域が位置している。
なお、本明細書中において自己整合法とは、1つのマスクパターンを用いて形成したパターンにより、2つ以上の構造を形成する方法である。
本発明の不揮発性半導体記憶装置によれば、ソース領域とドレイン領域との間には2つのスタックゲート電極が形成されているので、2つのスタックゲート電極にソース領域とドレイン領域とが交互に形成されている。したがって、1つのスタックゲート電極ごとにソース領域とドレイン領域とが交互に形成されている従来の不揮発性半導体記憶装置と比較して、ソース領域およびドレイン領域の数が減少するので、減少したソース領域およびドレイン領域の分だけ1ビット当りのメモリセルの平面占有面積を縮小することができる。
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1の不揮発性半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
図1は、本発明の実施の形態1の不揮発性半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの構成を示す回路図である。
図1を参照して、メモリセルアレイ内では、複数のワード線WL1〜WL4およびグランド線GNDの各々は列方向(図1中縦方向)に延びており、複数のビット線BL1、BL2の各々は行方向(図1中横方向)に延びている。複数のワード線WL1〜WL4およびグランド線GNDの各々と複数のビット線BL1、BL2の各々とは交差するように配置されている。複数のワード線WL1〜WL4の各々と複数のビット線BL1、BL2の各々との各交差部近傍にメモリセル50が配置されており、それにより複数のメモリセル50は行列状に配置されている。
複数のメモリセル50の各々は、2つのトランジスタTr1、Tr2を備えている。トランジスタTr1、Tr2の各々は、コントロールゲート電極とフローティングゲート電極とを有している。トランジスタTr1のコントロールゲート電極は端子41でワード線WL1に電気的に接続されている。また、トランジスタTr2のコントロールゲート電極は端子43でワード線WL2に電気的に接続されている。さらに、トランジスタTr1とトランジスタTr2とは共通のソース電極およびドレイン電極を有している。トランジスタTr1およびトランジスタTr2のソース電極は端子44でグランド線GNDに電気的に接続されていて、トランジスタTr1およびトランジスタTr2のドレイン電極は端子42でビット線BL1に電気的に接続されている。本実施の形態の不揮発性半導体記憶装置はNOR型の回路構成となっている。
続いて、実施の形態1におけるメモリセルアレイの具体的構成について説明する。
図2は、本発明の実施の形態1におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
図2を参照して、メモリセルアレイ内では、ビット線となる配線13と、ソース領域16a、16bの各々と、コントロールゲートCG1〜CG4の各々とが図2中横方向に延びている。複数のコンタクト19の各々は、配線13と電気的に接続されて等間隔で形成されている。また、フローティングゲートFG1〜FG4の各々は、一定間隔で図2中横方向に並んでいる。一方、素子分離のためのフィールド酸化膜17の各々が、一定間隔で図2中縦方向に延びている。なお、図2では、説明の便宜上、一部の構成のみを示している。
図3は、図2のIII−III線に沿った断面図である。
図3を参照して、半導体基板1の主表面にはp型の活性領域が形成されており、このp型の活性領域中にn型の不純物領域であるソース領域16a、16bと、n型の不純物領域であるドレイン領域16cとが互いに距離を隔てて形成されている。ソース領域16aとドレイン領域16cとに挟まれる半導体基板1の主表面上にはスタックゲート電極37a、37bが形成されており、ソース領域16bとドレイン領域16cとに挟まれる半導体基板1の主表面上にはスタックゲート電極37c、37dが形成されている。このうち、スタックゲート電極37a(第2のスタックゲート電極)はトランジスタTr2(図1)を構成し、スタックゲート電極37b(第1のスタックゲート電極)はトランジスタTr1(図1)を構成している。スタックゲート電極37aは、ゲート絶縁膜5aと、フローティングゲートFG1(第2のフローティングゲート電極)となる多結晶シリコン膜(以下、ポリシリコン膜)6aと、3層絶縁膜(以下、ONO膜)8(第2の絶縁膜)と、コントロールゲートCG1(第2のコントロールゲート電極)となるポリシリコン膜9aおよびタングステンシリサイド膜(以下、WSi膜)10aとを有している。ポリシリコン膜6aと、ポリシリコン膜9aおよびWSi膜10aとはONO膜8を隔てて積層されている。
スタックゲート電極37bは、ゲート絶縁膜20aと、フローティングゲートFG2(第1のフローティングゲート電極)となるポリシリコン膜21aと、ONO膜22a(第1の絶縁膜)と、コントロールゲートCG2(第1のコントロールゲート電極)となるポリシリコン膜23aおよびWSi膜24aと、シリコン酸化膜2aと、側壁絶縁膜4aとを有している。ポリシリコン膜21aと、ポリシリコン膜23aおよびWSi膜24aとはONO膜22aを隔てて積層されている。そしてこれらの上部および側部を覆うように、シリコン酸化膜2aおよび側壁絶縁膜4aが形成されている。
スタックゲート電極37cは、ゲート絶縁膜5bと、フローティングゲートFG3となるポリシリコン膜6bと、ONO膜8と、コントロールゲートCG3となるポリシリコン膜9bおよびWSi膜10bとを有している。このうち、ポリシリコン膜6bと、ポリシリコン膜9bおよびWSi膜10bとはONO膜8を隔てて積層されている。
スタックゲート電極37dは、ゲート絶縁膜20bと、フローティングゲートFG4となるポリシリコン膜21bと、ONO膜22bと、コントロールゲートCG4となるポリシリコン膜23bおよびWSi膜24bと、シリコン酸化膜2bと、側壁絶縁膜4bとを有している。このうち、ポリシリコン膜21bと、ポリシリコン膜23bおよびWSi膜24bとはONO膜22bを隔てて積層されている。そしてこれらの上部および側部を覆うように、シリコン酸化膜2bおよび側壁絶縁膜4bが形成されている。
なお、ONO膜8はスタックゲート電極37b、37dの上部を覆うように延びている。また、ドレイン領域16cの上部には側壁絶縁膜4cが形成されている。ゲート絶縁膜5a、5b、20a、20bはたとえば酸化シリコンよりなっており、側壁絶縁膜4a、4bおよび側壁絶縁膜4cは、たとえば酸化シリコンよりなっている。ONO膜8、22a、22bは、たとえばシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜である。
ソース領域16a、16bおよびWSi膜10a、10bを覆うように、たとえば酸化シリコンなどよりなる層間絶縁膜11が形成されている。層間絶縁膜11および側壁絶縁膜4cにはドレイン領域16cに達する孔15が開口されており、たとえばW(タングステン)などよりなるコンタクト19が孔15の内部に埋められている。層間絶縁膜11の上にはコンタクト19と電気的に接続するように、たとえばAlなどよりなる配線13が形成されている。なお、点線で囲まれた領域がメモリセル50となる領域である。
上記構成においては、フローティングゲート電極FG1となるポリシリコン膜6aと、フローティングゲート電極FG2となるポリシリコン膜21aとに挟まれる半導体基板1の活性領域の表面にはソース/ドレインとなるn型の不純物領域は位置しておらず、p型の不純物領域が位置している。また、上記構成においては、フローティングゲート電極FG1となるポリシリコン膜6aと、フローティングゲート電極FG2となるポリシリコン膜21aとに挟まれる半導体基板1の主表面全面が層間絶縁膜4aと接している。さらに、上記構成においては、スタックゲート電極37aとスタックゲート電極37bとは共通の側壁絶縁膜4aを有している。
図4は、図2のIV−IV線に沿った断面図である。
図4を参照して、フィールド酸化膜17で分離された半導体基板1の主表面にゲート絶縁膜5aおよびフローティングゲートFG1となるポリシリコン膜6aが積層して形成されている。ゲート絶縁膜5aおよびポリシリコン膜6aはフィールド酸化膜17上において分断されている。この分断部分を覆うようにポリシリコン膜6aの上にはONO膜8が形成されている。そして、ONO膜8の上には、コントロールゲートCG1となるポリシリコン膜9aおよびWSi膜10aが積層して形成されており、WSi膜10aの上には層間絶縁膜11が形成されている。なお、点線で囲まれた領域がメモリセル50となる領域である。
図5は、図2のV−V線に沿った断面図である。
図5を参照して、フィールド酸化膜17で分離された半導体基板1の主表面にゲート絶縁膜20aおよびフローティングゲートFG1となるポリシリコン膜21aが積層して形成されている。ゲート絶縁膜20aおよびポリシリコン膜21aはフィールド酸化膜17上において分断されている。この分断部分を覆うようにポリシリコン膜21aの上にはONO膜22aが形成されている。そして、ONO膜22aの上には、コントロールゲートCG2となるポリシリコン膜23aおよびWSi膜24aが積層して形成されている。さらに、WSi膜24aの上には、シリコン酸化膜2aとONO膜8と層間絶縁膜11とが積層して形成されている。
続いて、本実施の形態における不揮発性半導体記憶装置の製造方法について説明する。
図6〜図23は、本発明の実施の形態1における不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
図6を参照して、半導体基板1の主表面上に、スタックゲート電極37bと、スタックゲート電極37dとが形成される。具体的には、半導体基板1の主表面にフィールド酸化膜17(図2)が形成された後、たとえば熱酸化法により10nmの厚さの酸化シリコン膜が形成された後、たとえば減圧CVD(Chemical Vapor Deposition)法で100nmの厚さのポリシリコン膜が形成される。そして、通常の写真製版技術およびエッチング技術によりポリシリコン膜および酸化シリコン膜がパターニングされ、ゲート絶縁膜20a、20bおよびポリシリコン膜21a、21bが形成される。続いて、ポリシリコン膜21a、21bを覆うように、たとえば熱酸化法でシリコン酸化膜、減圧CVD法でシリコン窒化膜、減圧CVD法でシリコン酸化膜を順に積層して形成することによって、3層の絶縁膜よりなる厚さ1.4nmのONO膜が形成される。そして、通常の写真製版技術およびエッチング技術によりONO膜がパターニングされ、ONO膜22a、22bが形成される。次に、ONO膜22a、22bを覆うように、たとえば減圧CVD法で厚み100nmのポリシリコン膜と、たとえば減圧CVD法で厚み80nmのWSi(タングステンシリサイド)膜とが順に積層して形成される。そして、通常の写真製版技術およびエッチング技術によりポリシリコン膜とWSi膜とがパターニングされ、ポリシリコン膜23a、23bおよびWSi膜24a、24bが形成される。
図7を参照して、WSi膜24a、24bと、半導体基板1の主表面とを覆うように、シリコン酸化膜2が形成される。
図8を参照して、たとえばCMP(Chemical Mechanical Polish)法によりシリコン酸化膜2が研磨され、平坦化される。そして、WSi膜24a、24bを覆っているシリコン酸化膜2の上と、WSi膜24aとWSi膜24bとのちょうど中間の部分のシリコン酸化膜2との上に、たとえば0.18nmの厚さのフォトレジスト28aが形成される。
図9を参照して、フォトレジスト28aをマスクとしてシリコン酸化膜2がエッチングされる。これにより、WSi膜24aの上にシリコン酸化膜2aが形成され、WSi膜24bの上にシリコン酸化膜2bが形成され、WSi膜24aとWSi膜24bとのちょうど中間の部分の半導体基板1の上にシリコン酸化膜2cが形成される。続いて、フォトレジスト28aが除去され、シリコン酸化膜2a〜2cを覆うように半導体基板1の上にシリコン酸化膜4が形成される。
図10を参照して、シリコン酸化膜4がエッチバックされ、側壁絶縁膜4a〜4cが形成される。
図11を参照して、半導体基板1の主表面の露出する部分全面に、たとえば熱酸化法により10nmの厚さの酸化シリコン膜が形成され、ゲート絶縁膜5a〜5dが形成される。続いて、側壁絶縁膜4a〜4cの間を埋め込むとともに、シリコン酸化膜2a〜2cと、ゲート絶縁膜5a〜5dとを覆うように(スタックゲート電極37b、37dと側壁絶縁膜4a〜4cとの上を覆うように)、100nm以上の厚さのポリシリコン膜6(第1の導電膜)が形成される。
図12(a)は、本発明の実施の形態1における不揮発性半導体記憶装置の製造方法の第7工程を示す断面図であり、図12(b)は、本発明の実施の形態1における不揮発性半導体記憶装置の製造方法の第7工程において、図4と同じ断面線に沿った断面図である。
図12(a)、(b)を参照して、側壁絶縁膜4a、4bと、側壁絶縁膜4cとの間にのみポリシリコン膜6が残るようにポリシリコン膜6がエッチバックされ、100nmの厚さのポリシリコン膜6a〜6dが形成される。続いて、シリコン酸化膜2a〜2cと、フィールド酸化膜17上の一部を除くポリシリコン膜6a〜6dとを覆うように、フォトレジスト28bが形成される。そして、フォトレジスト28bをマスクとしてポリシリコン6a、6bおよびゲート絶縁膜5a、5bがエッチングされる。これにより、フローティングゲートFG1、FG3となるポリシリコン膜6a、6bの各々が、フィールド酸化膜17上で分断される。その後、フォトレジスト28bが除去される。
図13を参照して、ポリシリコン膜6a〜6dと、シリコン酸化膜2a〜2cとを覆うように、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを積層して形成することにより、1.35nmの厚さのONO膜8が形成される。
図14を参照して、側壁絶縁膜4a〜4cの間を埋め込むとともに、ONO膜8を覆うように(スタックゲート電極37b、37dと側壁絶縁膜4a〜4cとの上を覆うように)、100nm以上の厚さのポリシリコン膜9が形成される。
図15を参照して、側壁絶縁膜4a、4bと、側壁絶縁膜4cとの間にのみポリシリコン膜9が残るようにポリシリコン膜9がエッチバックされ、100nmの厚さのポリシリコン膜9a〜9dが形成される。そして、側壁絶縁膜4a〜4cの間を埋め込むとともに、ポリシリコン膜9a〜9dを覆うように(スタックゲート電極37b、37dと側壁絶縁膜4a〜4cとの上を覆うように)、800nm以上の厚さのWSi膜10(第2の導電膜)が形成される。
図16を参照して、側壁絶縁膜4a、4bと、側壁絶縁膜4cとの間にのみWSi膜10が残るようにWSi膜10をエッチバックすることにより、80nmの厚さのWSi膜10a〜10dが形成される。これにより、スタックゲート電極37a、37cの各々が形成される。このように、スタックゲート電極37a、37cの各々は写真製版技術を用いずに形成されている。つまり、スタックゲート電極37a、37cは、スタックゲート電極37b、37dの各々のパターンを用いて(自己整合法により)形成されている。
図17を参照して、WSi膜10a〜10dと、ONO膜8とを覆うように、150nmの厚さの層間絶縁膜11が形成される。次に、WSi膜10c、10dを覆っている部分以外の層間絶縁膜11の上に、フォトレジスト28cが形成される。
図18を参照して、フォトレジスト28cをマスクとして層間絶縁膜11をエッチングすることにより、孔11a、11bが開口される。これにより、孔11a、11bの各々の底部にWSi膜10c、10dの各々が露出される。その後、フォトレジスト28cが除去される。
図19を参照して、WSi膜10c、10dと、ポリシリコン膜9c、9dと、ONO膜8と、ポリシリコン膜6c、6dと、ゲート絶縁膜5c、5dとが、孔11a、11bを介して順にエッチングされる。そして、フィールド酸化膜(図示なし)を孔11a、11bを介して除去することにより、孔11a、11bの底部に半導体基板1が露出する。
図20を参照して、たとえばAs(ヒ素)などのn型の不純物を孔11a、11bの各々を介して注入することにより、ソース領域16a、16bの各々が半導体基板1の主表面に形成される。次に、孔11a、11bを埋めるように層間絶縁膜11が再び形成され、CMP法により層間絶縁膜11が平坦化される。
図21を参照して、シリコン酸化膜2cを覆っている部分以外の層間絶縁膜11の上に、フォトレジスト28dが形成される。そして、このフォトレジスト28dをマスクとして層間絶縁膜11およびシリコン酸化膜2cをエッチングすることにより、孔15が開口される。これにより、孔15の底部には半導体基板1が露出する。その後、フォトレジスト28dが除去される。
図22を参照して、孔15を介してたとえばAs(ヒ素)などのn型の不純物を注入することにより、ドレイン領域16cが半導体基板1の主表面に形成される。
図23を参照して、孔15内と、層間絶縁膜11とを覆うように、たとえばWよりなる導電膜が形成される。そして、たとえばCMP法などにより、層間絶縁膜11上の余分な導電膜を除去することにより、コンタクト19が形成される。
図3を参照して、層間絶縁膜11を覆うように、たとえばAlよりなる導電膜が30nmの厚さで形成される。そして、通常の写真製版技術およびエッチング技術により、導電膜がパターニングされ、配線13が形成される。以上の工程により、本実施の形態における不揮発性半導体記憶装置が完成する。
続いて、本実施の形態における不揮発性半導体記憶装置の動作について説明する。
図24(a)〜(c)は、本発明の実施の形態1における不揮発性半導体記憶装置の動作を説明するための模式図である。
図24(a)を参照して、スタックゲート電極37aにデータの書き込みをする場合には、ソース領域16aは接地電位に保持され、ドレイン領域16cに5Vの電圧が加えられる。また、スタックゲート電極37aのコントロールゲートCG1となるWSi膜10aに13Vの電圧が加えられ、スタックゲート電極37bのコントロールゲートCG2となるWSi膜24aに8Vの電圧が加えられる。これにより、半導体基板1の主表面にチャネル39が形成され、ソース領域16aからドレイン領域16cへ電子が流れる。ソース領域16aからドレイン領域16cへ流れる電子のうち、ドレイン領域16c付近で加速された電子はホットエレクトロンとなる。そして、この電子の一部はスタックゲート電極37aのゲート絶縁膜5aと、半導体基板1との界面のエネルギ障壁を超え、フローティングゲートFG1となるポリシリコン膜6aに注入される。このようにして、ポリシリコン膜6aに電子の蓄積が行なわれると、スタックゲート電極37aのしきい値電圧Vthが高くなる。このしきい値電圧Vthが所定の値よりも高くなった状態が、データ“0”の記憶状態となる。
図24(b)を参照して、スタックゲート電極37aのデータの消去をする場合には、ソース領域16aおよびドレイン領域16cおよびWSi膜24aは接地電圧に保持される。そして、WSi膜10aに−8Vの電圧が加えられ、半導体基板1に9Vの電圧が加えられる。これにより、ポリシリコン膜6aに蓄積された電子は、トンネル現象によってゲート絶縁膜5aを通過し、半導体基板1の方向へ引き抜かれる。このようにして、ポリシリコン膜6aに蓄積された電子が引き抜かれると、スタックゲート電極37aのしきい値電圧Vthが低くなる。このしきい値電圧Vthが所定の値よりも低くなった状態が、データ“1”の記憶状態となる。
図24(c)を参照して、スタックゲート電極37aのデータの読み出しをする場合には、ソース領域16aは接地電圧に保持され、ドレイン領域16cに1Vの電圧が加えられ、WSi膜24aに8Vの電圧が加えられ、WSi膜10aに5Vの電圧が加えられる。ここで、WSi膜24aには十分に大きな電圧が加えられるので、フローティングゲートFG2となるポリシリコン膜21aに電子が蓄積されているか否かに関わらず、スタックゲート電極37bの真下にチャネル39aが形成される。この状態で、スタックゲート電極37aがデータ“1”の記憶状態の場合には、スタックゲート電極37aの真下にチャネル39bが形成される。したがって、スタックゲート電極37aがデータ“1”の記憶状態の場合には、ソース領域16aとドレイン領域16cとの間にチャネル39a、39bが形成され、電流が流れる。このように、ソース領域16aとドレイン領域16cとの間に電流が流れるか否かによってスタックゲート電極37aのデータの読み出しが行なわれる。
なお、本実施の形態においては、スタックゲート電極37aの書き込みおよび消去および読み出しの動作について説明したが、スタックゲート電極37bの書き込みおよび消去および読み出しの動作についてもスタックゲート電極37aと同様の方法で行なわれる。
図25(a)は、従来の不揮発性半導体記憶装置のメモリセルにおけるゲート長方向の長さを説明するための図であり、(b)は、本実施の形態の不揮発性半導体記憶装置のメモリセルにおけるゲート長方向の長さを説明するための図であり、(c)は、従来および本実施の形態の不揮発性半導体記憶装置のメモリセルにおけるゲート幅方向の長さを説明するための図である。
図25(a)を参照して、従来のメモリセルにおいては、2つのメモリセルで1Fの長さのドレイン領域を共有しているので、1つのメモリセル当りのドレイン領域の長さは0.5Fとなる。また、ソース領域(図示なし)とドレイン領域との間には、1Fの長さの活性領域と、その両側に形成された0.5Fの長さの2つの側壁絶縁膜とからなる1つのスタックゲート電極が形成されている。したがって、ゲート長方向における1ビット当りの長さは2.5Fとなる。
図25(b)を参照して、本実施の形態のメモリセル50においては、2つのメモリセルで長さ1Fのドレイン領域を共有しているので、1つのメモリセル当りのドレイン領域の長さは0.5Fとなる。また、ドレイン領域と隣接するように、1Fの長さの活性領域と、その両側に形成された0.5Fの長さの2つの側壁絶縁膜とを有するスタックゲート電極37aが形成されている。また、スタックゲート電極37aと隣接するように、0.5Fの側壁絶縁膜と、スタックゲート電極37aと共有している側壁絶縁膜と、1Fの活性領域とを有するスタックゲート電極37bとが形成されている。したがって、ゲート長方向における2ビット当りの長さは4Fとなる。
図25(c)を参照して、従来のメモリセルおよび本実施の形態のメモリセル50においては、幅1Fの活性領域と、幅2Fのフィールド酸化膜形成領域とが交互に形成されている。したがって、メモリセル当りのゲート幅(W)方向の長さはともに3Fとなっている。
以上の結果より、従来のメモリセルと本実施の形態のメモリセル50との1ビット当りの平面占有面積を比較する。従来のメモリセルにおいては、1つのメモリセル当りの平面占有面積は2.5F×3F=7.5F2である。従来のメモリセルにおいては、1つのメモリセルで1ビットの情報を蓄積しているので、2ビット当り情報を蓄積するのに必要な平面占有面積は7.5F2×2=15F2となっている。
一方、本実施の形態のメモリセルにおいては、1つのメモリセルで2ビットの情報を蓄積しており、2ビット当りの情報を蓄積するのに必要な平面占有面積は4F×3F=12F2となっている。したがって、本実施の形態におけるメモリセル50は、従来のメモリセルと比較して、1ビット当り(15F2−12F2)÷2=1.5F2だけ平面占有面積が縮小されている。
本実施の形態における不揮発性半導体記憶装置によれば、ソース領域16aとドレイン領域16cとの間には2つのスタックゲート電極37a、37bが形成されているので、2つのスタックゲート電極ごとにソース領域16aとドレイン領域16cとが交互に形成されている。したがって、1つのスタックゲート電極ごとにソース領域とドレイン領域とが交互に形成されている従来の不揮発性半導体記憶装置と比較して、ソース領域16aおよびドレイン領域16cの数が減少するので、減少したソース領域16aおよびドレイン領域16cの分だけ1ビット当りのメモリセル50の平面占有面積を縮小することができる。
本実施の形態における不揮発性半導体記憶装置において、フローティングゲート電極FG1とフローティングゲート電極FG2とに挟まれる半導体基板1の主表面全面が絶縁膜と接している。
これにより、スタックゲート電極37aとスタックゲート電極37bとの間に導電膜がないので、スタックゲート電極37aとスタックゲート電極37bとの間を縮めることができる。したがって、不揮発性半導体記憶装置のメモリセル50の平面占有面積をさらに縮小することができる。
本実施の形態における不揮発性半導体記憶装置において、スタックゲート電極37aのフローティングゲート電極FG1とスタックゲート電極37bのフローティングゲート電極FG2とに挟まれる半導体基板1の主表面全面が層間絶縁膜4aで覆われている。
これにより、フローティングゲート電極FG1となるポリシリコン膜6aと、フローティングゲート電極FG2となるポリシリコン膜21aとを隔てる絶縁膜が写真製版技術を用いずに形成可能となる。したがって、写真製版技術における最小加工寸法よりも小さい寸法でこの絶縁膜を形成することができるので、不揮発性半導体記憶装置のメモリセル50の平面占有面積をさらに縮小することができる。
本実施の形態における不揮発性半導体記憶装置において、スタックゲート電極37aとスタックゲート電極37bとは共通の側壁絶縁膜4aを有している。
これにより、スタックゲート電極37aとスタックゲート電極37bとが別々の側壁絶縁膜を有している場合と比較して、1つのメモリセル当り側壁絶縁膜の数を1つ減らすことができる。したがって、不揮発性半導体記憶装置のメモリセル50の平面占有面積をさらに縮小することができる。
本実施の形態の不揮発性半導体記憶装置の製造方法は、行列状に配列された複数のメモリセル50を含み、主表面を有する半導体基板1を備える不揮発性半導体記憶装置の製造方法であって、以下の工程を備えている。ONO膜22aを隔てて積層されたフローティングゲート電極FG1とコントロールゲート電極CG1とを有するスタックゲート電極37bを半導体基板1の主表面上に形成する。スタックゲート電極37bを形成した後に、ONO膜8を隔てて積層されたフローティングゲート電極FG2とコントロールゲート電極CG2とを有するスタックゲート電極37aを、半導体基板1の主表面上に自己整合法で形成する。
本実施の形態における不揮発性半導体記憶装置の製造方法によれば、ソース領域16aとドレイン領域16cとの間には2つのスタックゲート電極37a、37bが形成されているので、2つのスタックゲート電極ごとにソース領域16aとドレイン領域16cとが交互に形成されている。したがって、ソース領域16aおよびドレイン領域16cの数が減少する。さらに、スタックゲート電極37aが自己整合法によって形成されるので、写真製版技術における最小加工寸法よりも小さい寸法でスタックゲート電極37aを形成することができる。その結果、不揮発性半導体記憶装置のメモリセル50の平面占有面積を縮小することができる。
上記製造方法において好ましくは、スタックゲート電極37aを自己整合法で形成する工程は、以下の工程を含んでいる。スタックゲート電極37bの側壁に側壁絶縁膜4aを形成する。側壁絶縁膜4aと一定の距離をおいて側壁絶縁膜4cを形成する。側壁絶縁膜4aと側壁絶縁膜4cとの間を埋め込むとともに、スタックゲート電極37bと側壁絶縁膜4a、4cとの上を覆うようにポリシリコン膜6を形成した後に、側壁絶縁膜4aと側壁絶縁膜4cとの間にのみポリシリコン膜6が残るようにポリシリコン膜6を除去してフローティングゲート電極FG1となるポリシリコン膜6aを形成する。ポリシリコン膜6aの上にONO膜8を形成する。側壁絶縁膜4aと側壁絶縁膜4cとの間を埋め込むとともに、スタックゲート電極37bと側壁絶縁膜4a、4cとの上を覆うようにポリシリコン膜9を形成した後に、側壁絶縁膜4aと側壁絶縁膜4cとの間にのみポリシリコン膜9が残るようにポリシリコン膜9を除去してコントロールゲート電極CG1となるポリシリコン膜9aを形成する。
これにより、スタックゲート電極37aを自己整合法により容易に形成することができる。また、スタックゲート電極37aとスタックゲート電極37bとが共通の側壁絶縁膜4aを有するので、1つのメモリセル当り側壁絶縁膜の数を1つ減らすことができる。したがって、不揮発性半導体記憶装置のメモリセル50の平面占有面積をさらに縮小することができる。
なお、本実施の形態の不揮発性半導体記憶装置においては、メモリセル50が図1に示すNOR型の回路構成となっている場合について示したが、本発明はこのような場合に限定されるものではなく、たとえば図26のメモリセル51のような回路構成であってもよい。
図26は、本発明の実施の形態1の不揮発性半導体記憶装置におけるメモリセルアレイ内に配置されるメモリセルの他の構成を示す回路図である。
図26を参照して、メモリセルアレイ内では、複数のワード線WL1〜WL4およびグランド線GNDの各々は列方向(図26中縦方向)に延びており、複数のビット線BL1、BL2および複数の補助ビット線BL1a、BL2aの各々は行方向(図26中横方向)に延びている。複数のワード線WL1〜WL4およびグランド線GNDの各々と複数のビット線BL1、BL2の各々とは交差するように配置されている。複数のワード線WL1〜WL4の各々と複数のビット線BL1、BL2の各々との各交差部近傍にメモリセル51が配置されており、それにより複数のメモリセル51は行列状に配置されている。補助ビット線BL1a、BL2aの各々は、選択トランジスタSG1、SG2の各々を介してビット線BL1、BL2の各々に電気的に接続されている。
複数のメモリセル51の各々は、2つのトランジスタTr1、Tr2を備えている。トランジスタTr1、Tr2の各々は、コントロールゲート電極とフローティングゲート電極とを有している。トランジスタTr1のコントロールゲート電極は端子45でワード線WL1に電気的に接続されている。また、トランジスタTr2のコントロールゲート電極は端子47でワード線WL2に電気的に接続されている。さらに、トランジスタTr1とトランジスタTr2とは共通のソース電極およびドレイン電極を有している。トランジスタTr1およびトランジスタTr2のソース電極は端子48でグランド線GNDに電気的に接続されていて、トランジスタTr1およびトランジスタTr2のドレイン電極は端子46で補助ビット線BL1aに電気的に接続されている。本実施の形態の不揮発性半導体記憶装置はDINOR型の回路構成となっている。
(実施の形態2)
図27は、本発明の実施の形態2におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
図27は、本発明の実施の形態2におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
図27を参照して、メモリセルアレイ内では、ビット線となる配線13と、ソース領域16a、16bの各々とが図27中横方向に延びている。また、コントロールゲートCG1〜CG4の各々と、フローティングゲートFG1〜FG4の各々とが積層されて一定間隔で図27中横方向に並んでいる。コントロールゲートCG1〜CG4およびフローティングゲートFG1〜FG4の各々にはコンタクト34a、34b、35a、35bが形成されている。また、複数のコンタクト19の各々が配線13と電気的に接続されて等間隔で形成されている。一方、素子分離のためのフィールド酸化膜17の各々が、一定間隔で図27中縦方向に延びている。点線で囲まれた領域がメモリセル52となる領域である。なお、図27では、説明の便宜上、一部の構成のみを示している。
図28は、図27のXXVIII−XXVIII線に沿った断面図である。図29は、図27のXXIX−XXIX線に沿った断面図である。図30は、図27のXXX−XXX線に沿った断面図である。
図28〜図30を参照して、層間絶縁膜11には、WSi膜24aに達する孔30aと、WSi膜10aに達する孔31aと、WSi膜10bに達する孔31bと、WSi膜24bに達する孔30bとの各々が開口されている。そして、たとえばW(タングステン)などよりなるコンタクト34a、34b、35a、35bの各々が孔30a、30b、31a、31bの各々の内部に埋められている。層間絶縁膜11の上にはコンタクト34a、34b、35a、35bの各々と電気的に接続するように配線32a、32b、33a、33bの各々が形成されている。配線32a、32b、33a、33bは、たとえばAlなどよりなっている。
なお、これ以外の構成および動作は、図1〜図5に示す実施の形態における不揮発性半導体記憶装置のメモリセルの構成とほぼ同様である。よってその説明を省略する。
続いて、本実施の形態における不揮発性半導体記憶装置の製造方法について説明する。
本実施の形態の製造方法は、まず図1〜図11および図13〜図16に示す実施の形態1の製造工程と同様の製造工程を経る。よってその説明を省略する。図11の製造工程の後、ポリシリコン膜6がエッチバックされ、ポリシリコン膜6a〜6dが形成される。そして、そして、フローティングゲートFG1、FG3となるポリシリコン膜6a、6bの各々を分断する図12に示す製造工程を行なわずに、図13〜図16に示す製造工程が行なわれる。これにより、ONO膜8およびポリシリコン膜9a〜9dと、WSi膜10a〜10dとが形成される。
図31〜図33は、本発明の実施の形態2における不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。なお、図31(a)は、本発明の実施の形態2における不揮発性半導体記憶装置の製造方法の第1工程を示す断面図であり、図31(b)は、本発明の実施の形態2における不揮発性半導体記憶装置の製造方法の第1工程において、図29と同じ断面線に沿った断面図である。
図31(a)、(b)を参照して、フィールド酸化膜17上の一部を除くONO膜8と、WSi膜10a〜10dとを覆うように、フォトレジスト28eが形成される。そして、フォトレジスト28eをマスクとして、WSi膜10a、10bと、ポリシリコン膜9a、9bと、ONO膜8と、ポリシリコン膜6a、6bと、ゲート絶縁膜5a、5bとがエッチングされる。これにより、フローティングゲートFG1、FG3となるポリシリコン膜6a、6bと、コントロールゲートCG1、CG3となるWSi膜10a、10bおよびポリシリコン膜9a、9bとの各々が、フィールド酸化膜17上で分断される。その後、フォトレジスト28eが除去される。
次に、図17〜図20に示す実施の形態1の製造方法と同様の方法により、WSi膜10a〜10dと、ONO膜8とを覆うように、150nmの厚さの層間絶縁膜11が形成される。次に、層間絶縁膜11に孔11a、11bが開口され、WSi膜10c、10dと、ポリシリコン膜9c、9dと、ONO膜8と、ポリシリコン膜6c、6dと、ゲート絶縁膜5c、5dとが孔11a、11bを介して順にエッチングされる。そして、ソース領域16a、16bの各々が半導体基板1の主表面に形成され、再び孔11a、11bを埋めるように層間絶縁膜11が形成される。
図32を参照して、層間絶縁膜11およびシリコン酸化膜2cが除去され、孔15が開口される。また、層間絶縁膜11およびONO膜8およびシリコン酸化膜2a、2bが順に除去され、孔30a、30bが開口される。さらに、層間絶縁膜11が除去され、孔31a、31bが開口される。これにより、孔15の底部には半導体基板1が露出し、孔30a、30bの底部にはWSi膜24a、24bが露出し、孔31a、31bの底部にはWSi膜10a、10bが露出する。
図33を参照して、孔15、30a、30b、31a、31b内と、層間絶縁膜11とを覆うように、たとえばWよりなる導電膜が形成される。そして、たとえばCMP法などにより、層間絶縁膜11上の余分な導電膜を除去することにより、コンタクト19、34a、34b、35a、35bの各々が形成される。
図28を参照して、層間絶縁膜11を覆うように、たとえばAlよりなる導電膜が30nmの厚さで形成される。そして、通常の写真製版技術およびエッチング技術により、導電膜がパターニングされ、配線13、32a、32b、33a、33bの各々が形成される。以上の工程により、本実施の形態における不揮発性半導体記憶装置が完成する。
本実施の形態における不揮発性半導体記憶装置においても、実施の形態1における不揮発性半導体記憶装置と同様の効果を得ることができる。
すなわち、本実施の形態における不揮発性半導体記憶装置によれば、ソース領域16aとドレイン領域16cとの間には2つのスタックゲート電極37a、37bが形成されているので、2つのスタックゲート電極ごとにソース領域16aとドレイン領域16cとが交互に形成されている。したがって、ソース領域16aおよびドレイン領域16cの数が減少するので、減少したソース領域およびドレイン領域の分だけ1ビット当りのメモリセル52の平面占有面積を縮小することができる。
また、本実施の形態における不揮発性半導体記憶装置の製造方法によれば、ソース領域16aとドレイン領域16cとの間には2つのスタックゲート電極37a、37bが形成されているので、2つのスタックゲート電極ごとにソース領域16aとドレイン領域16cとが交互に形成されている。したがって、ソース領域16aおよびドレイン領域16cの数が減少する。さらに、スタックゲート電極37aが自己整合法によって形成されるので、写真製版技術における最小加工寸法よりも小さい寸法でスタックゲート電極37aを形成することができる。その結果、不揮発性半導体記憶装置の1ビット当りのメモリセル52の平面占有面積を縮小することができる。
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
1 半導体基板、2,2a〜2c,4 シリコン酸化膜、4a〜4c 側壁絶縁膜、5a〜5d,20a,20b ゲート絶縁膜、6,6a〜6d,9,9a〜9d,21a,21b,23a,23b ポリシリコン膜、8,22a,22b ONO膜、10,10a〜10d,24a,24b WSi膜、11 層間絶縁膜、11a,11b,15,30a,30b,31a,31b 孔、13、32a,32b,33a,33b 配線、16a,16b ソース領域、16c ドレイン領域、17 フィールド酸化膜、19,34a,34b,35a,35b コンタクト、28a〜28d フォトレジスト、37a〜37d スタックゲート電極、39,39a,39b チャネル、41〜48 端子、50〜52 メモリセル。
Claims (6)
- 行列状に配列された複数のメモリセルを含み、主表面を有する半導体基板を備える不揮発性半導体記憶装置であって、
前記複数のメモリセルの各々は、
前記半導体基板の前記主表面において互いに距離を隔てて形成された第1導電型のソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれる前記半導体基板の前記主表面上に、互いに独立して形成された第1および第2のスタックゲート電極とを備え、
前記第1のスタックゲート電極は、第1の絶縁膜を隔てて積層された第1のフローティングゲート電極と第1のコントロールゲート電極とを有し、
前記第2のスタックゲート電極は、第2の絶縁膜を隔てて積層された第2のフローティングゲート電極と第2のコントロールゲート電極とを有し、
前記第1のフローティングゲート電極と前記第2のフローティングゲート電極とに挟まれる前記半導体基板の活性領域の表面には、ソース/ドレインとなる第1導電型の不純物領域は位置しておらず、第2導電型の不純物領域が位置している、不揮発性半導体記憶装置。 - 前記第1のフローティングゲート電極と前記第2のフローティングゲート電極とに挟まれる前記半導体基板の前記主表面全面が第3の絶縁膜と接していることを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記第3の絶縁膜は、前記第1のスタックゲート電極の側壁を覆う側壁絶縁膜であることを特徴とする、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第1のスタックゲート電極と、前記第2のスタックゲート電極とは共通の側壁絶縁膜を有していることを特徴とする、請求項1〜3のいずれかに記載の不揮発性半導体記憶装置。
- 行列状に配列された複数のメモリセルを含み、主表面を有する半導体基板を備える不揮発性半導体記憶装置の製造方法であって、
第1の絶縁膜を隔てて積層された第1のフローティングゲート電極と第1のコントロールゲート電極とを有する第1のスタックゲート電極を前記半導体基板の前記主表面上に形成する工程と、
前記第1のスタックゲート電極を形成した後に、第2の絶縁膜を隔てて積層された第2のフローティングゲート電極と第2のコントロールゲート電極とを有する第2のスタックゲート電極を前記半導体基板の前記主表面上に自己整合法で形成する工程とを備える、不揮発性半導体記憶装置の製造方法。 - 前記自己整合法で形成する工程は、前記第1のスタックゲート電極の側壁に第1の側壁絶縁膜を形成する工程と、
前記第1の側壁絶縁膜と一定の距離をおいて第2の側壁絶縁膜を形成する工程と、
前記第1の側壁絶縁膜と前記第2の側壁絶縁膜との間を埋め込むとともに、前記第1のスタックゲート電極と前記第1および前記第2の側壁絶縁膜との上を覆うように第1の導電膜を形成した後に、前記第1の側壁絶縁膜と前記第2の側壁絶縁膜との間にのみ前記第1の導電膜が残るように前記第1の導電膜を除去して前記第1の導電膜から前記第2のフローティングゲート電極を形成する工程と、
前記第2のフローティングゲート電極上に前記第2の絶縁膜を形成する工程と、
前記第1の側壁絶縁膜と前記第2の側壁絶縁膜との間を埋め込むとともに、前記第1のスタックゲート電極と前記第1および前記第2の側壁絶縁膜との上を覆うように第2の導電膜を形成した後に、前記第1の側壁絶縁膜と前記第2の側壁絶縁膜との間にのみ前記第2の導電膜が残るように前記第2の導電膜を除去して前記第2の導電膜から前記第2のコントロールゲート電極を形成する工程とを含むことを特徴とする、請求項5に記載の不揮発性半導体記憶装置の製造方法。
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