KR20180134519A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 수직하게 연장되는 채널홀들을 따라 배치되는 메모리 셀들을 포함하는 메모리 셀 영역, 및 메모리 셀 영역의 외측에 배치되며, 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함하는 주변 회로 영역을 포함하고, 저전압 트랜지스터들은 제1 게이트 유전층 및 금속을 포함하는 제1 게이트 전극층을 갖는 제1 트랜지스터들을 포함하고, 고전압 트랜지스터들은 제1 게이트 유전층보다 유전율이 낮은 제2 게이트 유전층 및 다결정 실리콘을 포함하는 제2 게이트 전극층을 갖는 제2 트랜지스터들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
전자 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 전자 장치 내의 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치의 동작을 위해 반도체 장치에 포함되는 트랜지스터들의 소형화도 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 증가되고 신뢰성이 확보된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 연장되는 채널홀들을 따라 배치되는 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역의 외측에 배치되며, 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함하는 주변 회로 영역을 포함하고, 상기 저전압 트랜지스터들은 제1 게이트 유전층 및 금속을 포함하는 제1 게이트 전극층을 갖는 제1 트랜지스터들을 포함하고, 상기 고전압 트랜지스터들은 상기 제1 게이트 유전층보다 유전율이 낮은 제2 게이트 유전층 및 다결정 실리콘을 포함하는 제2 게이트 전극층을 갖는 제2 트랜지스터들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 연장되는 채널홀들을 따라 배치되는 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역의 외측에 배치되며, 상기 메모리 셀들의 동작에 필요한 전기적 신호를 생성하는 제1 트랜지스터들 및 상기 메모리 셀들과 외부 호스트 사이의 통신에 필요한 전기적 신호를 생성하는 제2 트랜지스터들을 포함하는 주변 회로 영역을 포함하고, 상기 제1 트랜지스터들은 제1 게이트 유전층을 갖고, 상기 제2 트랜지스터들은 상기 제1 게이트 유전층보다 유전율이 낮은 제2 게이트 유전층을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 전하 저장층을 갖는 메모리 셀들을 포함하는 메모리 셀 영역, 및 상기 메모리 셀 영역의 외측에 배치되며, 고유전율 물질을 포함하는 제1 게이트 유전층 및 금속을 포함하는 제1 게이트 전극층을 갖는 제1 트랜지스터들 및 실리콘 산화물(SiO2)을 포함하는 제2 게이트 유전층 및 다결정 실리콘을 포함하는 제2 게이트 전극층을 갖는 제2 트랜지스터들을 포함하는 주변 회로 영역을 포함할 수 있다.
반도체 장치의 주변 회로 영역에 배치되는 트랜지스터들의 게이트 스택 구조를 서로 다르게 채용함으로써, 집적도가 증가되고 신뢰성이 확보된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 배치도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8a 내지 도 8h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 제어 로직(30)을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
제어 로직(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 회로(36)의 제어에 응답하여 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WLs)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BLs)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
제어 회로(36)는 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
제어 회로(36)는 입출력 회로(35)를 포함할 수 있다. 입출력 회로(35)는 내부적으로는 페이지 버퍼(34)와 연결되고, 외부적으로는 호스트와 연결되어 데이터(DATA)를 입출력 받을 수 있다. 입출력 회로(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 배치도이다.
도 2를 참조하면, 반도체 장치(10)는 메모리 셀 영역(CELL) 및 주변 회로 영역을 이루는 로우 디코더 영역(DEC), 페이지 버퍼 영역(PB) 및 기타 회로 영역(CCKT)을 포함할 수 있다.
메모리 셀 영역(CELL)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)가 배치되는 영역이고, 로우 디코더 영역(DEC)은 도 1의 로우 디코더(32), 페이지 버퍼 영역(PB)은 도 1의 페이지 버퍼(34), 기타 회로 영역(CCKT)은 도 1의 제어 회로(36)를 포함하는 그 밖의 회로들이 배치되는 영역일 수 있다. 다만, 도 2에 도시된 각 영역들의 배치 관계는 예시적인 것으로, 각 영역들의 배치는 이에 한정되지는 않는다.
메모리 셀 영역(CELL)의 일 방향, 예를 들어 x 방향에서의 적어도 일측에는 로우 디코더 영역(DEC)이 배치될 수 있으며, 일 방향, 예를 들어 y 방향에서의 적어도 일측에는 페이지 버퍼 영역(PB)이 배치될 수 있다. 이에 따라, 워드 라인들(WLs)(도 1 참조)은 메모리 셀 영역(CELL)에서 로우 디코더 영역(DEC)을 향하여 x 방향으로 연장되고, 비트 라인들(BLs)(도 1 참조)은 메모리 셀 영역(CELL)에서 페이지 버퍼 영역(PB)을 향하여 y 방향으로 연장될 수 있다.
기타 회로 영역(CCKT)은 페이지 버퍼 영역(PB)의 주위에 배치될 수 있으며, 입출력 회로(I/O) 및 고전압 발생 회로 등이 배치될 수 있다. 입출력 회로(I/O)는 반도체 장치(10)의 하단부에 배치되어 입출력 버스를 통해 외부로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치(10)에서, 각 영역들은 고전압 트랜지스터들 및 저전압 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 고전압 트랜지스터들은 메모리 셀들의 동작에 필요한 전기적 신호를 생성하는 트랜지스터들을 포함하고, 상기 저전압 트랜지스터들은 상기 메모리 셀들과 외부 호스트 사이의 통신에 필요한 전기적 신호를 생성하는 트랜지스터들을 포함할 수 있다.
예를 들어, 로우 디코더 영역(DEC)은 프로그램 동작 시의 프로그램 전압(Vpgm), 패스 전압(Vpass) 등을 발생시키는 고전압 트랜지스터들을 포함할 수 있다. 페이지 버퍼 영역(PB)은 읽기 동작 시의 읽기 전압(Vread) 및 소거 동작 시의 소거 전압(Verase)을 발생시키는 고전압 트랜지스터들을 포함할 수 있다. 기타 회로 영역(CCKT)에서, 입출력 회로(I/O)는 데이터의 입출력에 필요한 신호를 발생시키는 저전압 트랜지스터들을 포함할 수 있다. 이 경우, 상기 저전압 트랜지스터들은 고속 동작이 요구될 수 있어, 고전압 트랜지스터들을 포함하는 다른 트랜지스터들과 다른 구조를 가질 수 있다. 이에 대해서는 하기에 도 3 및 도 4를 참조하여 더욱 상세히 설명한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3을 참조하면, 반도체 장치(100)는 제1 및 제2 영역들(I, Ⅱ)을 포함하고, 제1 영역(I)에 배치된 제1 트랜지스터(TR1) 및 제2 영역(Ⅱ)에 배치된 제2 트랜지스터(TR2)를 포함할 수 있다.
제1 및 제2 영역들(I, Ⅱ)은 서로 인접한 영역들이거나 서로 이격된 영역들일 수도 있다. 제1 및 제2 영역들(I, Ⅱ)은 각각 도 2를 참조하여 설명한 주변 회로 영역의 적어도 일 영역일 수 있다. 제1 영역(I)은 저전압 트랜지스터가 배치되는 영역이고, 제2 영역(Ⅱ)은 고전압 트랜지스터가 배치되는 영역일 수 있다. 이에 따라, 제1 트랜지스터(TR1)는 저전압 트랜지스터이고, 제2 트랜지스터(TR2)는 고전압 트랜지스터일 수 있으며, 제1 트랜지스터(TR1)의 동작 전압이 제2 트랜지스터(TR2)의 동작 전압보다 낮을 수 있다. 예를 들어, 제1 트랜지스터(TR1)의 동작 전압은 1 V 내지 5 V의 범위이고, 제2 트랜지스터(TR2)의 동작 전압은 10 V 내지 40 V의 범위일 수 있다. 또한, 제1 트랜지스터(TR1)의 채널 길이(L1)는 제2 트랜지스터(TR2)의 채널 길이(L2)보다 짧을 수 있다. 제1 트랜지스터(TR1)의 채널 길이(L1)는 예를 들어, 100 nm 내지 500 nm의 범위일 수 있으며, 제2 트랜지스터(TR2)의 채널 길이(L2)는 예를 들어, 600 nm 내지 2000 nm의 범위일 수 있다.
기판(101) 내에는 웰(well) 영역들(105), 소자 분리 영역들(110) 및 소스/드레인 영역들(120)이 배치될 수 있으며, 기판(101) 상에는 게이트 스택(stack)들이 배치될 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
웰 영역들(105)은 기판(101) 내에 정의될 수 있으며, 기판(101)과 동일하거나 다른 타입의 불순물을 동일하거나 다른 농도로 포함할 수 있다. 상기 불순물은 트랜지스터들(TR1, TR2)의 타입에 따라, n형 불순물 또는 p형 불순물일 수 있다.
소자 분리 영역들(110)은 기판(101)에서 활성 영역을 정의할 수 있다. 소자 분리 영역들(110)은 절연 물질로 이루어질 수 있다. 소자 분리 영역들(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다. 소자 분리 영역들(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다.
제1 트랜지스터(TR1)는 게이트 유전층으로 제1 게이트 유전층(140) 및 제2 게이트 유전층(130A)을 포함하고, 게이트 전극층으로 제1 게이트 전극층(150) 및 제2 게이트 전극층(160)을 포함할 수 있다. 제2 게이트 유전층(130A), 제1 게이트 유전층(140), 제1 게이트 전극층(150) 및 제2 게이트 전극층(160)은 기판(101) 상에 순차적으로 적층되어 제1 트랜지스터(TR1)의 게이트 스택을 이룰 수 있다. 제1 트랜지스터(TR1)는 상기 게이트 스택 양 측에 배치된 스페이서들(170) 및 소스/드레인 영역들(120)을 더 포함할 수 있다.
제2 트랜지스터(TR2)는 게이트 유전층으로 제2 게이트 유전층(130B)을 포함하고, 게이트 전극층으로 제2 게이트 전극층(160)을 포함할 수 있다. 제2 게이트 유전층(130B) 및 제2 게이트 전극층(160)은 기판(101) 상에 순차적으로 적층되어 제2 트랜지스터(TR2)의 게이트 스택을 이룰 수 있다. 제2 트랜지스터(TR2)는 상기 게이트 스택 양 측에 배치된 스페이서들(170) 및 소스/드레인 영역들(120)을 더 포함할 수 있다.
소스/드레인 영역들(120)은 상기 게이트 스택들의 양측에서, 기판(101)의 웰 영역들(105) 내에 배치될 수 있다. 소스/드레인 영역들(120)은 제1 및 제2 트랜지스터들(TR1, TR2)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)은 인접한 웰 영역(105)과 다른 타입의 불순물을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 불순물을 포함하는 복수의 영역들을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 상면이 제1 게이트 전극층(150) 또는 제2 게이트 전극층(160)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태일 수도 있다.
제1 게이트 유전층(140)은 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화물(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 제1 게이트 유전층(140)은 5 Å 내지 100 Å의 범위의 두께를 가질 수 있다. 예시적인 실시예들에서, 제1 게이트 유전층(140)은 고유전율 물질 외에 고유전율에 도핑된 반도체 또는 금속 물질을 더 포함할 수 있다. 예를 들어, 제1 게이트 유전층(140)은 실리콘(Si) 또는 란탄(La)이 도핑된 하프늄 산화물(HfO2)을 포함할 수 있다.
제2 게이트 유전층(130A, 130B)은 제1 게이트 유전층(140)보다 유전율이 낮은 물질로 이루어질 수 있다. 제2 게이트 유전층(130A, 130B)은 산화물, 질화물 또는 산질화물일 수 있다. 예를 들어, 제2 게이트 유전층(130A, 130B)은 실리콘 산화물(SiO2)일 수 있다.
제2 게이트 유전층(130A, 130B)은 제1 및 제2 트랜지스터들(TR1, TR2)에서 서로 다른 두께를 가질 수 있다. 제1 트랜지스터(TR1)에서 제2 게이트 유전층(130A)은 제1 게이트 유전층(140)의 하부에 제1 두께(T1)로 배치될 수 있다. 제1 두께(T1)는 예를 들어, 5 Å 내지 100 Å의 범위를 가질 수 있다. 제2 트랜지스터(TR2)에서 제2 게이트 유전층(130B)은 제1 두께(T1)보다 두꺼운 제2 두께(T2)로 배치될 수 있다. 제2 두께(T2)는 예를 들어, 200 Å 내지 800 Å의 범위를 가질 수 있다. 제2 두께(T2)는 제1 트랜지스터(TR1)에서 제2 게이트 유전층(130A) 및 제2 게이트 유전층(140)의 두께의 합보다 클 수 있다.
제1 트랜지스터(TR1)는 기판(101)과 제2 게이트 유전층(140) 사이의 계면 품질을 확보하기 위하여 그 사이에 제1 게이트 유전층(130A)을 포함할 수 있다. 예시적인 실시예들에서, 제1 트랜지스터(TR1)는 제1 게이트 유전층(130A)을 포함하지 않을 수도 있으며, 이 경우 제2 게이트 유전층(140)이 기판(101)에 직접 접촉되도록 배치될 수 있다.
제1 게이트 전극층(150)은 금속 물질을 포함할 수 있다. 제1 게이트 전극층(150)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄화티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 코발트(Co), 루테듐(Ru), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
제2 게이트 전극층(160)은 다결정 실리콘(poly silicon)을 포함할 수 있다. 제1 게이트 전극층(150) 및 제2 게이트 전극층(160)의 두께는 실시예들에서 다양하게 변경될 수 있으며, 상대적인 두께는 도시된 것에 한정되지 않는다. 제1 트랜지스터(TR1)는 제2 게이트 전극층(160)을 포함할 수 있다. 다만, 예시적인 실시예들에서, 제1 트랜지스터(TR1)는 제2 게이트 전극층(160)을 포함하지 않을 수도 있다.
스페이서들(170)은 상기 게이트 스택들의 측벽 상에 배치될 수 있다. 스페이서들(170)은 소스/드레인 영역들(120)과 제1 및 제2 게이트 전극층들(150, 160)을 절연시킬 수 있다. 스페이서들(170)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 다층막으로 이루어질 수도 있다. 예시적인 실시예들에서, 제1 및 제2 트랜지스터들(TR1, TR2)은 서로 다른 구조의 스페이서들(170)을 가질 수도 있다.
제1 트랜지스터(TR1)는 고유전율의 제2 게이트 유전층(140) 및 제1 게이트 전극층(150)을 포함함으로써 고속 동작 특성 및 신뢰성이 향상될 수 있다. 따라서, 반도체 장치(100)의 주변 회로 영역의 트랜지스터들 중에서 고속 동작이 요구되는 저전압 트랜지스터들의 적어도 일부는 제1 트랜지스터(TR1)의 구조를 가질 수 있다. 예를 들어, 도 1을 참조하여 상술한 입출력 회로(35)를 구성하는 저전압 트랜지스터들의 적어도 일부는 제1 트랜지스터(TR1)의 구조를 가질 수 있다. 제2 트랜지스터(TR2)의 구조는 고전압을 발생시키거나 고전압을 전달하는 트랜지스터들에 적용될 수 있다. 이와 같이, 트랜지스터들의 기능을 고려하여 최적화된 구조를 각각 다른 최적화된 구조를 적용함으로써, 반도체 장치(100)의 동작 특성 및 신뢰성이 확보될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4를 참조하면, 반도체 장치(100a)는 제1 내지 제4 영역들(IA, IB, ⅡA, ⅡB)을 포함할 수 있다. 반도체 장치(100a)는 제1 영역(IA)에 배치된 N형의 제1 트랜지스터(TR1a), 제2 영역(IB)에 배치된 P형의 제1 트랜지스터(TR1b), 제3 영역(ⅡA)에 배치된 N형의 제2 트랜지스터(TR2a) 및 제4 영역(ⅡB)에 배치된 P형의 제2 트랜지스터(TR2b)를 포함할 수 있다.
제1 내지 제4 영역들(IA, IB, ⅡA, ⅡB)은 서로 인접한 영역들이거나 서로 이격된 영역들일 수도 있다. 제1 내지 제4 영역들(IA, IB, ⅡA, ⅡB)은 각각 도 2를 참조하여 설명한 주변 회로 영역의 적어도 일 영역일 수 있다. 제1 영역(IA) 및 제2 영역(IB)은 저전압 트랜지스터가 배치되는 영역이고, 제3 영역(ⅡA) 및 제4 영역(ⅡB)은 고전압 트랜지스터가 배치되는 영역일 수 있다. 제1 및 제2 트랜지스터들(TR1a, TR1b)은 각각 N형과 P형의 저전압 트랜지스터이고, 제3 및 제4 트랜지스터들(TR2a, TR2b)은 각각 N형과 P형의 고전압 트랜지스터일 수 있다.
제1 및 제2 웰 영역들(105A, 105B)은 기판(101) 내에 정의될 수 있으며, 서로 다른 타입의 불순물을 포함할 수 있다. 제1 웰 영역(105A)은 p형 불순물을 포함할 수 있으며, 제2 웰 영역들(105B)은 n형 불순물을 포함할 수 있다. 제3 영역(ⅡA)은 별도의 웰 영역을 포함하지 않을 수 있으며, 기판(101)이 웰 영역으로 작용할 수 있다. 이 경우, 기판(101)은 소정의 p형 불순물을 포함할 수 있으며, 불순물의 농도는 제1 웰 영역(105A)의 불순물의 농도보다 낮을 수 있다.
제1 및 제2 소스/드레인 영역들(120A, 120B)은 게이트 스택들의 양측에서, 기판(101)의 제1 및 제2 웰 영역들(105A, 105B) 내에 배치될 수 있다. 제1 소스/드레인 영역들(120A)은 n형 불순물을 포함할 수 있으며, 제2 소스/드레인 영역들(120B)은 p형 불순물을 포함할 수 있다. 예시적인 실시예들에서, 제1 내지 제4 영역들(IA, IB, ⅡA, ⅡB)의 제1 및 제2 소스/드레인 영역들(120A, 120B)의 서로 다른 불순물 농도를 가질 수도 있다.
제1 트랜지스터(TR1a)는 게이트 유전층으로 제1 게이트 유전층(140) 및 제2 게이트 유전층(130A)을 포함하고, 게이트 전극층으로 제1 금속층(150b)을 포함할 수 있다. 제2 게이트 유전층(130A), 제1 게이트 유전층(140), 제1 금속층(150b) 및 제2 게이트 전극층(160)은 기판(101) 상에 순차적으로 적층되어 제1 트랜지스터(TR1a)의 게이트 스택을 이룰 수 있다. 게이트 스택을 이루는 상기 층들은 순차적으로 직접 접촉되도록 적층될 수 있다. 예를 들어, 제1 게이트 유전층(140)은 제1 금속층(150b)과 직접 접촉될 수 있다. 도 4에서, 도 3과 동일한 도면 번호는 동일한 구성을 나타내므로 그에 대한 설명도 동일하게 적용될 수 있다.
제2 트랜지스터(TR2)의 게이트 스택은 제1 트랜지스터(TR1)의 게이트 스택과 유사하나, 제2 트랜지스터(TR2)는 게이트 전극층으로 제1 금속층(150b) 하부의 제2 금속층(150a)을 더 포함할 수 있다. 제2 게이트 유전층(130A), 제1 게이트 유전층(140), 제2 금속층(150a), 제1 금속층(150b) 및 제2 게이트 전극층(160)은 기판(101) 상에 순차적으로 적층되어 제2 트랜지스터(TR1b)의 게이트 스택을 이룰 수 있다. 제1 게이트 유전층(140)은 제2 금속층(150a)과 직접 접촉될 수 있다.
예시적인 실시예들에서, 제1 트랜지스터(TR1a)도 게이트 전극층으로 제2 금속층(150a)을 더 포함할 수도 있다. 즉, 제1 및 제2 트랜지스터들(TR1a, TR1b)은 각각 제1 금속층(150b) 및 제2 금속층(150a)을 포함하되, 추가적으로 다른 금속층을 더 포함하도록 변경될 수 있다. 또한, 제1 및 제2 트랜지스터들(TR1a, TR1b)이 각각 복수 개 있는 경우, 서로 다른 게이트 전극층의 구조 및/또는 두께를 가질 수 있다.
제2 금속층(150a)은 일함수(work function)가 제1 금속층(150b)보다 클 수 있다. 제1 금속층(150b)은 n형 금속을 포함할 수 있으며, 제2 금속층(150a)은 p형 금속을 포함할 수 있다. 예를 들어, 상기 n형 금속은 일함수가 4.3 eV 이하인 금속일 수 있으며, 상기 p형 금속은 일함수가 4.4 eV 이상인 금속일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 금속층(150b)은 알루미늄(Al)이고 제2 금속층(150a)은 티타늄 질화물(TiN)일 수 있다.
제3 및 제4 트랜지스터들(TR2a, TR2b)은 게이트 유전층으로 제2 게이트 유전층(130B)을 포함하고, 게이트 전극층으로 제2 게이트 전극층(160)을 포함할 수 있다. 제2 게이트 유전층(130B) 및 제2 게이트 전극층(160)은 기판(101) 상에 순차적으로 적층되어 제3 및 제4 트랜지스터들(TR2a, TR2b)의 게이트 스택을 이룰 수 있다. 제2 게이트 유전층(130B)은 제2 게이트 전극층(160)과 직접 접촉될 수 있다.
제1 내지 제4 트랜지스터들(TR1a, TR1b, TR2a, TR2b)은 각각 상기 게이트 스택 양 측에 배치된 스페이서들(170) 및 소스/드레인 영역들(120A, 120B)을 더 포함할 수 있다.
제1 및 제2 트랜지스터들(TR1a, TR1b)는 고유전율의 제2 게이트 유전층(140) 및 제1 및 제2 금속층들(150a, 150b)을 포함하는 게이트 전극층을 포함함으로써 상대적으로 작은 사이즈를 갖더라도 누설 전류가 감소하여 신뢰성이 향상될 수 있으며, 캐패시턴스가 확보되어 고속 동작이 가능할 수 있다. 따라서, 반도체 장치(100a)의 주변 회로 영역의 트랜지스터들 중에서 특히 고속 동작이 요구되는 적어도 일부의 저전압 N형 및 P형 트랜지스터들은 제1 및 제2 트랜지스터들(TR1a, TR1b)의 구조를 가질 수 있다. 예를 들어, 도 1 및 도 2를 참조하여 설명한 입출력 회로(35)(도 1 참조)의 저전압 트랜지스터들을 포함하는 적어도 일부의 저전압 트랜지스터들은 제1 및 제2 트랜지스터들(TR1a, TR1b)의 구조를 가질 수 있다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5를 참조하면, 반도체 장치(100b)의 제2 트랜지스터(TR1b)는, 도 4의 실시예에서와 달리, 게이트 전극층으로 제2 금속층(150a)만을 포함할 수 있다. 따라서, 제2 트랜지스터(TR2)의 게이트 스택은 기판(101) 상에 순차적으로 적층된 제2 게이트 유전층(130A), 제1 게이트 유전층(140), 제2 금속층(150a) 및 제2 게이트 전극층(160)을 포함할 수 있다.
도 6을 참조하면, 반도체 장치(100c)의 제1 및 제2 트랜지스터들(TR1a, TR1b)은 제1 및 제2 도전층들(152A, 152B, 154)을 포함하는 제1 게이트 전극층(150c, 150d)을 포함할 수 있다.
제1 및 제2 도전층들(152A, 152B, 154)은 서로 일함수가 다른 금속층일 수 있다. 제1 트랜지스터(TR1a)의 제1 도전층(152A)의 두께(T3)는 제2 트랜지스터(TR1b)의 제1 도전층(152B)의 두께(T4)보다 작을 수 있다. 제1 도전층(152A, 152B)은 p형 금속을 포함할 수 있으며, 제2 도전층들(154)은 n형 금속을 포함할 수 있으나 이에 한정되지는 않는다. 제1 및 제2 트랜지스터들(TR1a, TR1b)은 동일한 제1 게이트 전극층(150c, 150d)의 스택을 가지면서도, 제1 및 제2 도전층들(152A, 152B, 154)의 두께를 다르게 조절함으로써 목적하는 문턱 전압(threshold voltage)을 갖는 트랜지스터를 구현할 수 있다.
도 7을 참조하면, 반도체 장치(100d)의 제3 및 제4 트랜지스터들(TR2a, TR2b)은 게이트 유전층으로 제2 게이트 유전층(130B) 및 제2 게이트 유전층(130B) 상에 적층되는 제1 게이트 유전층(140)을 더 포함할 수 있다. 따라서, 제3 및 제4 트랜지스터들(TR2a, TR2b)의 게이트 스택은 기판(101) 상에 순차적으로 적층된 제2 게이트 유전층(130B), 제1 게이트 유전층(140) 및 제2 게이트 전극층(160)을 포함할 수 있다.
제2 게이트 유전층(130B)의 두께는 제1 및 제2 트랜지스터들(TR1a, TR1b)의 제2 게이트 유전층(130A)의 두께보다 두꺼울 수 있으나, 이에 한정되지 않는다. 예시적인 실시예들에서, 제2 게이트 유전층(130B)의 두께는 제1 및 제2 트랜지스터들(TR1a, TR1b)의 제2 게이트 유전층(130A)의 두께와 동일할 수 있으며, 제1 게이트 유전층(140)의 두께도 제1 및 제2 트랜지스터들(TR1a, TR1b)에서와 동일할 수 있다.
도 8a 내지 도 8h는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 8a를 참조하면, 제1 내지 제4 영역들(IA, IB, ⅡA, ⅡB)을 포함하는 기판(101)이 제공될 수 있으며, 기판(101) 내에 제1 및 제2 웰 영역들(105A, 105B)을 형성하고, 제2 게이트 유전층(130A, 130B)을 형성할 수 있다.
제1 및 제2 웰 영역들(105A, 105B)은 마스크층을 형성하고 이온 주입 공정을 통해 불순물을 주입함으로써 형성할 수 있다. 제1 영역(IA)을 노출하는 마스크층을 형성하고 p형 불순물을 주입하여 제1 웰 영역(105A)을 형성하고, 제2 및 제4 영역들(IB, ⅡB)을 노출하는 마스크층을 형성하고 n형 불순물을 주입하여 제2 웰 영역(105B)을 형성할 수 있다. 제1 및 제3 영역들(IA, ⅡA)에서, 제1 웰 영역(105A)의 하부 및 이에 대응되는 깊이의 영역에, 제1 웰 영역(105A)과 다른 도전형의 불순물을 포함하는 딥 웰(deep well) 영역을 더 형성할 수도 있다.
제2 게이트 유전층(130A, 130B)은 예를 들어, 열산화(thermal oxidation) 공정과 같은 산화 공정을 이용하여 형성할 수 있다. 먼저 제3 및 제4 영역들(ⅡA, ⅡB)에 제2 게이트 유전층(130B)의 전부 또는 일부를 형성한 후, 제1 및 제2 영역들(IA, IB)에서 이를 제거하고 제2 게이트 유전층(130A)을 형성할 수 있다. 이 때, 제2 게이트 유전층(130A)은 제1 내지 제4 영역들(IA, IB, ⅡA, ⅡB) 전체에 대한 산화 공정을 수행하여 형성하거나, 제1 및 제2 영역들(IA, IB)에 대해서만 산화 공정을 수행하여 형성할 수 있다. 이에 의해 제2 게이트 유전층(130A, 130B)은 제1 및 제2 영역들(IA, IB)과 제3 및 제4 영역들(ⅡA, ⅡB)에서 서로 다른 두께를 갖도록 형성될 수 있다.
도 8b를 참조하면, 제1 및 제2 영역들(IA, IB)에 제1 게이트 유전층(140)을 형성할 수 있다. 제1 게이트 유전층(140)은 제2 게이트 유전층(130A)과 접촉하도록 제2 게이트 유전층(130A) 상에 형성할 수 있다.
제1 게이트 유전층(140)은 고유전 물질일 수 있으며, 예를 들어, 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성할 수 있다. 전체 영역에 제1 게이트 유전층(140)을 형성한 후 제3 및 제4 영역들(ⅡA, ⅡB)에서 이를 제거함으로써 제1 및 제2 영역들(IA, IB)에만 제1 게이트 유전층(140)을 형성할 수 있다. 또는, 제3 및 제4 영역들(ⅡA, ⅡB)에 마스크층을 형성한 후 증착 공정을 수행하고 상기 마스크층을 제거함으로써 제1 및 제2 영역들(IA, IB)에만 제1 게이트 유전층(140)을 형성할 수 있다. 도 7을 참조하여 상술한 실시예의 경우, 본 단계에서 전체 영역에 제1 게이트 유전층(140)을 형성함으로써 제조될 수 있다.
도 8c를 참조하면, 제2 영역(IB)에 제2 금속층(150a)을 형성할 수 있다. 제2 금속층(150a)은 제2 영역(IB)에서 제1 게이트 유전층(140)과 접촉하도록 제1 게이트 유전층(140) 상에 형성할 수 있다.
제2 금속층(150a)은 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD)을 이용하여 형성할 수 있다. 전체 영역에 제2 금속층(150a)을 형성한 후 제1, 제3 및 제4 영역들(IA, ⅡA, ⅡB)에서 이를 제거하여, 제2 영역(IB)에만 제2 금속층(150a)을 형성할 수 있다.
도 8d를 참조하면, 제1 및 제2 영역들(IA, IB)에 제1 금속층(150b)을 형성할 수 있다. 제1 금속층(150b)은 제1 영역(IA)에서 제1 게이트 유전층(140)과 접촉하도록 제1 게이트 유전층(140) 상에 형성하고, 제2 영역(IB)에서 제2 금속층(150a)과 접촉하도록 제2 금속층(150a) 상에 형성할 수 있다.
제1 금속층(150b)은 제2 금속층(150a)과 유사한 방식으로 형성할 수 있으며, ALD, CVD 또는 PVD를 이용하여 형성할 수 있다. 도 5를 참조하여 상술한 실시예의 경우, 본 단계에서 제1 영역(IA)에만 제1 금속층(150b)을 형성함으로써 제조될 수 있다.
도 8e를 참조하면, 전체 영역에 소자 분리 영역들(110)을 형성할 수 있다.
소자 분리 영역들(110)은 STI 공정을 이용하여, 기판(101)의 일부를 제거하여 트렌치를 형성하고 상기 트렌치를 절연 물질로 채움으로써 형성할 수 있다. 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 상기 트렌치 내에만 절연 물질이 채워지게 할 수 있으며, 이를 위하여 별도의 CMP 스톱퍼(stopper)층을 형성할 수도 있다. 예시적인 실시예들에서, 고전압 트랜지스터들이 배치되는 고전압 영역인 제3 및 제4 영역들(ⅡA, ⅡB)의 소자 분리 영역들(110)이 저전압 영역인 제1 및 제2 영역들(IA, IB)의 소자 분리 영역들(110)보다 깊게 형성될 수 있다.
예시적인 실시예들에서, 본 단계는 다른 공정 단계에서 수행될 수도 있다. 예를 들어, 제2 게이트 유전층(130A, 130B)의 형성 이후, 또는 제1 게이트 유전층(140)의 형성 이후에 수행될 수도 있다.
도 8f를 참조하면, 전체 영역에 제2 게이트 전극층(160)을 형성할 수 있다. 제2 게이트 전극층(160)은 제1 및 제2 영역들(IA, IB)에서 제1 금속층(150b)과 접촉하도록 제1 금속층(150b) 상에 형성할 수 있으며, 제3 및 제4 영역들(ⅡA, ⅡB)에서 제2 게이트 유전층(130B)과 접촉하도록 제2 게이트 유전층(130B) 상에 형성할 수 있다.
제2 게이트 전극층(160)은 예를 들어, CVD를 이용하여 형성할 수 있다.
도 8g를 참조하면, 전체 영역에서 제2 게이트 유전층(130A, 130B), 제1 게이트 유전층(140), 제1 금속층(150b), 제2 금속층(150a) 및 제2 게이트 전극층(160)의 적층 구조물을 식각하여 게이트 스택들을 형성할 수 있다.
마스크층을 먼저 형성한 후, 노출된 상기 적층 구조물을 건식 식각에 의해 제거하여 각 영역들에 게이트 스택들을 형성할 수 있다.
도 8h를 참조하면, 상기 게이트 스택들의 측벽에 스페이서들(170)을 형성할 수 있다.
스페이서들(170)은 절연성 물질을 증착한 후 이방성 식각을 이용하여 상기 게이트 스택들의 측벽에만 잔존하도록 일부를 제거함으로써 형성할 수 있다.
다음으로, 도 4를 함께 참조하면, 스페이서들(170) 양 측의 기판(101) 내에 이온 주입 공정에 의해 불순물을 주입하여 소스/드레인 영역들(102A, 102B)을 형성함으로써 도 4의 반도체 장치(100a)가 제조될 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 9a의 평면도에서는 이해를 돕기 위해 주요 구성들의 레이아웃만 도시하였다. 도 9b는 도 9a의 IXa-IXa', IXb-IXb' 및 IXc-IXc'를 따른 단면을 도시한다.
도 9a 및 도 9b를 참조하면, 반도체 장치(200)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 도 9a의 평면도에서는 이해를 돕기 위해 주요 구성들의 레이아웃만 도시하였다.
메모리 셀 영역(CELL)은 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(240)이 내부에 배치되는 채널홀들(CH) 및 채널홀들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(211-210: 210) 및 복수의 셀 게이트 전극들(221-228: 220)을 포함할 수 있다. 또한, 메모리 셀 영역(CELL)은 채널 영역(240)과 셀 게이트 전극들(220)의 사이에 배치되는 제1 및 제2 셀 게이트 유전층들(232, 234), 채널 영역들(240)의 하부에 배치되는 에피택셜층들(205), 채널홀들(CH)의 상단의 채널 패드들(260) 및 공통 소스 라인(CSL)을 더 포함할 수 있다.
채널홀들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널홀들(CH) 내에서 채널 영역(240)은 내부의 채널 절연층(252)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(252)이 없는 기둥 형상을 가질 수도 있다. 셀 게이트 전극들(220) 각각은 접지 선택 트랜지스터, 복수의 메모리 셀 및 스트링 선택 트랜지스터의 게이트를 이룰 수 있으며, 반도체 장치(200)의 용량에 따라서 셀 게이트 전극들(220)의 개수가 결정될 수 있다. 셀 게이트 전극들(220)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 셀 게이트 유전층(232)은 채널홀(CH) 내에서 셀 게이트 전극들(220)과 채널 영역(240)의 사이에 배치될 수 있고, 제2 셀 게이트 유전층(234)은 셀 게이트 전극들(220)을 따라 기판(101)에 수평하게 연장되도록 배치될 수 있다. 제1 셀 게이트 유전층(232)은 채널 영역(240)으로부터 순차적으로 적층된 터널링층 및 전하 저장층을 포함할 수 있다. 상기 터널링층은 예를 들어, 주변 회로 영역(PERI)의 제2 게이트 유전층(130A, 130B)과 동일한 물질의 층을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 제2 셀 게이트 유전층(234)은 블록킹층을 포함할 수 있으며, 주변 회로 영역(PERI)의 제1 게이트 유전층(140)과 동일한 물질의 층을 포함할 수 있다.
메모리 셀 영역(CELL)의 일 측에서 복수의 셀 게이트 전극들(220)은 계단 모양을 이루며 서로 다른 길이로 연장될 수 있으며, 워드 라인 플러그들(PLG1)과 연결될 수 있다.
주변 회로 영역(PERI)은 저전압 트랜지스터가 배치되는 제1 영역(I) 및 고전압 트랜지스터가 배치되는 제2 영역(Ⅱ)을 포함할 수 있다. 주변 회로 영역(PERI)에는 활성 영역(ACT) 및 게이트 스택들(GATE1, GATE2)을 포함하는 제1 및 제2 트랜지스터들(TR1, TR2)이 배치될 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)에 대한 설명은 도 3 내지 도 7을 참조하여 상술한 설명이 동일하게 적용될 수 있다. 주변 회로 영역(PERI)은 활성 영역(ACT) 및 게이트 스택들(GATE1, GATE2)과 연결되는 회로 플러그들(PLG2)을 더 포함할 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)을 먼저 형성한 후, 메모리 셀 영역(CELL)을 형성하여 제조될 수 있다. 다만, 워드라인 플러그들(PLG1)과 회로 플러그들(PLG2)은 동일 공정 단계에서 함께 형성될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10을 참조하면, 반도체 장치(300)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 9b를 참조하여 상술한 것과 같이 셀 기판(201), 셀 기판(201) 상면에 수직한 방향으로 연장되는 채널홀들(CH), 복수의 층간 절연층들(210) 및 복수의 셀 게이트 전극들(220)을 포함할 수 있다. 또한, 메모리 셀 영역(CELL)은 채널 패드들(160)과 연결되는 콘택 플러그들(CP) 및 비트 라인들(BL), 워드 라인 플러그들(PLG1)과 연결되는 패드들(PAD) 및 금속 라인(ML)을 더 포함할 수 있다.
주변 회로 영역(PERI)은 복수의 제1 트랜지스터들(TR1)을 포함할 수 있으며, 도시되지 않은 영역에 배치된, 도 3 내지 도 7을 참조하여 상술한 제2 트랜지스터들(TR2)도 포함할 수 있다. 주변 회로 영역(PERI)은 제1 트랜지스터들(TR1) 상부의 회로 절연층들(180), 및 회로 절연층들(180) 내에 배치되며 제1 트랜지스터들(TR1)과 전기적으로 연결되는 수직 및 수평 배선 라인들(172, 174)을 더 포함할 수 있다. 메모리 셀 영역(CELL)의 셀 게이트 전극들(220)은 금속 라인(ML) 및 회로 플러그(PLG2)를 통해 주변 회로 영역(PERI)의 제1 트랜지스터(TR1)와 연결될 수 있다.
반도체 장치(300)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 셀 기판(201)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 셀 기판(201)은 기판(101)과 동일한 크기를 갖거나, 기판(101)보다 작게 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
105: 웰 영역
110: 소자 분리 영역
120: 소스/드레인 영역
130: 제2 게이트 유전층
140: 제1 게이트 유전층
150: 제1 게이트 전극층
160: 제2 게이트 전극층
170: 스페이서

Claims (10)

  1. 기판 상에 수직하게 연장되는 채널홀들을 따라 배치되는 메모리 셀들을 포함하는 메모리 셀 영역; 및
    상기 메모리 셀 영역의 외측에 배치되며, 저전압 트랜지스터들 및 고전압 트랜지스터들을 포함하는 주변 회로 영역을 포함하고,
    상기 저전압 트랜지스터들은 제1 게이트 유전층 및 금속을 포함하는 제1 게이트 전극층을 갖는 제1 트랜지스터들을 포함하고, 상기 고전압 트랜지스터들은 상기 제1 게이트 유전층보다 유전율이 낮은 제2 게이트 유전층 및 다결정 실리콘을 포함하는 제2 게이트 전극층을 갖는 제2 트랜지스터들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 유전층과 상기 제1 게이트 전극층은 직접 접촉되어 배치되고, 상기 제2 게이트 유전층과 상기 제2 게이트 전극층은 직접 접촉되어 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터들은 상기 제1 게이트 유전층의 하부에 배치되는 상기 제2 게이트 유전층을 더 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터들은 N형 트랜지스터들 및 P형 트랜지스터들을 포함하고,
    상기 N형 트랜지스터들의 상기 제1 게이트 전극층은 제1 금속층을 포함하고, 상기 P형 트랜지스터들의 상기 제1 게이트 전극층은 상기 제1 금속층보다 일함수가 큰 제2 금속층을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 트랜지스터들은 N형 트랜지스터들 및 P형 트랜지스터들을 포함하고, 상기 제1 게이트 전극층은 제1 도전층 및 제2 도전층을 포함하며,
    상기 N형 트랜지스터들 및 상기 P형 트랜지스터들에서 상기 제1 도전층 및 상기 제2 도전층 중 적어도 하나의 두께가 서로 다른 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 트랜지스터들은 상기 제1 게이트 전극층 상에 적층되는 상기 제2 게이트 전극층을 더 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 트랜지스터들은 입출력 회로에 포함되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 메모리 셀들은,
    상기 채널홀들 내에 배치되는 채널 영역;
    상기 채널 영역 상에 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 셀 게이트 유전층; 및
    상기 채널홀들을 둘러싸며, 금속을 포함하는 셀 게이트 전극층을 포함하는 반도체 장치.
  9. 기판 상에 수직하게 연장되는 채널홀들을 따라 배치되는 메모리 셀들을 포함하는 메모리 셀 영역; 및
    상기 메모리 셀 영역의 외측에 배치되며, 상기 메모리 셀들의 동작에 필요한 전기적 신호를 생성하는 제1 트랜지스터들 및 상기 메모리 셀들과 외부 호스트 사이의 통신에 필요한 전기적 신호를 생성하는 제2 트랜지스터들을 포함하는 주변 회로 영역을 포함하고,
    상기 제1 트랜지스터들은 제1 게이트 유전층을 갖고, 상기 제2 트랜지스터들은 상기 제1 게이트 유전층보다 유전율이 낮은 제2 게이트 유전층을 갖는 반도체 장치.
  10. 전하 저장층을 갖는 메모리 셀들을 포함하는 메모리 셀 영역; 및
    상기 메모리 셀 영역의 외측에 배치되며, 고유전율 물질을 포함하는 제1 게이트 유전층 및 금속을 포함하는 제1 게이트 전극층을 갖는 제1 트랜지스터들 및 실리콘 산화물(SiO2)을 포함하는 제2 게이트 유전층 및 다결정 실리콘을 포함하는 제2 게이트 전극층을 갖는 제2 트랜지스터들을 포함하는 주변 회로 영역을 포함하는 반도체 장치.
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