KR20170043977A - 메모리 장치 - Google Patents

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KR20170043977A
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윤장근
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 및 상기 채널 영역에 인접하도록 기판 상에 적층되는 복수의 게이트 전극층을 갖는 셀 영역, 및 상기 셀 영역의 주변에 배치되는 제1 활성 영역과 상기 제1 활성 영역보다 큰 면적을 갖는 제2 활성 영역, 상기 제1 활성 영역에 연결되는 복수의 제1 컨택, 및 상기 제2 활성 영역에 연결되는 복수의 제2 컨택을 갖는 주변 회로 영역을 포함하고, 상기 복수의 제1 컨택 사이의 간격은 상기 제 복수의 제2 컨택 사이의 간격보다 작다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 수직 구조의 메모리 장치에서 층간 절연층의 파손을 방지함으로써 신뢰성을 개선하고자 하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 및 상기 채널 영역에 인접하도록 기판 상에 적층되는 복수의 게이트 전극층을 갖는 셀 영역, 및 상기 셀 영역의 주변에 배치되는 제1 활성 영역과 상기 제1 활성 영역보다 큰 면적을 갖는 제2 활성 영역, 상기 제1 활성 영역에 연결되는 복수의 제1 컨택, 및 상기 제2 활성 영역에 연결되는 복수의 제2 컨택을 갖는 주변 회로 영역을 포함하고, 상기 복수의 제1 컨택 사이의 간격은 상기 제 복수의 제2 컨택 사이의 간격보다 작다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 메모리 셀 소자, 상기 복수의 메모리 셀 소자의 주변에 배치되는 제1 및 제2 활성 영역, 상기 제1 활성 영역에 연결되며, 소정의 제1 간격을 따라 배치되는 복수의 제1 컨택, 및 상기 제2 활성 영역에 연결되며, 상기 제1 간격보다 큰 제2 간격을 따라 배치되는 복수의 제2 컨택을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판, 상기 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하며 상기 기판 상에 적층되는 복수의 게이트 전극층, 상기 복수의 게이트 전극층 주변에 배치되는 복수의 주변 회로 소자, 및 상기 복수의 게이트 전극층 및 상기 복수의 주변 회로 소자 상에 배치되는 층간 절연층을 포함하며, 상기 복수의 주변 회로 소자는 소정의 기준 크기보다 작은 제1 주변 회로 소자 및 상기 기준 크기보다 큰 제2 주변 회로 소자를 포함하고, 상기 제1 주변 회로 소자에 연결되는 복수의 제1 컨택 사이의 간격은, 상기 제2 주변 회로 소자에 연결되는 복수의 제2 컨택 사이의 간격보다 작다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 주변 회로 소자의 활성 영역에 연결되는 컨택을 형성함에 있어서, 활성 영역의 크기에 따라 컨택 사이의 간격을 서로 다르게 조절한다. 임의의 기준값보다 큰 활성 영역에 대해, 컨택 사이의 간격을 증가시킴으로써, 컨택 사이의 공간에서 발생하는 층간 절연층의 파손을 방지하고 메모리 장치의 신뢰성을 높일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 4는 도 3에 도시한 메모리 장치의 I-I` 방향의 단면을 도시한 단면도이다.
도 5는 도 3에 도시한 메모리 장치의 A 영역을 도시한 부분 사시도이다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 7은 도 6에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
도 8 내지 도 23은 도 3 내지 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 24 및 도 25는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 본 발명의 내용은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(10)는 메모리 셀 어레이(20), 로우 디코더(30) 및 코어 로직 회로(55)를 포함할 수 있다. 코어 로직 회로(55)는 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(20)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)는 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 3에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(C)과, 셀 영역(C)에 인접하는 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)은, 기판(101)의 상면에 수직하는 방향으로 연장되는 채널 영역(CH), 채널 영역(CH)에 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층에 연결되는 복수의 셀 컨택(181-186) 등을 포함할 수 있다. 한편, 주변 회로 영역(P)은 기판(101) 상에 형성되는 주변 회로 소자(210, 230)에 연결되는 복수의 주변 컨택(220, 240)을 포함할 수 있다. 셀 영역(C)에서, 채널 영역(CH)과 게이트 전극층은 분리 절연층(102)에 의해 복수의 영역으로 구분될 수 있다.
기판(101)의 상면은 X-Y 평면에 대응할 수 있으며, 채널 영역(CH)과 복수의 컨택(180)은 기판(101)의 상면에 수직하는 방향(도 3의 Z축 방향)을 따라 연장될 수 있다. 한편, 복수의 셀 컨택(181-186)에 연결되는 복수의 게이트 전극층은 X-Y 평면에 대응하는 기판(101)의 상면에 Z축 방향을 따라 적층 배치될 수 있다.
채널 영역(CH)은 X-Y 평면에서 서로 이격되어 배치될 수 있다. 채널 영역(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 3a에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(102)을 사이에 두고 인접하는 채널 영역(CH)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
복수의 게이트 전극층과 채널 영역(CH) 등은 공통 소스 라인(103), 및 공통 소스 라인(103)의 주변에 배치되는 분리 절연층(102)에 의해 복수의 영역으로 구분될 수 있다. 공통 소스 라인(103)과 분리 절연층(102)에 의해 정의되는 복수의 영역 각각은 메모리 장치(100)의 단위 셀(UNIT CELL)로 제공될 수 있다. 공통 소스 라인(103)의 Z축 방향 하부에는 소스 영역이 마련될 수 있다.
셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 기판(101) 상에는 층간 절연층이 마련될 수 있다. 층간 절연층은 복수의 게이트 전극층 및 주변 회로 소자(210, 230) 등을 덮는 절연층으로서, 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다. 도 3에서는, 메모리 장치(100)의 내부 구조를 보다 자세히 설명하기 위해, 층간 절연층을 제외한 형태로 도시하였다.
주변 회로 소자(210, 230)는 수평 트랜지스터를 포함할 수 있으며, 드레인 또는 소스 영역 등으로 제공되는 활성 영역(212, 232)과, 수평 게이트 전극층(211, 231) 등을 포함할 수 있다. 활성 영역(212, 232)은 기판(101)의 일부 영역에 불순물을 주입함으로써 형성될 수 있으며, 활성 영역(212, 232)과 수평 게이트 전극층(211, 231)은 서로 교차할 수 있다. 활성 영역(212, 232)과 수평 게이트 전극층(211, 231)에는 복수의 주변 컨택(210, 230)이 각각 연결될 수 있다.
복수의 주변 컨택은, 제1 주변 회로 소자(210)에 연결되는 제1 주변 컨택(220)과, 제2 주변 회로 소자(230)에 연결되는 제2 주변 컨택(240)을 포함할 수 있다. 제1 주변 컨택(220)은, 제1 수평 게이트 전극층(211)에 연결되는 제1 게이트 컨택(221) 및 제1 활성 영역(212)에 연결되는 제1 활성 컨택(222)을 포함할 수 있다. 또한, 제2 주변 컨택(240)은 제2 수평 게이트 전극층(231)에 연결되는 제2 게이트 컨택(241)과, 제2 활성 영역(232)에 연결되는 제2 활성 컨택(242)을 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치(100)에서, 주변 회로 영역(P)의 활성 영역(212, 232)에 연결되는 활성 컨택(222, 242) 사이의 간격 및 개수는, 활성 영역(212, 232)의 크기에 따라 결정될 수 있다. 도 3에 도시한 실시예에서, 제1 활성 영역(212)의 크기는, 제2 활성 영역(232)의 크기보다 작을 수 있다. 또한, 제1 활성 영역(212)에 연결되는 제1 활성 컨택(222) 사이의 간격 P1은 제2 활성 영역(232)에 연결되는 제2 활성 컨택(242) 사이의 간격 P2보다 작을 수 있다.
일반적으로, 넓은 면적의 활성 영역을 갖는 주변 회로 소자의 경우, 하나의 활성 영역에 연결되는 컨택의 개수가 증가한다. 반면, 하나의 활성 영역에 연결되는 컨택 사이의 간격은, 활성 영역의 크기와 관계없이 일정할 수 있다. 이 경우, 상대적으로 큰 활성 영역에 연결되는 활성 컨택 사이의 공간에 가해지는 스트레스로 인해, 활성 컨택 사이의 층간 절연층에 크랙이 발생할 수 있다.
본 발명의 실시예에서는 이러한 문제를 해결하기 위해, 활성 영역(212, 232)의 크기에 따라 활성 컨택(222, 242) 사이의 간격을 서로 다르게 설정할 수 있다. 도 1에 도시한 실시예에서 제1 활성 컨택(222) 사이의 간격 P1보다 제2 활성 컨택(242) 사이의 간격 P2가 더 크도록 활성 컨택(222, 242)을 형성할 수 있다. 따라서, 제2 활성 컨택(242) 사이에 위치한 층간 절연층에서 발생할 수 있는 크랙을 방지할 수 있다.
한편, 제1 및 제2 활성 컨택(222, 242) 각각의 폭인 W1, W2는 서로 실질적으로 같을 수 있다. 동일한 폭을 갖는 제1 및 제2 활성 컨택(222, 242) 사이의 간격이 달라지므로, 제1 활성 컨택(222)의 중심 사이의 간격인 P2 역시, 제2 활성 컨택(242)의 중심 사이의 간격 P4보다 작을 수 있다. 일 실시예에서, 상대적으로 넓은 간격을 가지면서 형성되는 제2 활성 컨택(242)의 폭 W2가, 공정상에서 발생할 수 있는 차이로 제1 활성 컨택(222)의 폭 W1보다 클 수도 있다.
제1 주변 회로 소자(210)보다 상대적으로 큰 제2 주변 회로 소자(230)에 연결되는 제2 활성 컨택(242) 사이의 간격을 결정할 때는, 제2 주변 회로 소자(230)의 전류 특성이 고려될 수 있다. 제2 주변 회로 소자(230)의 전류 특성은, 제2 활성 영역(232)에 연결되는 제2 활성 컨택(242)의 개수가 증가할수록 양호해지지만, 제2 활성 컨택(242)의 개수가 증가하면 제2 활성 컨택(242) 사이의 간격이 감소하게 되어 층간 절연층에 크랙이 쉽게 발생할 수 있다.
따라서, 층간 절연층의 크랙 발생을 억제할 수 있을 정도로 제2 활성 컨택(242) 사이의 간격을 확보함과 동시에, 제2 활성 컨택(242)의 개수가 지나치게 줄어들어 제2 주변 회로 소자(230)의 전류 특성이 열화되지 않도록 제2 활성 컨택(242)의 개수와 간격을 결정할 수 있다. 일 실시예에서, 주변 회로 영역(P)에 배치되는 복수의 주변 회로 소자(210, 230)에 대한 소정의 기준 크기를 결정하고, 상기 기준 크기를 초과하는 주변 회로 소자(210, 230)에 연결되는 활성 컨택(222, 242)의 간격을 상대적으로 증가시킴으로써 층간 절연층의 크랙 발생을 방지할 수 있다.
이하, 도 4를 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(100)를 설명하기로 한다.
도 4는 도 3에 도시한 메모리 장치의 I-I` 방향의 단면을 도시한 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는, 주변 회로 영역(P)에 형성되는 복수의 주변 회로 소자(210, 230)와, 주변 회로 소자(210, 230)의 활성 영역(212, 232)에 연결되는 활성 컨택(222, 242) 등을 포함할 수 있다. 주변 회로 소자(210, 230)는 수평 게이트 전극층(211, 231)과 활성 영역(212, 232), 및 수평 게이트 절연막(213, 233) 등을 포함할 수 있으며, 활성 영역(212, 232)의 외곽에는 소자 분리막(104)이 형성될 수 있다.
활성 영역(212, 232)은 소자 분리막(104)을 제외한 영역에 불순물을 주입함으로써 형성될 수 있다. 수평 게이트 전극층(211, 231)은 폴리실리콘 또는 금속 실리사이드 등의 도전성 물질로 형성될 수 있으며, 수평 게이트 전극층(211, 231)과 기판(101) 사이에는 수평 게이트 절연막(213, 233)이 배치될 수 있다.
주변 회로 영역(P)에서 기판(101) 상에는 제1 및 제2 층간 절연층(151, 153)을 포함하는 층간 절연층(150)이 마련될 수 있다. 제1 층간 절연층(151)은 주변 회로 소자(210, 230) 사이의 공간을 채울 수 있으며, HDP(High Density Plasma) 산화막을 포함할 수 있다. 제2 층간 절연층(153)은 주변 회로 영역(P) 및 셀 영역(C)에 걸쳐서 형성될 수 있으며, TEOS(Tetra-Ethly-Ortho-Silicate) 산화막을 포함할 수 있다.
주변 회로 소자(210, 230)의 각 활성 영역(212, 232)에는 활성 컨택(222, 242)이 연결될 수 있다. 활성 컨택(222, 242)은 층간 절연층(150)을 관통하여 활성 영역(212, 232)에 연결될 수 있다. 활성 컨택(222, 242)은 도 4에 도시한 실시예에서 깊이 방향에 따른 폭이 일정한 것으로 도시되어 있으나, 실제로는 기판(101)에 가까울수록 폭이 좁아지는 형상을 가질 수도 있다. 제1 활성 영역(212)은 제2 활성 영역(232)보다 상대적으로 작은 크기를 가질 수 있으며, 제1 활성 영역(212)에 연결되는 제1 활성 컨택(222) 사이의 간격 P1은 제2 활성 영역(232)에 연결되는 제2 활성 컨택(242) 사이의 간격 P3 보다 작을 수 있다.
앞서 설명한 바와 같이, 활성 컨택(222, 242) 사이의 간격 조절 없이 제1 및 제2 활성 영역(212, 232) 각각에 동일한 간격으로 활성 컨택(222, 242)을 형성하는 경우, 제2 활성 컨택(242) 사이에서 층간 절연층(150)에 크랙이 발생할 수 있다. 본 발명의 실시예에서는, 제2 활성 컨택(242) 사이의 간격 P3가 제1 활성 컨택(222) 사이의 간격 P1보다 크며, 따라서 제2 활성 컨택(242) 사이에서 발생할 수 있는 층간 절연층(150)의 크랙을 방지할 수 있다.
일 실시예에서, 제2 활성 컨택(242)의 폭 W2와 제2 활성 컨택(242) 사이의 간격 P3의 비율은, 1:1.5 내지 1:3의 범위 내에서 결정될 수 있다. 한편, 제1 활성 컨택(222)의 폭 W1과 제1 활성 컨택(222) 사이의 간격 P1의 비율은 1:0.5 내지 1:1.5의 범위 내에서 결정될 수 있다. 상기와 같은 수치 범위로 제2 활성 컨택(242) 사이의 간격 P3를 결정함으로써, 제2 활성 컨택(242) 사이에서 발생할 수 있는 층간 절연층(150)의 크랙을 억제함과 동시에, 제2 활성 컨택(242)의 개수 감소에 따른 제2 주변 회로 소자(230)의 전류 특성 열화도 최소화할 수 있다.
도 5는 도 3에 도시한 메모리 장치의 A 영역을 도시한 부분 사시도이다.
도 5를 참조하면, 메모리 장치(100)는 Z축 방향을 따라 기판(101)의 상면 위에 교대로 적층되는 복수의 게이트 전극층(131-136: 130)과, 복수의 절연층(141-147: 140)을 포함할 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)은 일 방향(도5의 X축 방향)을 따라 연장될 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)은, 셀 영역(C)에서 기판(101)의 상면에 수직하는 방향으로 연장되는 채널층(110)에 인접하도록 배치될 수 있다.
채널층(110)은 원형의 단면을 갖는 공동 내에 형성될 수 있으며, 가운데가 비어 있는 환형 형상을 가질 수 있다. 채널층(110)의 가운데에 형성되는 공간은 매립 절연층(113)에 의해 채워질 수 있으며, 채널층(110) 상에는 도전층(115)이 형성될 수 있다. 도전층(115)은 비트 라인(bit line)과 연결되어 셀 영역(C)에 형성되는 복수의 메모리 셀 소자의 드레인 영역으로 제공될 수 있다.
각 게이트 전극층(130)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극을 제공할 수 있다. 게이트 전극층(130)은 워드 라인(WL1~WLn)을 이루며 연장될 수 있고, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서 메모리 셀 트랜지스터(MC1~MCn)들을 이루는 게이트 전극층(130)의 총 개수는 2N개 (N은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 접지 선택 라인(GSL)에 연결될 수 있다. 도 5에서 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)과, 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 1개로 도시되었으나, 반드시 이와 같은 개수로 한정되는 것은 아니다. 한편, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 게이트 전극층(131, 136)은, 메모리 셀 트랜지스터(MC1~MCn)의 게이트 전극들(132-135)과 다른 구조를 가질 수도 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 복수의 게이트 전극층(130) 각각은 상기 패드 영역에서 복수의 셀 컨택(181-186)과 전기적으로 연결될 수 있다. 셀 컨택(181-186)은 층간 절연층(150) 및 복수의 절연층(140) 중 일부를 관통하여 게이트 전극층(130)에 연결될 수 있다.
복수의 게이트 전극층(130)과 교대로 적층되는 복수의 절연층(140)은 복수의 게이트 전극층(130)과 마찬가지로 Y축 방향에서 분리 절연층(102)에 의해 서로 분리될 수 있다. 복수의 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다
채널층(110)과 복수의 게이트 전극층(130) 사이에는 블록킹층(162), 전하 저장층(164), 터널링층(166) 등을 포함하는 게이트 절연막(160)이 배치될 수 있다. 메모리 장치(100)의 구조에 따라 블록킹층(162), 전하 저장층(164), 터널링층(166) 모두가 게이트 전극층(130)을 둘러싸는 형태로 배치될 수 있다. 또는, 게이트 절연막(160)의 일부는 채널층(110)과 평행하게 Z축 방향으로 연장되어 채널층(110)의 외측에 배치되고, 나머지는 게이트 전극층(130)을 둘러싸도록 배치될 수 있다. 도 3b에 도시한 실시예에서, 전하 저장층(164)과 터널링층(166)은 채널층(110)과 평행하게 Z축 방향으로 연장되도록 채널층(110)의 외측에 배치되고, 블록킹층(162)은 게이트 전극층(130)을 둘러싸도록 배치될 수 있다.
블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 블록킹층(162)이 고유전율 유전 물질을 포함하는 경우, 상기 "고유전율"이라는 용어는, 블록킹층(162)의 유전율이 터널링층(166)의 유전율보다 높다는 의미 또는 실리콘 산화물의 유전율보다 높다는 의미로 정의될 수 있다.
한편, 선택적으로 블록킹층(162)은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널층(110)에 가깝게 배치함으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우, 전하 저장층(164)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착함으로써 형성될 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
주변 회로 영역(P)에는 주변 회로 소자(230)가 마련될 수 있다. 주변 회로 소자(230)는 기판(101)에 불순물을 주입하여 형성되는 활성 영역(232), 활성 영역(232)과 교차하는 수평 게이트 전극층(231) 및 수평 게이트 전극층(231)과 기판(101) 사이에 배치되는 수평 게이트 절연막(233) 등을 포함할 수 있다. 활성 영역(232)은 주변 회로 소자(230)의 소스 또는 드레인 영역으로 제공될 수 있으며, 활성 영역(232)의 외곽에는 소자 분리막(250)이 배치될 수 있다. 활성 영역(232) 중 적어도 일부는, 서로 인접한 둘 이상의 주변 회로 소자(230)에 의해 공유될 수도 있다.
주변 회로 소자(230) 상에는 커버층(260)이 형성될 수 있다. 커버층(260)은 층간 절연층(150)과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 층간 절연층(150)이 실리콘 산화막을 포함하는 경우, 커버층(260)은 실리콘 질화막을 포함할 수 있다. 커버층(260)은 복수의 주변 컨택(242)을 형성하는 공정에서, 활성 영역(232)이 과도하게 리세스되는 것을 방지할 수 있다. 한편, 커버층(260)은 수평 게이트 전극층(231) 상의 일부 영역에서는 선택적으로 제거될 수도 있다. 따라서, 게이트 컨택(241)은 커버층(260)과 접촉하지 않고 수평 게이트 전극층(231)에 연결될 수 있다.
하나의 활성 영역(232)에는 복수의 활성 컨택(242)이 연결될 수 있다. 하나의 활성 영역(232)에 연결되는 복수의 활성 컨택(242) 사이의 간격은, 활성 영역(232)의 크기에 따라 결정될 수 있다. 일 실시예에서, 활성 영역(232)이 소정의 임계 크기보다 큰 경우, 상기 임계 크기보다 작은 활성 영역에 연결되는 활성 컨택 사이의 간격보다 큰 간격을 갖도록 활성 컨택(242)을 형성할 수 있다. 상기와 같은 조건에 따라 활성 컨택(242)을 형성함으로써, 활성 컨택(242) 사이에서 발생할 수 있는 층간 절연층(150)의 크랙을 방지할 수 있다.
복수의 게이트 전극층(130)과 절연층(140) 각각은, Z축 방향으로 서로 다른 위치에 적층되는 다른 게이트 전극층(130) 및 절연층(140)과 X축 방향을 따라 서로 다른 길이만큼 연장되어 계단 형상을 갖는 복수의 단차를 형성할 수 있다. 복수의 게이트 전극층(130) 및 절연층(140)이 X축 방향을 따라 서로 다른 길이로 연장되어 마련된 단차로 인해, 복수의 패드 영역이 제공될 수 있다. 도 5에는 각 패드 영역에서 Z축 방향을 따라 절연층(140)이 게이트 전극층(130)보다 상부에 위치하는 것으로 도시하였으나, 이와 달리 게이트 전극층(130)이 절연층(140)보다 상부에 위치할 수도 있다.
한편, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(101) 상에 배치되는 층간 절연층(150)을 포함할 수 있다. 층간 절연층(150)은 제1 층간 절연층(151) 및 제2 층간 절연층(153)을 포함할 수 있다. 제1 및 제2 층간 절연층(151, 153)은 동일한 물질, 예를 들어 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다. 제1 층간 절연층(151) 주변 회로 영역(P)에만 배치되어 주변 회로 소자(190)를 덮을 수 있다. 특히, 제1 층간 절연층(151)은 주변 회로 소자(210, 230)가 형성되는 영역에만 형성될 수도 있다. 앞서 설명한 바와 같이, 제1 층간 절연층(151)은 HDP 산화막을 포함할 수 있으며, 제2 층간 절연층(153)은 TEOS 산화막을 포함할 수 있다. 제2 층간 절연층(153)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 공정에 의해 형성될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는, 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)에는 복수의 게이트 전극층과 채널 영역(CH), 복수의 게이트 전극층 각각에 연결되는 복수의 셀 컨택(381-386: 380) 등이 포함될 수 있다. 복수의 게이트 전극층과 채널 영역(CH)은, 분리 절연층(302) 및 공통 소스 라인(303)에 의해 복수의 단위 셀 영역으로 구분될 수 있다.
주변 회로 영역(P)에는 복수의 주변 회로 소자(410, 430)가 배치될 수 있다. 복수의 주변 회로 소자(410, 430)는 수평 트랜지스터일 수 있으며, 수평 게이트 전극층(411, 431) 및 활성 영역(412, 432) 등을 포함할 수 있다. 주변 회로 소자(410, 430) 각각의 수평 게이트 전극층(411, 431) 및 활성 영역(412, 432)에는 복수의 주변 컨택(420, 440)이 연결될 수 있다.
제1 활성 영역(412)은 제2 활성 영역(432)보다 상대적으로 작은 크기를 가질 수 있다. 상대적으로 큰 면적을 갖는 제2 활성 영역(432)에 연결되는 제2 활성 컨택(442) 사이의 간격 P3는, 제1 활성 영역(412)에 연결되는 제1 활성 컨택(422) 사이의 간격 P1보다 클 수 있다.
특히, 도 6에 도시한 실시예에서는, 제1 및 제2 활성 컨택(222, 242)의 폭이 서로 동일한 도 3의 실시예와 달리, 제2 활성 컨택(442)의 폭 W2가 제1 활성 컨택(422)의 폭 W1보다 작을 수 있다. 제2 활성 컨택(442)의 중심 사이의 간격 P4와, 제1 활성 컨택(422)의 중심 사이의 간격 P2는 서로 같을 수 있다.
도 7은 도 6에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는, 기판(301), 기판(301) 상에 형성되는 주변 회로 소자(410, 430)를 포함할 수 있다. 주변 회로 소자(410, 430)는 활성 영역(412, 432)과 수평 게이트 전극층(411, 431) 및 수평 게이트 절연막(413, 433) 등을 포함할 수 있으며, 활성 영역(412, 432) 외곽에는 소자 분리막(404)이 배치될 수 있다. 주변 회로 소자(410, 430) 상에는 실리콘 산화물 또는 실리콘 질화물 등을 포함하는 층간 절연층(450)이 마련될 수 있다.
상대적으로 작은 면적을 갖는 제1 활성 영역(412)에 연결되는 제1 활성 컨택(422)에 있어서, 제1 활성 컨택(422)의 폭 W1과, 제1 활성 컨택(422) 사이의 간격 P1의 비율은 1:0.5 내지 1:1.5일 수 있다. 반면, 상대적으로 큰 면적을 갖는 제2 활성 영역(432)에 연결되는 제2 활성 컨택(442)에 있어서, 제2 활성 컨택(442)의 폭 W2와, 제2 활성 컨택(442) 사이의 간격 P3의 비율은 1:1.5 내지 1:3 일 수 있다. 즉, 제2 활성 컨택(442) 사이의 간격 P3가, 제1 활성 컨택(422) 사이의 간격 P1보다 클 수 있다.
도 3 및 도 4에 도시한 실시예와 달리, 도 6에 도시한 실시예에서는, 제1 활성 컨택(422)과 제2 활성 컨택(442)의 폭이 다를 수 있다. 즉, 제2 활성 컨택(442)의 폭 W2가, 제1 활성 컨택(422)의 폭 W1보다 작을 수 있다. 반면, 제2 활성 컨택(442)의 중심 사이의 간격 P4는, 제1 활성 컨택(422)의 중심 사이의 간격 P2와 실질적으로 같을 수 있다. 도 6에 도시한 실시예를 도 4에 도시한 실시예와 비교하면, 제2 활성 컨택(442)의 폭 W2를 줄이는 대신, 제2 활성 컨택(442)의 개수를 상대적으로 증가시킴으로써, 제2 주변 회로 소자(430)의 전류 특성을 확보할 수 있다.
도 8 내지 도 23은 도 3 내지 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 8을 참조하면, 본 발명의 실시예에 따른 메모리 장치의 제조 방법에서, 기판(101) 상에 주변 회로 소자(210, 230)를 형성할 수 있다. 주변 회로 소자(210, 230)는 기판(101) 상에 정의되는 주변 회로 영역(P)에 형성될 수 있다. 주변 회로 영역(P)은 메모리 셀 소자가 형성되는 셀 영역(C)에 인접하는 영역으로 정의될 수 있다.
주변 회로 소자(210, 230)는 수평 트랜지스터를 포함할 수 있으며, 각 주변 회로 소자(210, 230)는 활성 영역(212, 232), 수평 게이트 전극층(211, 231) 등을 포함할 수 있다. 활성 영역(212, 232)은 기판(101)에 이온 주입 공정 등으로 불순물을 주입하여 형성되는 영역일 수 있으며, 주변 회로 소자(210, 230)의 소스 또는 드레인 영역으로 제공될 수 있다. 수평 게이트 전극층(211, 231)은 금속 또는 폴리 실리콘 등의 도전성 물질을 포함할 수 있으며, 활성 영역(212, 232)과 교차할 수 있다.
주변 회로 소자(210, 230)는 서로 다른 크기를 갖는 제1 주변 회로 소자(210)와 제2 주변 회로 소자(230)를 포함할 수 있다. 제1 주변 회로 소자(210)는 제2 주변 회로 소자(230)보다 상대적으로 작을 수 있으며, 제1 활성 영역(212)은 제2 활성 영역(232)보다 작은 면적을 가질 수 있다.
도 9는 도 8의 I-I` 방향의 단면을 나타낸 단면도이며, 도 10은 도 8의 Ⅲ-Ⅲ` 방향의 단면을 나타낸 단면도일 수 있다. 도 9 및 도 10을 참조하면, 기판(101)에 소자 분리막(250) 및 활성 영역(212, 232)이 마련될 수 있다. 소자 분리막(250)은 주변 회로 소자(210, 230)를 서로 전기적으로 분리하기 위한 막일 수 있다. 기판(101) 상에는 활성 영역(212, 232)과 교차하도록 수평 게이트 전극층(211, 231)이 마련될 수 있으며, 수평 게이트 전극층(211, 231)과 기판(101)의 사이에는 수평 게이트 절연막(213, 233)이 마련될 수 있다. 제1 활성 영역(212)은 제2 활성 영역(232)보다 작은 면적을 가질 수 있다.
다음으로 도 11을 참조하면, 주변 회로 영역(P)에서 주변 회로 소자(210, 230) 상에 제1 층간 절연층(151)이 형성될 수 있다. 제1 층간 절연층(151)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있으며, 기판(101)의 상면과 주변 회로 소자(210, 230)의 수평 게이트 전극층(211, 231) 등에 의해 정의되는 공간을 채울 수 있다. 일 실시예에서, 제1 층간 절연층(151)은 갭 필링(gap filling) 특성이 우수한 HDP 산화막을 포함할 수 있다.
도 11의 I-I` 방향의 단면을 나타낸 도 12를 참조하면, 주변 회로 소자(210, 230) 상에는 커버층(260)이 형성될 수 있다. 커버층(260)은 제1 층간 절연층(151)과 소정의 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시예에서, 제1 층간 절연층(151)은 실리콘 산화물을 포함하고, 커버층(260)은 실리콘 질화물을 포함할 수 있다. 커버층(260)은 수평 게이트 전극층(211, 231) 및 활성 영역(212, 232)에 연결되는 복수의 컨택을 형성할 때, 수평 게이트 전극층(211, 231) 및 활성 영역(212, 232)이 과도하게 리세스되는 것을 방지할 수 있다. 일부 실시예에서, 커버층(260)은 활성 영역(212, 232) 상에만 형성되고, 수평 게이트 전극층(211, 231) 상에서는 제거되어 존재하지 않을 수 있다.
도 11의 Ⅲ-Ⅲ` 방향의 단면을 나타낸 도 13을 참조하면, 커버층(260)과 제1 층간 절연층(151)은 주변 회로 영역(P)에만 형성될 수 있다. 제조 공정 상에서, 기판(101) 상에 커버층(260)과 제1 층간 절연층(151)을 순차적으로 형성한 후, 셀 영역(C)에서만 커버층(260)과 제1 층간 절연층(151)을 제거하여 기판(101)의 상면을 노출시킬 수 있다. 셀 영역(C)에서 노출된 기판(101)의 상면 위에는 복수의 희생층과 복수의 절연층이 교대로 적층될 수 있으며, 상기 복수의 희생층과 절연층은 복수의 식각 공정을 거쳐서 스텝 구조를 형성할 수 있다. 이하, 도 14를 참조하여 설명하기로 한다.
도 14를 참조하면, 셀 영역(C)에 스텝 구조를 갖는 복수의 희생층 및 복수의 절연층이 형성될 수 있다. 복수의 희생층과 복수의 절연층은 교대로 적층될 수 있다. 복수의 희생층과 복수의 절연층이 형성되면, 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 제2 층간 절연층(153)이 형성될 수 있다. 제2 층간 절연층(153)은 제1 층간 절연층(151)과 동일한 물질로 형성될 수 있으며, 제1 층간 절연층(151)보다 상대적으로 큰 부피를 가질 수 있다. 따라서, 제2 층간 절연층(153)은 증착 속도가 빠른 TEOS 산화막을 포함할 수 있다.
도 14의 I-I` 방향의 단면을 도시한 도 15와, Ⅲ-Ⅲ` 방향의 단면을 나타낸 도 16을 참조하면, 제1 층간 절연층(151)에 제2 층간 절연층(153)이 배치될 수 있다. 제2 층간 절연층(153)은 셀 영역(C)에서 복수의 희생층(121-126: 120) 및 복수의 절연층(141-147: 140) 상에 배치될 수 있다.
Z축 방향으로 인접한 희생층(120)과 절연층(140) 사이에 도 16에 도시한 바와 같은 단차를 형성하기 위해, 기판(101) 상에 교대로 적층된 복수의 희생층(130)과 절연층(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(130) 및 절연층(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(120) 및 절연층(140)을 식각하는 공정을 복수 회 수행함으로써, 희생층(120) 및 절연층(140)을 순차적으로 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다.
일 실시예에서, 각 절연층(140)과 희생층(120)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 절연층(140)과 희생층(120)은 일 방향(도 15에서 X축 방향)을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, Z축 방향으로 최하부에 위치한 희생층(121)의 하부에는 같은 길이만큼 연장되는 절연층(141, 142)이 상하부에 배치될 수 있다. 이때, Z축 방향으로 최하부에 위치한 절연층(141)은, 다른 절연층(142-147)에 비해 상대적으로 얇은 두께를 가질 수 있다.
복수의 희생층(120)은 복수의 절연층(140)에 대해 높은 식각 선택비를 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택비(etch selectivity)은 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층(140)과 다른 물질일 수 있다. 예를 들어, 절연층(140)이 실리콘 산화막인 경우, 희생층(120)은 실리콘 질화막일 수 있다.
다음으로 도 17을 참조하면, 채널 영역(CH), 분리 절연층(102) 및 공통 소스 라인(103)이 형성될 수 있다. 채널 영역(CH)을 형성하기 위해, 제2 층간 절연층(153)의 상면으로부터 기판(101)의 상면까지 연장되는 채널 개구부를 형성할 수 있다. 채널 개구부 내부에는 채널층(110), 매립 절연층(113), 도전층(115) 등이 형성될 수 있다. 채널층(110)은 기판(101)의 상면으로부터 기판(101)의 일부를 파고 들어가는 형상을 가질 수 있다. 다른 실시예에서, 채널층(110)과 기판(101) 사이에는 선택적 에피택시 성장(Selective Epitaxial Growth)에 의해 형성되는 에피택시 층이 더 마련될 수도 있다. 채널 영역(CH)의 구조 및 형상은 도 17의 Ⅲ-Ⅲ` 방향의 단면을 도시한 도 18을 참조하여 상세히 이해될 수 있다.
도 18을 참조하면, 채널 영역(CH)은 채널층(110), 매립 절연층(113), 도전층(115) 및 에피택시층(117) 등이 포함될 수 있다. 에피택시층(117)은 채널 영역(CH)을 형성하기 위한 채널 개구부에 의해 노출되는 기판(101)의 상면에 선택적 에피택시 성장 공정을 적용함으로써 마련될 수 있다. 에피택시층(117)은 최하단에 위치하는 접지 선택 트랜지스터(GST)의 게이트 전극층(131)에 인접하는 높이까지 연장될 수 있다.
한편, 채널층(110)의 외곽에는 게이트 절연층 중 적어도 일부, 예를 들어 전하 저장층(164) 및 터널링층(166)이 형성될 수 있다. 전하 저장층(164) 및 터널링층(166)은 ALD 또는 CVD 등의 공정으로 형성될 수 있으며, 복수의 희생층(120) 및 절연층(140)과 인접한 영역으로부터 전하 저장층(164)과 터널링층(166)이 순서대로 적층될 수 있다. 채널층(110)은 소정의 두께, 예컨대, 채널 개구부 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 전하 저장층(164) 및 터널링층(166)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다.
채널층(110)의 내부 공간은 매립 절연층(113)으로 채워질 수 있다. 선택적으로, 매립 절연층(113)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(110) 상부에 폴리 실리콘 등의 도전성 물질로 도전층(115)을 형성할 수 있다. 도전층(115)은 비트 라인과 연결되어 메모리 셀 소자의 드레인 영역으로 제공될 수 있다.
채널 영역(CH)이 형성된 이후에 분리 절연층(102) 및 공통 소스 라인(103)을 형성하기 위한 개구부가 마련될 수 있다. 상기 개구부에 의해 복수의 희생층(120)과 절연층(140)이 복수의 영역으로 구분될 수 있으며, 상기 개구부를 통해 복수의 희생층(120)을 선택적으로 제거할 수 있다. 복수의 희생층(120)이 제거된 공간에는 금속, 금속 실리사이드, 또는 폴리실리콘 등의 도전성 물질로 복수의 게이트 전극층(131-136: 130)이 형성될 수 있다.
상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(130)을 형성할 수 있다. 복수의 게이트 전극층(130)을 형성하기 전에, 복수의 희생층(120)이 제거된 공간 내에 블록킹층(162)을 먼저 형성할 수도 있다. 복수의 게이트 전극층(130)이 형성된 이후, 분리 절연층(102) 및 공통 소스 라인(103)이 마련될 수 있다.
다음으로 도 19를 참조하면, 복수의 주변 회로 소자(210, 230)에 연결되는 복수의 주변 컨택(220, 240)이 마련될 수 있다. 복수의 주변 컨택(220, 240)은, 수평 게이트 전극층(211, 231)에 연결되는 복수의 게이트 컨택(221, 241) 및 활성 영역(212, 232)에 연결되는 복수의 활성 컨택(222, 242)을 포함할 수 있다.
앞서 설명한 바와 같이, 제1 주변 회로 소자(210)는 제2 주변 회로 소자(230)보다 상대적으로 작은 크기를 가질 수 있으며, 제1 활성 영역(212) 역시 제2 활성 영역(232)보다 작을 수 있다. 제1 활성 영역(212)에 연결되는 복수의 제1 활성 컨택(222) 사이의 간격 P1은, 제2 활성 영역(232)에 연결되는 복수의 제2 활성 컨택(242) 사이의 간격 P3보다 작을 수 있다. 한편, 제1 활성 컨택(222)의 폭 W1은, 제2 활성 컨택(242)의 폭 W2와 실질적으로 동일할 수 있다. 다만, 더 큰 폭 P3를 갖도록 형성되는 제2 활성 컨택(242)의 특성 상, 공정 상의 오차 범위 내에서 제2 활성 컨택(242)의 폭 W2이 제1 활성 컨택(222)의 폭 W1보다 클 수도 있다.
제2 활성 컨택(242)의 간격 P3와 제1 활성 컨택(222)의 간격 P1이 같으면, 하나의 제2 활성 영역(232)에 연결되는 제2 활성 컨택(242)의 개수가 증가할 수 있다. 이 경우, 제2 활성 컨택(242)을 형성하는 과정에서 발생하는 스트레스 등으로 인해, 제2 활성 컨택(242) 사이에 위치하는 층간 절연층(150)의 일부 영역에서 크랙이 발생할 수 있다. 본 발명의 실시예에서는, 상기와 같은 크랙 발생을 방지하기 위해, 제2 활성 컨택(242)의 간격 P3이 제1 활성 컨택(222)의 간격 P1보다 크도록 제2 활성 컨택(242)을 형성할 수 있다.
도 19의 I-I` 방향의 단면을 도시한 도 20 및 Ⅲ-Ⅲ` 방향의 단면을 도시한 도 21을 참조하면, 제1 활성 컨택(222)의 폭 W1과 간격 P1의 비율은 1:0.5 내지 1:1.5의 범위 내에서 결정될 수 있으며, 일 실시예에서 약 1:1일 수 있다. 반면, 제2 활성 컨택(242)의 폭 W2와 간격 P3의 비율은 1:1.5 내지 1:3의 범위 내에서 결정될 수 있다. 제1 및 제2 활성 컨택(222, 242) 각각의 폭 W1과 W2가 실질적으로 같으므로, 간격 P3가 간격 P1보다 크게 제2 활성 컨택(242)이 형성될 수 있다. 한편, 제1 및 제2 활성 컨택(222, 242)은 층간 절연층(150)과 커버층(260)을 관통하여 제1 및 제2 활성 영역(212, 232)의 적어도 일부 영역을 파고 들어가는 깊이만큼 연장될 수 있다.
도 22 및 도 22의 Ⅲ-Ⅲ` 방향의 단면을 도시한 도 23을 참조하면, 셀 영역(C)에 복수의 셀 컨택(181-186: 180)이 형성될 수 있다. 복수의 셀 컨택(180)은 층간 절연층(150)과 복수의 절연층(140) 중 일부를 관통하여 복수의 게이트 전극층(130) 각각에 연결될 수 있다. 복수의 게이트 전극층(130) 외곽에 블록킹층(162)이 배치되는 경우, 셀 컨택(180)은 블록킹층(162) 역시 관통할 수 있다.
본 발명의 실시예에서는 셀 컨택(180)과 주변 컨택(220, 240)이 별도의 공정에서 형성되는 것을 가정하였으나, 이와 달리 단일 공정에서 형성될 수도 있다. 또한, 셀 컨택(180)과 주변 컨택(220, 240) 중 적어도 일부는, 깊이 방향을 따라 기판(101)에 가까워질수록 그 폭이 점점 좁아지는 테이퍼 형상을 가질 수도 있다.
도 24 및 도 25는 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 24를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 24에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
다음으로 도 25를 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 300)를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 300: 메모리 장치 110, 310: 채널층
130, 330: 게이트 전극층 140, 340: 절연층
150, 350: 층간 절연층 180, 380: 셀 컨택
210, 410: 제1 주변 회로 소자 220, 420: 제2 주변 회로 소자
212, 412: 제1 활성 영역 232, 432: 제2 활성 영역
222, 422: 제1 활성 컨택 242, 442: 제2 활성 컨택

Claims (20)

  1. 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 및 상기 채널 영역에 인접하도록 기판 상에 적층되는 복수의 게이트 전극층을 갖는 셀 영역; 및
    상기 셀 영역의 주변에 배치되는 제1 활성 영역, 상기 제1 활성 영역보다 큰 면적을 갖는 제2 활성 영역, 상기 제1 활성 영역에 연결되는 복수의 제1 컨택, 및 상기 제2 활성 영역에 연결되는 복수의 제2 컨택을 갖는 주변 회로 영역; 을 포함하고,
    상기 복수의 제1 컨택 사이의 간격은 상기 제 복수의 제2 컨택 사이의 간격보다 작은 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 컨택의 폭은, 상기 복수의 제2 컨택의 폭과 실질적으로 같은 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 제1 컨택의 폭은, 상기 복수의 제2 컨택의 폭보다 큰 것을 특징으로 하는 메모리 장치
  4. 제1항에 있어서,
    상기 복수의 제2 컨택 각각의 폭과, 상기 복수의 제2 컨택 사이의 간격의 비율은 1:1.5 내지 1:3인 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 복수의 제1 컨택 각각의 폭과, 상기 복수의 제1 컨택 사이의 간격의 비율은 1:0.5 내지 1:1.5인 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 활성 영역은 복수의 제1 활성 영역이며,
    상기 제2 활성 영역은 복수의 제2 활성 영역인 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 제1 활성 영역 중 어느 하나에 연결되는 상기 복수의 제1 컨택 사이의 간격들은 서로 동일하며, 상기 복수의 제2 활성 영역 중 어느 하나에 연결되는 상기 복수의 제2 컨택 사이의 간격들은 서로 동일한 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서,
    상기 복수의 제1 활성 영역 각각에 연결되는 상기 복수의 제1 컨택의 개수는 서로 같으며, 상기 복수의 제2 활성 영역 각각에 연결되는 상기 복수의 제2 컨택의 개수는 서로 같은 것을 특징으로 하는 메모리 장치.
  9. 제6항에 있어서,
    상기 복수의 제1 활성 영역 각각에 연결되는 복수의 제1 컨택의 개수는, 상기 복수의 제2 활성 영역 각각에 연결되는 복수의 제2 컨택 사이의 개수보다 많거나 같은 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 활성 영역은 제1 주변 회로 소자의 소스 및 드레인 영역으로 제공되고, 상기 제2 활성 영역은 제2 주변 회로 소자의 소스 및 드레인 영역으로 제공되는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 주변 회로 소자의 면적은, 상기 제2 주변 회로 소자의 면적보다 작은 것을 특징으로 하는 메모리 장치.
  12. 기판의 상면에 적층되는 복수의 메모리 셀 소자;
    상기 복수의 메모리 셀 소자의 주변에 배치되는 제1 및 제2 활성 영역;
    상기 제1 활성 영역에 연결되며, 소정의 제1 간격을 따라 배치되는 복수의 제1 컨택; 및
    상기 제2 활성 영역에 연결되며, 상기 제1 간격보다 큰 제2 간격을 따라 배치되는 복수의 제2 컨택; 을 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 활성 영역의 면적은 상기 제2 활성 영역의 면적보다 작은 것을 특징으로 하는 메모리 장치.
  14. 제12항에 있어서,
    하나의 상기 제1 활성 영역에 연결되는 상기 복수의 제1 컨택의 개수는, 하나의 상기 제2 활성 영역에 연결되는 상기 복수의 제2 컨택의 개수보다 적거나 같은 것을 특징으로 하는 메모리 장치.
  15. 제12항에 있어서,
    상기 복수의 제2 컨택의 폭에 대한 상기 복수의 제2 컨택 사이의 간격의 비율은 1:1.5 내지 1:3인 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서,
    상기 복수의 제1 컨택의 폭에 대한 상기 복수의 제1 컨택 사이의 간격의 비율은 1:0.5 내지 1:1.5인 것을 특징으로 하는 메모리 장치.
  17. 제12항에 있어서,
    상기 제1 활성 영역과 교차하는 제1 수평 게이트 전극층, 및 상기 제2 활성 영역과 교차하는 제2 수평 게이트 전극층을 포함하며,
    상기 제1 활성 영역과 상기 제1 수평 게이트 전극층은 제1 주변 회로 소자를 제공하고, 상기 제2 활성 영역과 상기 제2 수평 게이트 전극층은 제2 주변 회로 소자를 제공하는 것을 특징으로 하는 메모리 장치.
  18. 기판;
    상기 기판의 상면에 수직하는 방향으로 연장되는 채널 영역;
    상기 채널 영역에 인접하며 상기 기판 상에 적층되는 복수의 게이트 전극층;
    상기 복수의 게이트 전극층 주변에 배치되는 복수의 주변 회로 소자; 및
    상기 복수의 게이트 전극층 및 상기 복수의 주변 회로 소자 상에 배치되는 층간 절연층; 을 포함하며,
    상기 복수의 주변 회로 소자는 소정의 기준 크기보다 작은 제1 주변 회로 소자 및 상기 기준 크기보다 큰 제2 주변 회로 소자를 포함하고,
    상기 제1 주변 회로 소자에 연결되는 복수의 제1 컨택 사이의 간격은, 상기 제2 주변 회로 소자에 연결되는 복수의 제2 컨택 사이의 간격보다 작은 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서,
    상기 제1 주변 회로 소자는 제1 활성 영역을 갖고, 상기 제2 주변 회로 소자는 상기 제1 활성 영역보다 큰 제2 활성 영역을 가지며,
    상기 복수의 제1 컨택은 상기 제1 활성 영역에 연결되고, 상기 복수의 제2 컨택은 상기 제2 활성 영역에 연결되는 것을 특징으로 하는 메모리 장치.
  20. 제18항에 있어서,
    상기 복수의 제1 컨택의 개수는, 상기 복수의 제2 컨택의 개수보다 적거나 같은 것을 특징으로 하는 메모리 장치.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134519A (ko) * 2017-06-09 2018-12-19 삼성전자주식회사 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100051588A (ko) * 2007-04-30 2010-05-17 글로벌파운드리즈 인크. 트랜지스터별 특정 컨택 설계에 의해 트랜지스터 성능을 강화하는 기술
US20110284946A1 (en) * 2008-03-26 2011-11-24 Kabushiki Kaisha Toshiba Semiconductor memory and method for manufacturing same
KR101175885B1 (ko) * 2011-02-17 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20130019242A (ko) * 2011-08-16 2013-02-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US20150035056A1 (en) * 2013-08-05 2015-02-05 Seiko Epson Corporation Semiconductor device
KR20150118648A (ko) * 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100051588A (ko) * 2007-04-30 2010-05-17 글로벌파운드리즈 인크. 트랜지스터별 특정 컨택 설계에 의해 트랜지스터 성능을 강화하는 기술
US20110284946A1 (en) * 2008-03-26 2011-11-24 Kabushiki Kaisha Toshiba Semiconductor memory and method for manufacturing same
KR101175885B1 (ko) * 2011-02-17 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20130019242A (ko) * 2011-08-16 2013-02-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US20150035056A1 (en) * 2013-08-05 2015-02-05 Seiko Epson Corporation Semiconductor device
KR20150118648A (ko) * 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134519A (ko) * 2017-06-09 2018-12-19 삼성전자주식회사 반도체 장치

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