KR102378820B1 - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되며, 서로 다른 길이로 연장되는 복수의 게이트 전극층과 복수의 절연층, 및 상기 복수의 게이트 전극층 각각의 일단에 인접하도록 배치되는 복수의 더미 채널 영역을 포함하며, 상기 기판은 상기 복수의 더미 채널 영역의 하부에 형성되는 기판 절연층을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 수직 구조의 메모리 장치에서 메모리 장치에 포함되는 소자의 집적도를 높이고 항복 전압(Breakdown Voltage) 특성을 개선할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되며, 서로 다른 길이로 연장되는 복수의 게이트 전극층과 복수의 절연층, 및 상기 복수의 게이트 전극층 각각의 일단에 인접하도록 배치되는 복수의 더미 채널 영역을 포함하며, 상기 기판은 상기 복수의 더미 채널 영역의 하부에 형성되는 기판 절연층을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 제1 기판 상에 마련되는 복수의 주변 회로 소자, 및 상기 복수의 주변 회로 소자를 덮는 제1 층간 절연층을 갖는 주변 회로 영역, 및 상기 제1 기판과 다른 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 및 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층과 복수의 절연층을 갖는 셀 영역을 포함하며, 상기 주변 회로 영역과 상기 셀 영역은 서로 수직으로 배치되며, 상기 제2 기판은 상기 채널 영역 중 적어도 일부의 하부에 마련되는 기판 절연층을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 배치되며, 서로 다른 길이로 연장되는 복수의 게이트 전극층, 상기 복수의 게이트 전극층 주변에 배치되는 복수의 주변 회로 소자, 상기 채널 영역과 상기 복수의 주변 회로 소자 사이에 배치되는 복수의 더미 채널 영역, 및 상기 복수의 더미 채널 영역과 상기 기판 사이에 배치되는 기판 절연층을 포함한다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 더미 채널 영역과 기판 사이에 절연 물질을 배치함으로써, 더미 채널 영역에서 선택적 에피택셜 성장이 일어나는 것을 방지하여 접지 선택 트랜지스터의 항복 전압 특성을 개선하고, 소자의 높이를 줄여서 집적도를 높일 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 4는 도 3에 도시한 메모리 장치의 Ⅰa-Ⅰa` 방향의 단면을 도시한 단면도이다.
도 5는 도 3에 도시한 메모리 장치의 Ⅱa-Ⅱa` 방향의 단면을 도시한 단면도이다.
도 6은 도 3에 도시한 메모리 장치의 A 영역을 부분 도시한 사시도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 8은 도 7에 도시한 메모리 장치의 Ⅰb-Ⅰb` 방향의 단면을 도시한 단면도이다.
도 9는 도 7에 도시한 메모리 장치의 Ⅱb-Ⅱb` 방향의 단면을 도시한 단면도이다.
도 10은 도 7에 도시한 메모리 장치의 B 영역을 부분 도시한 사시도이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 12는 도 11에 도시한 메모리 장치의 Ⅰc-Ⅰc` 방향의 단면을 도시한 단면도이다.
도 13은 도 11에 도시한 메모리 장치의 Ⅱc-Ⅱc` 방향의 단면을 도시한 단면도이다.
도 14는 도 11에 도시한 메모리 장치의 C 영역을 부분 도시한 사시도이다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 16은 도 15에 도시한 메모리 장치의 Ⅰd-Ⅰd` 방향의 단면을 도시한 단면도이다.
도 17은 도 15에 도시한 메모리 장치의 Ⅱd-Ⅱd` 방향의 단면을 도시한 단면도이다.
도 18은 도 15에 도시한 메모리 장치의 D 영역을 부분 도시한 사시도이다.
도 19a는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 19b는 도 19a에 도시한 메모리 장치의 Ie-Ie` 방향의 단면을 도시한 단면도이다.
도 20은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 21은 본 발명의 실시예에 따른 메모리 장치를 나타내는 단면도이다
도 22a 내지 도 33b는 도 3 내지 도 6에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 34a 내지 도 36b는 도 7 내지 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 37a 내지 도 40b는 도 11 내지 도 14에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 41a 내지 도 44b는 도 20에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 45 및 도 46은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 본 발명의 내용은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(10)는 메모리 셀 어레이(20), 로우 디코더(30) 및 코어 로직 회로(55)를 포함할 수 있다. 코어 로직 회로(55)는 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(20)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)는 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 3에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 채널 영역(CH), 채널 영역(CH)과 별개로 마련되는 더미 채널 영역(DCH), 채널 영역(CH)에 인접하도록 기판 상에 적층되는 복수의 게이트 전극층에 연결되는 복수의 컨택(111-116: 110), 및 더미 채널 영역(DCH)과 기판 사이에 배치되는 기판 절연층(105) 등을 포함할 수 있다. 도 3의 실시예에서, 채널 영역(CH)과 더미 채널 영역(DCH) 및 복수의 컨택(110) 등은 Z축 방향을 따라 연장될 수 있으며, 기판의 상면은 X-Y 평면에 대응할 수 있다.
도 3의 실시예에서, 더미 채널 영역(DCH)의 단면의 직경은, 채널 영역(CH)보다 큰 것으로 도시되었으나, 반드시 이러한 형태로 한정되지는 않는다. 즉, 더미 채널 영역(DCH)의 단면이 채널 영역(CH)보다 작거나, 또는 같을 수도 있다. 한편, 복수의 컨택(110)에 연결되는 복수의 게이트 전극층은 X-Y 평면에 대응하는 기판의 상면에 Z축 방향을 따라 적층 배치될 수 있다.
채널 영역(CH)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 서로 이격되어 배치될 수 있다. 채널 영역(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 3에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(104)을 사이에 두고 인접하는 채널 영역들(173)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
복수의 게이트 전극층과 채널 영역(CH) 등은 공통 소스 라인(103)과, 공통 소스 라인(103) 주변에 배치되는 분리 절연층(104)에 의해 복수의 영역으로 구분될 수 있다. 공통 소스 라인(103)과 분리 절연층(104)에 의해 정의되는 복수의 영역 각각은 메모리 장치(100)의 단위 셀(UNIT CELL)로 제공될 수 있다. 공통 소스 라인(103)의 Z축 방향 하부에는 소스 영역이 마련될 수 있으며, 소스 영역에 소정의 전압이 인가되는 경우, 메모리 장치(100)의 단위 셀 단위로 데이터 소거가 수행될 수 있다.
이하, 도 4 및 도 5를 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(100)를 설명하기로 한다.
도 4는 도 3에 도시한 메모리 장치의 Ⅰa-Ⅰa` 방향의 단면을 도시한 단면도이며, 도 5는 도 3에 도시한 메모리 장치의 Ⅱa-Ⅱa` 방향의 단면을 도시한 단면도이다.
본 발명의 실시예에 따른 메모리 장치(100)는 COP(Cell-On-Peri) 구조를 가질 수 있다. 도 4 및 도 5를 참조하면, 복수의 게이트 전극층(131-136: 130)과 채널 영역(CH) 등을 갖는 셀 영역(C)이, 복수의 주변 회로 소자(180)를 갖는 주변 회로 영역(P)의 상부에 마련될 수 있다. 주변 회로 영역(P)은 제1 기판(101)을, 셀 영역(C)은 제2 기판(102)을 포함할 수 있으며, 제1 및 제2 기판(101, 102)은 서로 다른 별도의 기판으로 제공될 수 있다.
제1 기판(101)은 단결정 실리콘 기판일 수 있으며, 제2 기판(102)은 다결정 실리콘 기판일 수 있다. 단결정 실리콘 기판을 이용할 수 있는 제1 기판(101)과 달리, 제2 기판(102)은 제1 층간 절연층(106) 상에 형성되어야 하므로, 다결정 실리콘을 포함할 수 있다. 제2 기판(102)의 결정성을 개선하기 위해, 제1 기판(101)의 적어도 일부 영역을 Z축 방향으로 연장시켜 제2 기판(102)의 하면에 접촉시키고 제2 기판(102)을 결정화시킬 수 있다. 또는, 제1 층간 절연층(106) 상에 소정의 다결정 실리콘 영역을 형성하고 이를 시드 층으로 이용하여 제2 기판(102)을 형성하는 등의 방법을 이용할 수도 있다. 시드 층으로 이용되는 다결정 실리콘 영역은, 제1 층간 절연층(106)의 상면 위에 마련되거나, 또는 제1 층간 절연층(106)에 형성되어 특정 방향으로 연장되는 소정의 홈 패턴(groove pattern) 내에 마련될 수 있다.
주변 회로 영역(P)은 제1 기판(101), 복수의 주변 회로 소자(180), 및 제1 층간 절연층(106) 등을 포함할 수 있다. 일 실시예에서, 주변 회로 소자(180)는 수평 트랜지스터(Planar Transistor)를 포함할 수 있다. 도 4 및 도 5를 참조하면, 주변 회로 소자(180)는 소스/드레인 영역(181), 수평 게이트 전극(182), 수평 게이트 스페이서막(183), 및 수평 게이트 절연층(184)을 가질 수 있다. 주변 회로 소자(180) 상에는 제1 층간 절연층(106)이 마련될 수 있으며, 제1 층간 절연층(106) 내에는 수평 게이트 전극(182) 또는 소스/드레인 영역(181) 등과 연결되는 배선 패턴(185)이 배치될 수 있다.
셀 영역(C)은 주변 회로 영역(P) 상에 배치될 수 있다. 도 4 및 도 5를 참조하면, 셀 영역(C) 내에서 제2 기판(102)은 주변 회로 영역(P)의 제1 층간 절연층(106)의 상면 위에 배치될 수 있다. 제2 기판(102)의 상면에 수직하는 방향으로 채널 영역(CH)이 마련될 수 있으며, 게이트 전극층(130)은 채널 영역(CH)에 인접하도록 제2 기판(102)의 상면에 적층될 수 있다. 게이트 전극층(130) 사이에는 절연층(141-147: 140)이 배치될 수 있으며, 게이트 전극층(130)은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 제2 기판(102) 상의 일부 영역에서 스텝(STEP) 구조를 형성할 수 있다. 스텝 구조가 마련되는 영역에서, 복수의 게이트 전극층(130)은 복수의 컨택(110)과 각각 연결될 수 있다. 복수의 게이트 전극층(130) 상에는 제2 층간 절연층(107)이 마련될 수 있다. 제2 층간 절연층(107)은 제1 층간 절연층과 유사하게, 실리콘 산화물을 포함할 수 있으며, HDP(High Deposition Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막을 포함할 수 있다.
채널 영역(CH)은 채널층(170), 채널층(170)과 게이트 전극층(130) 사이에 배치되는 게이트 절연층(160), 채널층(170) 내에 마련되는 매립 절연층(173), 채널층(170) 상에 배치되는 드레인 영역(175) 및 에피택시층(171) 등을 포함할 수 있다. 매립 절연층(173)은 환형(annular)으로 형성되는 채널층(170) 내의 공간을 채울 수 있다. 일 실시예에서는 매립 절연층(173) 없이, 채널층(170)이 환형이 아닌 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(CH)은 종횡비에 따라 제2 기판(102)의 상면에 가까울수록 폭이 좁아지는 경사진 측면을 가질 수도 있다. 한편, 드레인 영역(175)은 도핑된 폴리 실리콘을 포함할 수 있다.
채널층(170)은 하면에서 에피택시층(171)을 통해 제2 기판(102)과 전기적으로 연결될 수 있다. 채널층(110)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 채널층(110)에 포함되는 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함할 수도 있다. 에피택시층(115)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다.
본 발명의 실시예에서, 더미 채널 영역(DCH)은 복수의 게이트 전극층(130)의 일단에 인접하도록 배치될 수 있다. 도 5를 참조하면, 더미 채널 영역(DCH)은 복수의 게이트 전극층(130)의 제1 방향(X축 방향)의 일단에 인접하도록 배치될 수 있다. 복수의 게이트 전극층(130)의 개수가 증가하는 경우, 복수의 게이트 전극층(130)이 채널 영역(CH)과 멀리 떨어진 영역에서 구조적으로 지지되지 못하고 휘어지거나 부러지는 문제가 발생할 수 있다. 본 발명의 실시예에서는, 채널 영역(CH)과 이격되는 복수의 게이트 전극층(130)의 일단에 인접하도록 더미 채널 영역(DCH)을 배치하므로, 더미 채널 영역(DCH)이 게이트 전극층(130)을 지지할 수 있어 게이트 전극층(130)이 구조적으로 휘어지거나 부러지는 문제를 개선할 수 있다. 다만, 반드시 도 5에 도시한 바와 같이, 더미 채널 영역(DCH)이 게이트 전극층(130)의 일단에 완전히 접촉하도록 배치되는 것으로만 한정되지는 않는다.
더미 채널 영역(DCH)의 하부에는 기판 절연층(105)이 마련될 수 있다. 기판 절연층(105)은 실리콘 산화물 등을 포함할 수 있으며, 제1 및 제2 층간 절연층(106, 107)과 마찬가지로 HDP 산화막 또는 TEOS 산화막 등을 포함할 수 있다. 기판 절연층(105)이 더미 채널 영역(DCH)의 하면 및 측면의 하부 일부 영역을 감싸도록 배치되기 때문에, 더미 채널 영역(DCH)에서는 채널 영역(CH)과 달리 선택적 에피택시 성장(SEG)이 일어나지 않으며, 에피택시층(171)이 형성되지 않을 수 있다. 따라서, 제조 공정 상에서 에피택시층(171)의 높이가 원하는 만큼 제어되지 않아서 접지 선택 트랜지스터(GST)에 대응하는 게이트 전극층(131)이 다른 게이트 전극층(132-136) 중 일부와 전기적으로 연결되는 문제를 방지할 수 있다. 도 5에 도시한 실시예에서, 기판 절연층(105)의 두께는 제2 기판(102)의 두께보다 두꺼운 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 4 및 도 5를 참조하면, 복수의 게이트 전극층(130)은, z축 방향을 따라 복수의 절연층(140)과 교대로 적층될 수 있다. 각 게이트 전극층(130)은 하나 이상의 채널층(170)과 인접하도록 배치될 수 있으며, 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극을 제공할 수 있다. 게이트 전극층(130)은 워드 라인(WL1~WLn)을 이루며 연장될 수 있고, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서 메모리 셀 트랜지스터(MC1~MCn)들을 이루는 게이트 전극층(130)의 총 개수는 2N개 (N은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 접지 선택 라인(GSL)에 연결될 수 있다. 도 4 및 도 5에서 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)과, 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 1개로 도시되었으나, 반드시 이와 같은 개수로 한정되는 것은 아니다. 한편, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 게이트 전극층(131, 136)은, 메모리 셀 트랜지스터(MC1~MCn)의 게이트 전극들(132-135)과 다른 구조를 가질 수도 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(130)은 복수의 절연층(140)과 교대로 적층될 수 있다. 복수의 절연층(140)은 복수의 게이트 전극층(130)과 마찬가지로 Y축 방향에서 분리 절연층(104)에 의해 서로 분리될 수 있으며, X축 방향을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있다. 복수의 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 게이트 전극층(130)과 채널층(170) 사이에는 게이트 유전층(160)이 배치될 수 있다. 게이트 절연층(160)은 채널층(170)과 각 게이트 전극층(130) 사이에 순차적으로 적층된 블록킹층(162), 전하 저장층(164), 및 터널링층(166)을 포함할 수 있다. 블록킹층(162)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 터널링층(166)은 F-N 방식으로 전하를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(166)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
도 6은 도 3에 도시한 메모리 장치의 A 영역을 부분 도시한 사시도이다.
도 4 및 도 5와 함께 도 6을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 주변 회로 영역(P) 상에 셀 영역(C)이 배치되는 COP 구조를 가질 수 있다. 또한, 제1 층간 절연층(107) 상에 배치되어 셀 영역(C)을 형성하기 위한 반도체 기판으로 제공되는 제2 기판(102)의 일부 영역에는 기판 절연층(105)이 마련될 수 있다. 기판 절연층(105)은 실리콘 산화물 등을 포함할 수 있다.
기판 절연층(105)은 제2 기판(102)에서 더미 채널 영역(DCH)에 대응하는 영역에 마련될 수 있다. 즉, 더미 채널 영역(DCH)은 제2 기판(102)과 직접 접하지 않으며, 더미 채널 영역(DCH)과 제2 기판(102) 사이에 기판 절연층(105)이 마련될 수 있다. 따라서, 채널 영역(CH)과 달리 더미 채널 영역(DCH)의 하부에서는 선택적 에피택시 성장(SEG)이 일어나지 않으며, 더미 채널 영역(DCH)의 하부에는 에피택시층(171)이 배치되지 않을 수 있다.
메모리 장치(100)의 제조 공정에서, 복수의 게이트 전극층(130)을 형성하기 위해, 복수의 절연층(140)과 희생층을 교대로 적층하여 몰드(MOLD)를 제2 기판(102) 상에 형성한 후, 공통 소스 라인(103)과 분리 절연층(104)을 형성하기 위해 마련되는 개구부를 통해 희생층을 선택적으로 제거할 수 있다. 희생층을 제거하는 공정은, 더미 채널 영역(DCH)과 채널 영역(CH)을 형성한 이후 수행될 수 있다.
더미 채널 영역(DCH)의 하부에도 에피택시층(171)이 형성되는 경우에는, 더미 채널 영역(DCH)하부의 에피택시층(171)의 높이가 원하는 높이로 제어되지 않음으로써, 더미 채널 영역(DCH)에 포함되는 게이트 절연층(160) 가운데 일부, 예를 들어 전하 저장층(164)이 희생층을 제거하는 공정에서 함께 제거될 수 있다. 따라서, 희생층을 제거한 후, 게이트 전극층(130)을 형성하기 위해 폴리 실리콘, 금속, 또는 금속 실리사이드 물질을 주입하는 공정에서 게이트 절연층(160)이 제거된 영역으로 상기 물질이 함께 유입되어 게이트 전극층(130) 가운데 일부가 서로 전기적으로 연결될 수 있다. 본 발명의 실시예에서는, 더미 채널 영역(DCH)의 하부에 기판 절연층(105)을 배치하여 더미 채널 영역(DCH)의 하부에서 에피택시층(171)이 성장되지 않도록 제어하므로, 상기와 같은 문제를 해결할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(200)는, 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)과 주변 회로 영역(P)은 제1 방향(X축 방향)에서 서로 인접할 수 있으며, 하나의 기판(201) 상에서 정의되는 영역일 수 있다. 주변 회로 영역(P)에는 소스/드레인 영역(281)과 수평 게이트 전극(282)을 갖는 복수의 주변 회로 소자(280)가 마련될 수 있다.
셀 영역(C)에는 채널 영역(CH)과 더미 채널 영역(DCH), 공통 소스 라인(203), 분리 절연층(204) 및 복수의 컨택(211-216: 210) 등이 배치될 수 있다. 채널 영역(CH)과 더미 채널 영역(DCH)은 기판(201)의 상면(X-Y 평면) 위에 적층되는 복수의 게이트 전극층 중 적어도 일부를 관통할 수 있으며, 복수의 컨택(210)은 복수의 게이트 전극층 각각에 연결될 수 있다. 복수의 게이트 전극층은 공통 소스 라인(203) 및 분리 절연층(204)에 의해 복수의 단위 셀(UNIT CELL) 영역으로 분할될 수 있다.
한편, 도 7에 도시한 실시예에서는, 더미 채널 영역(DCH)과 기판(201) 사이에 배치되는 기판 절연층(205)이 Y축 방향으로 연장될 수 있다. 따라서, 하나의 기판 절연층(205)은 복수의 더미 채널 영역(DCH)에 대응할 수 있다. 이하, 도 8 내지 도 10을 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(200)의 구조를 설명하기로 한다.
도 8은 도 7에 도시한 메모리 장치의 Ⅰb-Ⅰb` 방향의 단면을 도시한 단면도이며, 도 9는 도 7에 도시한 메모리 장치의 Ⅱb-Ⅱb` 방향의 단면을 도시한 단면도이다. 한편, 도 10은 도 7에 도시한 메모리 장치의 B 영역을 부분 도시한 사시도이다.
우선 도 8을 참조하면, 기판(201)의 상면 위에 복수의 게이트 전극층(231-236: 230)과 복수의 절연층(241-247: 240)이 교대로 적층될 수 있다. 복수의 게이트 전극층(230)은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있으며, 스텝 구조가 형성된 영역에서 복수의 컨택(210)과 연결될 수 있다. 복수의 절연층(240)은 인접한 복수의 게이트 전극층(230)과 동일한 길이만큼 제1 방향을 따라 연장될 수 있다.
주변 회로 영역(P)에 배치되는 주변 회로 소자(280)는 수평 트랜지스터일 수 있으며, 소스/드레인 영역(281), 수평 게이트 전극(282), 수평 게이트 스페이서막(283), 수평 게이트 절연층(284) 등을 포함할 수 있다. 복수의 주변 회로 소자(280) 사이, 및 주변 회로 소자(280)와 게이트 전극층(230) 사이에는 소자 분리막(286)이 형성될 수 있다.
채널 영역(CH)은 복수의 게이트 전극층(230)을 관통할 수 있다. 따라서, Z축 방향으로 연장되는 채널층(270)이 복수의 게이트 절연층(260)을 사이에 두고 복수의 게이트 전극층(230)과 인접하여 배치될 수 있다. 복수의 게이트 절연층(260)은 블록킹층(262), 전하 저장층(264) 및 터널링층(266) 등을 포함할 수 있다. 채널층(270) 내부의 공간은 매립 절연층(273)에 의해 채워질 수 있으며, 채널층(270)과 기판(201) 사이에는 에피택시층(271)이 마련될 수 있다.
다음으로 도 9를 참조하면, 더미 채널 영역(DCH)이 복수의 게이트 전극층(230)의 일단에 인접하여 배치될 수 있다. 더미 채널 영역(DCH)은 채널 영역(CH)과 마찬가지로 채널층(270), 매립 절연층(273), 드레인 영역(275) 등을 포함할 수 있다. 다만, 채널 영역(CH)은 하부에서 에피택시층(271)을 통해 기판(201)과 연결되는 데에 반해, 더미 채널 영역(DCH)의 하부에는 에피택시층(271)이 배치되지 않을 수 있다. 더미 채널 영역(DCH)의 하부에는 실리콘 산화물 등을 포함하는 기판 절연층(205)이 배치될 수 있다.
기판 절연층(205)은 더미 채널 영역(DCH)과 기판(201) 사이에 배치되며, 선택적 에피택시 성장 공정에 의해 에피택시층(271)이 더미 채널 영역(DCH)에 형성되는 것을 방지할 수 있다. 따라서, 더미 채널 영역(DCH)과 채널 영역(CH)을 형성한 후, 게이트 전극층(230)을 형성하는 공정에서 발생할 수 있는 일부 게이트 전극층(230)간의 쇼트(SHORT) 현상을 방지하고 접지 선택 라인(GSL)에 연결되는 게이트 전극층(231)의 항복 전압(BV) 특성을 개선할 수 있다.
본 발명의 실시예에 따르면, 기판 절연층(205)은 기판(201) 내에서 특정 방향을 따라 연장될 수 있다. 도 7 및 도 10을 참조하면, 기판 절연층(205)은 기판(201) 내에서 Y축 방향을 따라 연장될 수 있다. 따라서, 하나의 기판 절연층(205)에 2개의 더미 채널 영역(DCH)이 대응할 수 있다. 즉, 하나의 기판 절연층(205)은 2개의 더미 채널 영역(DCH)과 기판(201) 사이에 배치될 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는 채널 영역(CH), 채널 영역(CH)과 별도로 마련되는 더미 채널 영역(DCH), 복수의 게이트 전극층에 연결되는 복수의 컨택(311-316: 310), 복수의 게이트 전극층을 복수의 단위 셀 영역으로 구분하는 분리 절연층(304) 및 공통 소스 라인(303) 등을 포함할 수 있다. 복수의 게이트 전극층 각각은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 복수의 컨택(310)과 각각 연결될 수 있다. 본 발명의 실시예에서, 더미 채널 영역(DCH)의 하부에는 기판 절연층(305)이 마련될 수 있으며, 따라서 더미 채널 영역(DCH)은 채널 영역(CH)과 달리 기판과 직접 접촉하지 않을 수 있다.
도 12는 도 11에 도시한 메모리 장치의 Ⅰc-Ⅰc` 방향의 단면을 도시한 단면도이며, 도 13은 도 11에 도시한 메모리 장치의 Ⅱc-Ⅱc` 방향의 단면을 도시한 단면도이다. 한편, 도 14는 도 11에 도시한 메모리 장치의 C 영역을 부분 도시한 사시도이다.
우선 도 12를 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는 주변 회로 영역(P) 상에 셀 영역(C)이 배치되는 COP(Cell-On-Peri) 구조를 가질 수 있다. 주변 회로 영역(P)은 제1 기판(301)을 포함하며, 제1 기판(301) 상에는 복수의 주변 회로 소자(380) 및 제1 층간 절연층(306)이 배치될 수 있다. 주변 회로 소자(380)는 소스/드레인 영역(381), 수평 게이트 전극층(382), 수평 게이트 스페이서막(383), 수평 게이트 절연층(384) 등을 포함할 수 있으며, 배선 패턴(385)과 전기적으로 연결될 수 있다.
제1 층간 절연층(306)의 상면에는 제2 기판(302)이 배치될 수 있다. 제2 기판(302)은 제1 층간 절연층(306)의 상면에 배치되는 제1 층(302a)과, 제1 층(302a)의 상면에 배치되는 제2 층(302b)을 포함할 수 있다. 제1 층(302a)은 제2 층(302b)을 형성하기 위한 시드 층(SEED LAYER)으로 제공될 수 있다. 일 실시예에서, 제2 층(302b)은 제1 층(302a)을 시드 층으로 하는 에피택시 성장 공정을 이용하여 형성될 수 있다.
제1 층(302a)은, 디실란(Si2H6)을 실리콘 소스로 이용하여 형성되는 실리콘 층일 수 있으며, 특히 대결정립 다결정 실리콘을 포함할 수 있다. 제1 층(302a)에 포함되는 결정립들의 평균 직경은, 제1 층(302a)의 두께보다 클 수 있다. 예를 들어, 제1 층(302a)에 포함되는 결정립들의 평균 직경은 수 내지 수십 마이크로 미터일 수 있다. 제2 층(302b)은 제1 층(302a)을 시드 층으로 이용하여 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 진행함으로써 형성될 수 있다. 제2 층(302b)은 제1 층(302a)과 마찬가지로 다결정 실리콘을 포함할 수 있으며, 제2 층(302b)에 포함되는 다결정 실리콘 결정립들의 평균 크기, 예를 들어 평균 직경은, 제1 층(302a)에 포함되는 다결정 실리콘 결정립들의 평균 크기보다 클 수 있다. 따라서, 제1 층(302a)에 비해, 제2 층(302b)은 상대적으로 적은 결함(defect)을 가질 수 있다.
제2 층(302b)은 제1 층(301a)보다 상대적으로 두꺼울 수 있다. 셀 영역(C)에서, 포켓 P-웰(Pocket P-Well)이 제2 기판(302) 내에 형성될 수 있는데, 포켓 P-웰은 제1 층(302a)보다 상대적으로 적은 결함(defect)을 갖는 제2 층(302b)에만 형성될 수 있다. 따라서, 포켓 P-웰을 형성할 수 있을 정도의 충분한 두께로 제2 층(302b)을 성장시킬 수 있다.
셀 영역(C)은 복수의 게이트 전극층(331-336: 330)과 복수의 절연층(341-347: 340)을 포함할 수 있으며, 복수의 게이트 전극층(330)과 복수의 절연층(340)은 제2 기판(302) 상에 교대로 적층될 수 있다. 복수의 게이트 전극층(330)과 복수의 절연층(340) 각각은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있다. 상기 스텝 구조가 형성되는 영역에서, 복수의 컨택(310)이 복수의 게이트 전극층(330)과 각각 연결될 수 있다.
채널 영역(CH)은, 채널층(370), 매립 절연층(373), 드레인 영역(375) 및 에피택시층(371)을 포함할 수 있다. 드레인 영역(375)은 불순물을 포함하거나 또는 포함하지 않는 폴리 실리콘을 가질 수 있으며, 에피택시층(371)은 제2 기판(302)으로부터 선택적 에피택시 성장(SEG)되는 층일 수 있다. 채널층(370)과 게이트 전극층(330) 사이에는 게이트 절연층(360)이 마련될 수 있다. 게이트 절연층(360)은 블록킹층(362), 전하 저장층(364), 터널링층(366) 등을 포함할 수 있다. 이 중에서 블록킹층(362)은 게이트 전극층(330)을 둘러싸는 형태로 배치될 수 있다.
다음으로 도 13을 참조하면, 더미 채널 영역(DCH)이 복수의 게이트 전극층(330)의 일단에 인접하여 배치될 수 있다. 더미 채널 영역(DCH)은 채널 영역(CH)과 마찬가지로 채널층(370), 매립 절연층(373), 드레인 영역(375) 등을 포함할 수 있다. 다만, 채널 영역(CH)은 하부에서 에피택시층(371)을 통해 제2 기판(302)과 연결되는 데에 반해, 더미 채널 영역(DCH)의 하부에는 에피택시층(371)이 배치되지 않을 수 있다. 더미 채널 영역(DCH)의 하부에는 실리콘 산화물 등을 포함하는 기판 절연층(305)이 배치될 수 있다.
기판 절연층(205)은 더미 채널 영역(DCH)과 제2 기판(302) 사이에 배치되며, 선택적 에피택시 성장 공정에 의해 에피택시층(371)이 더미 채널 영역(DCH)에 형성되는 것을 방지할 수 있다. 따라서, 더미 채널 영역(DCH)과 채널 영역(CH)을 형성한 후, 게이트 전극층(330)을 형성하는 공정에서 발생할 수 있는 일부 게이트 전극층(330)간의 쇼트(SHORT) 현상을 방지하고 접지 선택 라인(GSL)에 연결되는 게이트 전극층(331)의 항복 전압(BV) 특성을 개선할 수 있다.
본 발명의 실시예에 따르면, 기판 절연층(305)은 기판(201) 내에서 특정 방향을 따라 연장될 수 있다. 도 11 내지 도 14를 참조하면, 기판 절연층(305)은 기판(301) 내에서 X축 방향을 따라 연장될 수 있다. 따라서, 하나의 기판 절연층(305)에 복수의 더미 채널 영역(DCH)이 대응할 수 있으며, 도 13 및 도 14를 참조하면 하나의 기판 절연층(305)에 5개의 더미 채널 영역(DCH)이 대응할 수 있다. 즉, 하나의 기판 절연층(205)은 5개의 더미 채널 영역(DCH)의 하부를 둘러싸는 형상을 가질 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 메모리 장치(400)는, 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)과 주변 회로 영역(P)은 제1 방향(X축 방향)에서 서로 인접할 수 있으며, 하나의 기판(401) 상에서 정의될 수 있다. 주변 회로 영역(P)에는 소스/드레인 영역(481)과 수평 게이트 전극(482)을 갖는 복수의 주변 회로 소자(480)가 마련될 수 있다.
셀 영역(C)에는 채널 영역(CH)과 더미 채널 영역(DCH), 공통 소스 라인(403), 분리 절연층(404) 및 복수의 컨택(411-416: 410) 등이 배치될 수 있다. 채널 영역(CH)과 더미 채널 영역(DCH)은 기판(201)의 상면(X-Y 평면) 위에 적층되는 복수의 게이트 전극층 중 적어도 일부를 관통할 수 있으며, 복수의 컨택(410)은 복수의 게이트 전극층 각각에 연결될 수 있다. 복수의 게이트 전극층은 공통 소스 라인(403) 및 분리 절연층(404)에 의해 복수의 단위 셀(UNIT CELL) 영역으로 분할될 수 있다.
한편, 더미 채널 영역(DCH)과 기판(401) 사이에 배치되는 기판 절연층(405) 각각이 복수의 더미 채널 영역(DCH)의 하부를 감싸는 형태로 배치될 수 있다. 도 15에 도시한 실시예에서는, 기판 절연층(405)이 단위 셀 영역 당 하나씩 배치되는 것으로 도시하였으나, 이와 다른 형태로 구현될 수도 있다.
이하, 도 16 내지 도 18을 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(400)를 설명하기로 한다.
도 16은 도 15에 도시한 메모리 장치의 Ⅰc-Ⅰc` 방향의 단면을 도시한 단면도이며, 도 17은 도 15에 도시한 메모리 장치의 Ⅱc-Ⅱc` 방향의 단면을 도시한 단면도이다. 한편, 도 18은 도 15에 도시한 메모리 장치의 C 영역을 부분 도시한 사시도이다.
우선 도 16을 참조하면, 기판(401)의 상면 위에 복수의 게이트 전극층(431-436: 430)과 복수의 절연층(441-447: 440)이 교대로 적층될 수 있다. 복수의 게이트 전극층(430)은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있으며, 스텝 구조가 형성된 영역에서 복수의 컨택(410)과 연결될 수 있다. 복수의 절연층(440)은 인접한 복수의 게이트 전극층(430)과 동일한 길이만큼 제1 방향을 따라 연장될 수 있다.
주변 회로 영역(P)에 배치되는 주변 회로 소자(480)는 수평 트랜지스터일 수 있으며, 소스/드레인 영역(481), 수평 게이트 전극(482), 수평 게이트 스페이서막(483), 수평 게이트 절연층(484) 등을 포함할 수 있다. 복수의 주변 회로 소자(480) 사이, 및 주변 회로 소자(480)와 게이트 전극층(430) 사이에는 소자 분리막(486)이 형성될 수 있다.
다음으로 도 17을 참조하면, 더미 채널 영역(DCH)이 채널 영역(CH)과 복수의 주변 회로 소자(380) 사이에 배치될 수 있다. 더미 채널 영역(DCH)은 채널 영역(CH)과 마찬가지로 채널층(470), 매립 절연층(473), 드레인 영역(475) 등을 포함할 수 있다. 다만, 채널 영역(CH)은 하부에서 에피택시층(471)을 통해 기판(401)과 연결되는 데에 반해, 더미 채널 영역(DCH)의 하부에는 에피택시층(471)이 배치되지 않을 수 있다. 더미 채널 영역(DCH)의 하부에는 절연성을 갖는 기판 절연층(405)이 배치될 수 있다.
기판 절연층(405)은 더미 채널 영역(DCH)과 기판(401) 사이에 배치되며, 선택적 에피택시 성장 공정에 의해 더미 채널 영역(DCH)에 에피택시층(471)이 형성되는 것을 방지할 수 있다. 따라서, 더미 채널 영역(DCH)과 채널 영역(CH)을 형성한 후, 게이트 전극층(430)을 형성하는 공정에서 발생할 수 있는 일부 게이트 전극층(430)간의 쇼트(SHORT) 현상을 방지하고 접지 선택 라인(GSL)에 연결되는 게이트 전극층(431)의 항복 전압(BV) 특성을 개선할 수 있다.
본 발명의 실시예에 따르면, 기판 절연층(405)은 기판(401) 내에서 복수의 더미 채널 영역(DCH)을 둘러싸는 형상을 가질 수 있다. 도 15 내지 도 18을 참조하면, 기판 절연층(405)은 단위 셀 영역에 하나씩 배치되어 10개의 더미 채널 영역(DCH)을 둘러싸는 형상을 가질 수도 있다. 도 18의 사시도를 참조하면, 기판(401)이 절단된 영역을 통해 노출된 기판 절연층(405)이 하나의 단위 셀 영역에 포함되는 모든 더미 채널 영역(DCH)을 둘러싸는 형상을 가질 수 있다.
도 19a는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다. 한편, 도 19b는 도 19a에 도시한 메모리 장치의 Ie-Ie` 방향의 단면을 도시한 단면도이다.
먼저 도 19a를 참조하면, 본 발명의 실시예에 따른 메모리 장치(500)는 주변 회로 영역(P) 상에 셀 영역(C)이 배치되는 COP(Cell-On-Peri) 구조를 가질 수 있다. 메모리 장치(500)는 X-Y 평면 상에서 지그재그로 배치되는 채널 영역(CH), 채널 영역(CH)과 별도로 마련되는 더미 채널 영역(DCH1, DCH2), 복수의 게이트 전극층과 전기적으로 연결되는 복수의 컨택(511-516: 510) 및 복수의 게이트 전극층을 복수의 영역으로 구분하는 공통 소스 라인(503) 및 분리 절연층(504) 등을 포함할 수 있다.
도 19a에 도시한 실시예에서, 하나의 기판 절연층(505)은 복수의 더미 채널 영역(DCH)의 하부에 배치될 수 있다. 도 19를 참조하면, 일부의 기판 절연층(505)은 4개의 더미 채널 영역(DCH)을 둘러싸는 형상을 가질 수 있으며, 다른 기판 절연층(505)은 6개의 더미 채널 영역(DCH)을 둘러싸는 형상을 가질 수 있다. 즉, 복수의 기판 절연층(505) 가운데 적어도 일부는 서로 다른 형상을 가질 수 있다.
한편, 도 19a에서, 더미 채널 영역(DCH1, DCH2)은 제1 더미 채널 영역(DCH1) 및 제2 더미 채널 영역(DCH2)을 포함할 수 있다. 제1 더미 채널 영역(DCH1)은 복수의 게이트 전극층의 일단에 인접하도록 배치될 수 있다. 제2 더미 채널 영역(DCH2)은 채널 영역(CH)과 인접하도록 배치될 수 있다. 제2 더미 채널 영역(DCH2)은 채널 영역(CH)과 같은 구조를 가질 수 있으며, 기판에 직접 연결될 수 있다. 다만, 제2 더미 채널 영역(DCH2)은 상부에서 비트 라인과 전기적으로 연결되지 않을 수 있다.
도 19b를 참조하면, 제1 더미 채널 영역(DCH1)은 복수의 게이트 전극층(530)의 일단에 인접하여 배치될 수 있다. 제1 더미 채널 영역(DCH1)은 채널층(570), 매립 절연층(573), 드레인 영역(575) 등을 포함할 수 있다. 다만, 채널 영역(CH)은 하부에서 에피택시층(571)을 통해 제2 기판(502)과 연결되는 데에 반해, 제1 더미 채널 영역(DCH)의 하부에는 에피택시층(571)이 배치되지 않을 수 있다. 제1 더미 채널 영역(DCH)의 하부에는 실리콘 산화물 등을 포함하는 기판 절연층(505)이 배치되어 에피택시층(571)이 형성되는 것을 막을 수 있다.
한편, 제2 더미 채널 영역(DCH2)의 하부에는 채널 영역(CH)과 마찬가지로 에피택시층(571)이 형성될 수 있다. 제2 더미 채널 영역(DCH2)은 채널 영역(CH)과 같은 구조를 가질 수 있으며, 드레인 영역(575)을 통해 비트 라인과 연결되지 않는 점에서 채널 영역(CH)과 구분될 수 있다.
도 20은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
다음으로 도 20을 참조하면, 본 발명의 실시예에 따른 메모리 장치(600)는, X-Y 평면 상에서 지그재그로 배치되는 채널 영역(CH), 채널 영역(CH)과 별도로 마련되는 더미 채널 영역(DCH), 복수의 게이트 전극층과 전기적으로 연결되는 복수의 컨택(611-616: 610) 및 복수의 게이트 전극층을 복수의 영역으로 구분하는 공통 소스 라인(603) 및 분리 절연층(604) 등을 포함할 수 있다. 전반적으로, 도 20에 도시한 메모리 장치(600)의 구조는, 도 3 내지 도 6을 참조하여 설명한 메모리 장치(100)와 유사할 수 있다.
다만, 도 20에 도시한 메모리 장치(600)는 제조 공정에 있어서 앞서 설명한 다른 메모리 장치(100, 200, 300, 400, 500)와 다를 수 있다. 예를 들어, 도 3 내지도 6에 도시한 실시예에 따른 메모리 장치(100)의 경우, 제2 기판(102) 상에 게이트 전극층(130) 및 절연층(140)을 형성하기 전에 제2 기판(102)의 일부 영역을 제거하고, 그 안에 절연 물질을 채워 넣음으로써 기판 절연층(105)을 형성할 수 있다.
반면, 도 20에 도시한 메모리 장치(600)에서는, 더미 채널 영역(DCH)과 채널 영역(CH)을 형성하기 위한 수직 방향(Z축 방향)의 개구부를 형성한 이후에 상기 개구부를 통해 기판을 산화시켜 기판 절연층(605)을 형성할 수 있다. 따라서, 기판 절연층(605)은 X-Y 평면에서 원형 또는 타원형 등의 단면 형상을 가질 수 있다. 도 20에 도시한 메모리 장치(600)의 자세한 제조 방법에 대해서는 후술하기로 한다.
도 21은 본 발명의 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 메모리 장치(700)는 셀 영역(C) 상에 주변 회로 영역(P)이 배치되는 POC(Peri-On-Cell) 구조를 가질 수 있다. 즉, 셀 영역(C)이 주변 회로 영역(P)의 하부에 배치될 수 있다. 셀 영역(C)은 제1 기판(101), 제1 기판(101) 상에 교대로 적층되는 복수의 게이트 전극층(731-736: 730)과 복수의 절연층(741-747: 740), 제1 기판(101)의 상면에 수직하는 방향으로 연장되는 채널 영역(CH)과 더미 채널 영역(DCH), 및 제1 층간 절연층(706) 등을 포함할 수 있다.
더미 채널 영역(DCH)의 하부에는 기판 절연층(705)이 배치되며, 따라서 더미 채널 영역(DCH)의 하부에는 채널 영역(CH)과 달리 에피택시층(771)이 형성되지 않을 수 있다. 더미 채널 영역(DCH)과 채널 영역(CH)은 에피택시층(771)을 제외한 채널층(770), 매립 절연층(773), 및 드레인 영역(775) 등에 대해서는 동일한 구조를 가질 수 있다. 다만, 더미 채널 영역(DCH)에 포함되는 드레인 영역(775)은 비트 라인(Bit Line)에 연결되지 않을 수 있다.
셀 영역(C) 상에는 중간 절연층(708)이 더 마련될 수 있으며, 중간 절연층(708) 상에 주변 회로 영역(P)이 배치될 수 있다. 중간 절연층(708) 내에는 복수의 배선 패턴이 포함될 수 있으며, 상기 배선 패턴은 복수의 게이트 전극층(730)과 컨택을 통해 연결되는 워드 라인(Word Line) 및 채널 영역(CH)의 드레인 영역(775)과 연결되는 비트 라인(Bit Line) 등을 포함할 수 있다.
주변 회로 영역(P)은 제2 기판(702), 제2 기판(702) 상에 배치되는 복수의 주변 회로 소자(780), 및 제2 층간 절연층(707) 등을 포함할 수 있다. 복수의 주변 회로 소자(780)는 수평 트랜지스터일 수 있으며, 소스/드레인 영역(781), 수평 게이트 전극층(782), 수평 게이트 스페이서막(783) 및 수평 게이트 절연층(784) 등을 포함할 수 있다. 소스/드레인 영역(781)과 수평 게이트 전극층(782)은 적어도 하나의 배선 패턴(785)과 제2 층간 절연층(707) 내에서 연결될 수 있다.
도 22a 내지 도 33b는 도 3 내지 도 6에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다. 도 22b는 도 22a의 Ⅱa-Ⅱa` 방향의 단면도일 수 있다.
우선 도 22a 및 도 22b를 참조하면, 주변 회로 영역(P) 상에 셀 영역(C)을 형성하기 위한 제2 기판(102)이 마련될 수 있다. 주변 회로 영역(P)은 제1 기판(101), 제1 기판(101) 상에 마련되는 복수의 주변 회로 소자(180) 및 제1 층간 절연층(106) 등을 포함할 수 있으며, 제2 기판(102)은 제1 층간 절연층(106) 상에 마련될 수 있다. 제1 기판(101)은 단결정 실리콘 기판일 수 있으며, 제2 기판(102)은 다결정 실리콘 기판일 수 있다.
이어서 도 23a 및 도 23b를 참조하면, 제2 기판(102)에 복수의 홈부(R)가 마련될 수 있다. 복수의 홈부(R)에 대응하는 영역만을 노출시키고 제1 기판(102)의 다른 영역을 가리는 마스크(MASK)를 제1 기판(102)의 상면에 배치한 후, 식각 공정을 진행함으로써 복수의 홈부(R)를 형성할 수 있다. 복수의 홈부(R)의 크기와 형상은 다양하게 변형될 수 있다. 복수의 홈부(R)가 형성되는 위치는, 이후 공정에서 더미 채널 영역(DCH)이 형성되는 영역에 대응할 수 있다. 한편, 도 23b를 참조하면 복수의 홈부(R)의 깊이 d가 제2 기판(102)의 두께 t보다 큰 것으로 예시되어 있으나, 반드시 이런 형태로 한정되는 것은 아니다.
다음으로 도 24a 및 도 24b를 참조하면, 복수의 홈부(R)가 형성된 제2 기판(102) 상에 절연 물질(109)이 형성될 수 있다. 절연 물질(109)은 복수의 홈부(R)를 채우는 한편, 제2 기판(102)의 상면에도 형성될 수 있다. 이후, 절연 물질(109)의 상면으로부터 그 일부를 제거하는 CMP 등의 연마 공정을 적용할 수 있으며, 도 25a 및 도 25b에 도시한 바와 같이 기판 절연층(105)이 형성될 수 있다. CMP 등의 상기 연마 공정에 의해 제2 기판(102)의 상면으로부터 적어도 일부 영역이 절연 물질(109)과 함께 제거될 수 있으며, 따라서 기판 절연층(105)의 상면은 제2 기판(102)의 상면과 공면(co-planar)을 형성할 수 있다.
도 26a 및 도 26b를 참조하면, 제1 기판(101) 및 기판 절연층(105) 상에 복수의 희생층(121-126: 120) 및 절연층(141-147: 140)이 교대로 적층될 수 있다. 복수의 희생층(120)은 복수의 절연층(140)에 대해 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층(140)과 다른 물질일 수 있다. 예를 들어, 절연층(140)이 실리콘 산화막인 경우, 희생층(120)은 실리콘 질화막일 수 있다.
다음으로 도 27a 및 도 27b를 참조하면, 복수의 희생층(120)과 절연층(140)을 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다. Z축 방향으로 인접한 희생층(120)과 절연층(140) 사이에 도 27a 및 도 27b와 같은 단차를 형성하기 위해, 제2 기판(102) 상에 교대로 적층된 복수의 희생층(130)과 층간 절연층(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(130) 및 층간 절연층(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(120) 및 절연층(140)을 식각하는 공정을 복수 회 수행함으로써, 희생층(120) 및 절연층(140)을 순차적으로 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다.
일 실시예에서, 각 절연층(140)과 희생층(120)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 절연층(140)과 희생층(120)은 일 방향 - y축 방향 - 을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, z축 방향으로 최하부에 위치한 희생층(121)의 하부에는 같은 길이만큼 연장되는 절연층(141)이 더 배치될 수 있다.
도 28a 및 도 28b를 참조하면, 채널 영역(CH) 및 더미 채널 영역(DCH)을 형성하기 위한 복수의 채널 개구부(H1, H2)가 형성될 수 있다. 제1 채널 개구부(H1)는 채널 영역(CH)을 형성하기 위한 영역으로 제공될 수 있으며, 제2 채널 개구부(H2)는 더미 채널 영역(DCH)를 형성하기 위한 영역으로 제공될 수 있다. 제2 채널 개구부(H2)는 스텝 구조가 형성된 영역에서 기판 절연층(105)에 대응할 수 있다. 즉, 제2 채널 개구부(H2)의 하면에서 기판 절연층(105)의 일부가 노출될 수 있다. 제1 채널 개구부(H1)는 제2 기판(102)의 상면으로부터 일부를 파고 들어가는 깊이를 가질 수 있으며, 따라서 제1 채널 개구부(H1)의 하면에서 제2 기판(102)의 일부가 노출될 수 있다. 채널 개구부(H1, H2)를 형성하기 전에, 복수의 희생층(120) 및 절연층(140) 상에는 제2 층간 절연층(107)이 형성될 수 있다.
이어서 도 29a 및 도 29b를 참조하면, 선택적 에피택시 성장(Selective Epitaxial Growth, SEG) 공정을 수행하여 에피택시층(171)을 형성할 수 있다. 선택적 에피택시 성장 공정은, 제1 채널 개구부(H1)의 하부에서 노출되는 제2 기판(102)의 일부 영역을 시드(Seed)로 이용함으로써 수행될 수 있다. 제2 채널 개구부(H2)의 하부에서는 제2 기판(102)이 아닌 기판 절연층(105)이 노출되므로, 제2 채널 개구부(H2) 내에서는 선택적 에피택시 성장이 일어나지 않을 수 있다. 따라서, 에피택시층(171)은 제1 채널 개구부(H1) 내에만 형성될 수 있다.
다음으로 도 30a 및 도 30b를 참조하면, 채널층(170), 매립 절연층(173), 드레인 영역(175) 등이 형성하여 채널 영역(CH) 및 더미 채널 영역(DCH)을 형성할 수 있다. 채널층(170)을 형성하기 전에, 복수의 채널 개구부(H1, H2) 내에 ALD 또는 CVD 공정을 적용하여 복수의 채널 개구부(H1, H2)의 내측면 및 하부면에 전하 저장층(164) 및 터널링층(166)을 형성할 수 있다. 복수의 희생층(120) 및 절연층(140)과 인접한 영역으로부터 전하 저장층(164)과 터널링층(166)이 순서대로 적층되며, 터널링층(166)의 내측에 채널층(170)이 형성될 수 있다. 채널층(170)은 소정의 두께, 예컨대, 복수의 채널 개구부(H1, H2) 각각의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 전하 저장층(164) 및 터널링층(166)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다.
채널층(170)의 내측은 매립 절연층(173)으로 채워질 수 있다. 선택적으로, 매립 절연층(173)을 형성하기 전에, 채널층(170)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(170) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(170) 상부에 폴리 실리콘 등의 도전성 물질로 드레인 영역(175)을 형성할 수 있다.
앞서 도 29a 및 도 29b를 참조하여 설명한 바와 같이, 더미 채널 영역(CH)을 형성하기 위한 제2 채널 개구부(H2) 내에서는 선택적 에피택시 성장이 일어나지 않을 수 있다. 따라서, 도 30b에 도시한 바와 같이, 더미 채널 영역(DCH)은 에피택시층(171) 없이 채널층(170), 매립 절연층(173), 전하 저장층(164) 및 터널링층(166)이 기판 절연층(105)과 맞닿을 수 있다.
다음으로 도 31a을 참조하면, 복수의 수직 개구부(Tv)가 형성될 수 있다. 복수의 수직 개구부(Tv)는 이후 공통 소스 라인(103) 및 분리 절연층(104)이 형성되는 영역일 수 있다. 도 31b를 참조하면, 복수의 수평 개구부(Tv)를 통해 유입되는 식각제에 의해 복수의 절연층(140)을 제외한 복수의 희생층(120)을 선택적으로 제거할 수 있다. 복수의 희생층(120)을 제거함으로써 각 절연층(130) 사이에 복수의 측면 개구부(Th)가 마련될 수 있으며, 복수의 측면 개구부(Th)에서 전하 저장층(164)의 측면 일부가 노출될 수 있다. 한편, 복수의 수직 개구부(Tv)를 형성하기 이전에, 드레인 영역(175) 상에 절연층을 추가로 배치하여 채널 영역(CH) 및 더미 채널 영역(DCH)을 보호할 수 있다.
도 32a 및 도 32b를 참조하면, 희생층(120)이 제거되어 마련된 복수의 측면 개구부(Th) 내에 복수의 게이트 전극층(131-136: 130)을 형성할 수 있다. 이때, 게이트 전극층(130)을 형성하기에 앞서 블록킹층(162)이 측면 개구부(Th)의 내벽에 우선 형성될 수도 있다. 게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(130)을 형성할 수 있다.
더미 채널 영역(DCH)의 하부에 기판 절연층(105)이 없고 에피택시층(171)이 존재하는 경우, 복수의 수직 개구부(Tv)를 통해 식각제를 유입하여 복수의 측면 개구부(Th)를 형성하고 게이트 전극층(130)을 형성하는 공정에서 문제가 발생할 수 있다. 기판 절연층(105)이 없으면 더미 채널 영역(DCH)의 하부에도 에피택시층(171)이 존재하며, 더미 채널 영역(DCH)의 하부에 존재하는 에피택시층(171)의 높이는 더미 채널 영역(DCH)의 단면적에 의해 결정될 수 있다. 예를 들어, 더미 채널 영역(DCH)의 단면적이 채널 영역(CH)보다 크면, 더미 채널 영역(DCH)의 하부에 존재하는 에피택시층(171)의 높이는 채널 영역(CH)보다 낮을 수 있다. 반대로, 더미 채널 영역(DCH)의 단면적이 채널 영역(CH)보다 작으면, 더미 채널 영역(DCH)의 하부에 존재하는 에피택시층(171)의 높이는 채널 영역(CH)보다 높을 수 있다.
더미 채널 영역(DCH)의 하부에 존재하는 에피택시층(171)의 높이가 원하는 값으로 적절하게 제어되지 않으면, 복수의 측면 개구부(Th)를 형성하는 공정에서 더미 채널 영역(DCH) 내에 존재하는 전하 저장층(164)이 희생층(120)과 함께 제거될 수 있다. 따라서, 이후 게이트 전극층(130)을 형성하는 공정에서, 접지 선택 트랜지스터(GST)의 게이트 전극으로 제공되는 최하층의 게이트 전극층(131)이, 다른 게이트 전극층(132-136) 중 일부와 전기적으로 연결될 수 있다.
본 발명의 실시예에서는, 기판 절연층(105)을 형성함으로써 더미 채널 영역(DCH)의 하부에서 선택적 에피택시 성장이 일어나는 것을 억제할 수 있다. 따라서, 측면 개구부(Th)를 형성하는 식각 공정에서 전하 저장층(164)이 제거되지 않으며, 게이트 전극층(130)을 형성하는 공정에서 일부의 게이트 전극층(130)이 서로 연결되는 것을 방지할 수 있다. 또한, 더미 채널 영역(DCH)이 에피택시층(171)을 포함하지 않으므로, 채널 영역(CH)의 에피택시층(171)의 높이만을 적절하게 제어하면 되며, 최하층의 게이트 전극층(131)과 그 위에 위치한 게이트 전극층(132) 사이에 배치되는 절연층(142)의 두께를 줄일 수 있어 메모리 장치(100)의 전체적인 높이를 줄일 수 있다.
다음으로 도 33a 및 도 33b를 참조하면, 스텝 구조가 형성된 영역에 복수의 컨택(111-116: 110)을 형성할 수 있다. 복수의 컨택(110)을 형성하기 위해 스텝 구조에서 Z축 방향을 따라 선택적 식각 공정을 진행하여 Z축 방향으로 복수의 개구부를 형성한 후, 상기 복수의 개구부 내에 도전성 물질을 채워넣을 수 있다. 복수의 컨택(110)은 높은 종횡비로 인해, 제2 기판(102)에 근접할수록 폭이 좁아지는 테이퍼 구조를 가질 수 있다.
이후, 복수의 컨택(110)은 워드 라인(Word Line)과 연결될 수 있으며, 복수의 채널 영역(CH)은 드레인 영역(175)을 통해 비트 라인(Bit Line)과 연결될 수 있다. 복수의 채널 영역(CH)과 달리 더미 채널 영역(DCH)은 비트 라인과 연결되지 않을 수 있다.
도 34a 내지 도 36b는 도 7 내지 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 34a 및 도 34b를 참조하면, 기판(201) 상에 정의되는 주변 회로 영역(P)에 복수의 주변 회로 소자(280)가 배치될 수 있다. 복수의 주변 회로 소자(280)는 수평 반도체 소자일 수 있으며, 소스/드레인 영역(281), 수평 게이트 전극층(282), 수평 게이트 스페이서막(283), 및 수평 게이트 절연층(284) 등을 포함할 수 있다. 주변 회로 소자(280)의 경계에는 소자 분리막(286)이 형성될 수 있다.
다음으로 도 35a 및 도 35b를 참조하면, 기판(201)에 복수의 홈부(R)가 마련될 수 있다. 복수의 홈부(R)에 대응하는 영역만을 노출시키고 기판(201)의 다른 영역을 가리는 마스크(MASK)를 기판(201)의 상면에 배치한 후, 식각 공정을 진행함으로써 복수의 홈부(R)를 형성할 수 있다. 복수의 홈부(R)의 크기와 형상은 다양하게 변형될 수 있다. 복수의 홈부(R)가 형성되는 위치는, 이후 공정에서 더미 채널 영역(DCH)이 형성되는 영역에 대응할 수 있다.
복수의 홈부(R)가 형성되면, 복수의 홈부(R) 내에 절연 물질을 채워넣어 기판 절연층(205)을 형성할 수 있다. 기판 절연층(205)을 형성하는 공정은, 도 24a 내지 도 25b를 참조하여 설명한 바와 동일할 수 있다. 기판 절연층(205)이 형성되면, 도 36a 및 도 36b에 도시한 바와 같이, 기판(201) 및 기판 절연층(205)의 상면 위에 복수의 희생층(221-226: 220) 및 절연층(241-247: 240)을 형성할 수 있다. 복수의 희생층(220) 및 절연층(240)은 단차를 갖는 스텝 구조를 형성할 수 있다. 메모리 장치(200)를 제조하기 위한 이후의 공정은, 도 28a 내지 도 33b를 참조하여 설명한 바와 유사할 수 있다.
도 37a 내지 도 40b는 도 11 내지 도 14에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 37a 및 도 37b를 참조하면, 주변 회로 영역(P) 상에 제2 기판(302)을 형성하기 위한 제1 층(302a)이 형성될 수 있다. 주변 회로 영역(P)은, 제1 기판(301), 제1 기판(301) 상에 마련되는 복수의 주변 회로 소자(380) 및 제1 층간 절연층(306) 등을 포함할 수 있다. 제1 기판(301)은 단결정 실리콘 기판일 수 있다. 한편, 제1 층(302a)은 디실란(Si2H6)을 실리콘 소스로 이용하여 형성되는 실리콘 층일 수 있으며, 특히 대결정립 다결정 실리콘을 포함할 수 있다. 제1 층(302a)에 포함되는 결정립들의 평균 직경은, 제1 층(302a)의 두께보다 클 수 있다. 예를 들어, 제1 층(302a)에 포함되는 결정립들의 평균 직경은 수 내지 수십 마이크로 미터일 수 있다.
다음으로 도 38a 및 도 38b를 참조하면, 제1 층(302a)을 시드 층으로 하는 에피택시 성장 공정을 이용하여 제2 층(302b)을 형성할 수 있다. 일 실시예로, 제2 층(302b)은 제1 층(302a)을 시드 층으로 이용하는 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 진행함으로써 형성될 수 있다. 제2 층(302b)은 제1 층(302a)과 마찬가지로 다결정 실리콘을 포함할 수 있으며, 제2 층(302b)에 포함되는 다결정 실리콘 결정립들의 평균 크기, 예를 들어 평균 직경은, 제1 층(302a)에 포함되는 다결정 실리콘 결정립들의 평균 크기보다 클 수 있다. 따라서, 제1 층(302a)에 비해, 제2 층(302b)은 상대적으로 적은 결함(defect)을 가질 수 있다.
제2 층(302b)은 제1 층(301a)보다 상대적으로 두꺼울 수 있다. 셀 영역(C)에서, 포켓 P-웰(Pocket P-Well)이 제2 기판(302) 내에 형성될 수 있는데, 포켓 P-웰은 제1 층(302a)보다 상대적으로 적은 결함(defect)을 갖는 제2 층(302b)에만 형성될 수 있다. 따라서, 포켓 P-웰을 형성할 수 있을 정도의 충분한 두께로 제2 층(302b)을 성장시킬 수 있다.
다음으로 도 39a 및 도 39b를 참조하면, 제2 기판(302)에 복수의 홈부(R)가 형성될 수 있다. 제2 기판(302)의 상면에 복수의 홈부(R)만을 노출시키는 마스크를 형성한 후, 식각 공정을 진행함으로써 도 39a 및 도 39b에 도시한 바와 같은 홈부(R)를 형성할 수 있다. 본 발명의 실시예에서, 복수의 홈부(R) 각각은 제1 방향(X축 방향)을 따라 연장되는 형상을 가질 수 있다. 한편, 도 39b에서 복수의 홈부(R)의 측면이 깊이 방향을 따라 경사지는 형상을 갖는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 40a 및 도 40b를 참조하면, 제2 기판(302)의 상면 위에 복수의 희생층(321-326: 320)과 절연층(341-347: 340)을 적층하는 한편, 복수의 희생층(320)과 절연층(340)을 관통하는 채널 영역(CH) 및 더미 채널 영역(DCH)을 형성할 수 있다. 복수의 희생층(320)과 절연층(340) 등을 적층 형성하기에 앞서, 복수의 홈부(R)를 절연 물질로 채움으로써 기판 절연층(305)을 형성할 수 있다. 복수의 희생층(320)은 이후 게이트 전극층(330)으로 치환될 수 있다.
더미 채널 영역(DCH)은, 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되는 복수의 희생층(320) 각각의 일단에 인접하도록 배치될 수 있다. 또한, 더미 채널 영역(DCH)의 하부는 기판 절연층(305)에 의해 둘러싸일 수 있다. 따라서, 더미 채널 영역(DCH)의 하부에서는 선택적 에피택시 성장이 일어나지 않을 수 있으며, 채널 영역(CH)과 달리 에피택시층(371)이 형성되지 않을 수 있다. 결국, 공정 상의 오차로 인해 더미 채널 영역(DCH)에 형성되는 에피택시층(371)의 높이가 원하는 만큼 제어되지 않음으로써, 에피택시층(371) 상에 배치되는 게이트 절연층(364, 366)과 희생층(320)이 서로 접촉하는 현상을 방지할 수 있다. 따라서, 희생층(320)이 제거될 때 게이트 절연층(364, 366) 중 일부가 함께 제거되어 게이트 전극층(330)을 형성하기 위한 도전성 물질이 게이트 절연층(364, 366) 영역으로 유입되는 것을 방지할 수 있다.
도 41a 내지 도 44b는 도 20에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
먼저 도 41a 및 도 41b를 참조하면, 주변 회로 영역(P) 상에 셀 영역(C)을 형성하기 위한 제2 기판(602)이 마련될 수 있다. 주변 회로 영역(P)은 제1 기판(601), 제1 기판(601) 상에 마련되는 복수의 주변 회로 소자(680) 및 제1 층간 절연층(606) 등을 포함할 수 있으며, 제2 기판(602)은 제1 층간 절연층(606) 상에 마련될 수 있다. 제1 기판(601)은 단결정 실리콘 기판일 수 있으며, 제2 기판(602)은 다결정 실리콘 기판일 수 있다.
이어서 도 42a 및 도 42b를 참조하면, 제2 기판(602) 상에 복수의 희생층(621-626: 620)과 절연층(641-647: 640)이 교대로 적층될 수 있으며, 채널 영역(CH)과 더미 채널 영역(DCH)을 형성하기 위한 복수의 채널 개구부(H1, H2)가 형성될 수 있다. 복수의 채널 개구부(H1, H2)는 복수의 희생층(620) 및 절연층(640)을 관통하여 제2 기판(602)의 상면으로부터 일부를 파고 들어가는 형태를 가질 수 있다. 복수의 희생층(620) 및 절연층(640) 각각은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있으며, 스텝 구조 상에는 제2 층간 절연층(607)이 마련될 수 있다.
다음으로 도 43a 및 도 43b를 참조하면, 복수의 채널 개구부(H1, H2) 중 제2 채널 개구부(H2)의 하부에 기판 절연층(605)이 형성될 수 있다. 기판 절연층(605)은 복수의 채널 개구부(H1, H2)와 인접하는 제2 기판(602)의 일부 영역을 산화시킴으로써 형성될 수 있다. 기판 절연층(605)은 건식 산화 공정 또는 습식 산화 공정에 의해 형성될 수 있으며, 제2 채널 개구부(H2)의 하부로부터 제2 기판(602)의 일부가 산화되어 형성되므로, 기판 절연층(605)의 단면은 복수의 채널 개구부(H1, H2)의 단면과 유사한 원 또는 타원 형상을 가질 수 있다.
도 44a 및 도 44b를 참조하면, 복수의 채널 개구부(H1, H2) 내에 채널 영역(CH) 및 더미 채널 영역(DCH)을 형성할 수 있다. 더미 채널 영역(DCH)에 대응하는 제2 채널 개구부(H2)의 하부에는 기판 절연층(605)이 배치되므로, 더미 채널 영역(DCH)은 채널 영역(CH)과 달리 에피택시층(671)을 포함하지 않을 수 있다. 한편, 더미 채널 영역(DCH)과 채널 영역(CH)은 공통적으로 채널층(670), 매립 절연층(673), 드레인 영역(675) 등을 포함할 수 있으며, 채널층(670)의 외측에는 일부의 게이트 절연층(664, 666)이 배치될 수 있다. 상기 게이트 절연층(664, 666)은 전하 저장층(664) 및 터널링층(666)을 포함할 수 있다.
본 발명의 실시예에서는 더미 채널 영역(DCH)의 하부에서 에피택시층(671)이 성장하지 않으므로, 채널 영역(CH)의 에피택시층(671)의 높이에 따라서 각 희생층(620) 및 절연층(640)의 두께를 결정할 수 있다. 따라서, 희생층(620)과 절연층(640)을 포함하는 몰드(mold)의 두께를 낮추는 것이 가능하다. 또한, 더미 채널 영역(DCH)에 에피택시층(671)이 포함되지 않으므로, 절연층(640)은 잔존시키고 희생층(620)을 선택적으로 제거하는 공정에서 게이트 절연층(664, 666) 중 일부가 희생층(620)과 함께 제거되는 것을 방지할 수 있어, 이후 형성되는 게이트 전극층들 중 일부가 서로 전기적으로 연결되는 것을 막을 수 있다.
도 45 및 도 46은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 45를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 45에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 46은 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 46을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300, 400, 500, 600, 700)를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400, 500, 600, 700: 메모리 장치
105, 205, 305, 405, 505, 605, 705: 기판 절연층
130, 230, 330, 430, 730: 게이트 전극층
140, 240, 340, 440, 740: 절연층
170, 270, 370, 470, 770: 채널층
CH: 채널 영역
DCH: 더미 채널 영역

Claims (20)

  1. 기판의 상면에 수직하는 방향으로 연장되는 채널 영역;
    상기 채널 영역에 인접하도록 상기 기판 상에 적층되며, 서로 다른 길이로 연장되는 복수의 게이트 전극층과 복수의 절연층; 및
    상기 복수의 게이트 전극층 각각의 일단에 인접하도록 배치되는 복수의 더미 채널 영역; 을 포함하며,
    상기 기판은 상기 복수의 더미 채널 영역의 하부에 형성되는 기판 절연층을 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 기판은, 상기 기판 절연층이 형성되는 제1 영역 및 상기 제1 영역과 다른 제2 영역을 포함하며, 상기 제2 영역은 서로 연결되는 하나의 영역으로 제공되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 더미 채널 영역 각각은 상기 복수의 게이트 전극층의 상기 기판의 상면에 평행한 제1 방향의 일단에서 상기 복수의 게이트 전극층을 관통하도록 배치되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 절연층 중에서 상기 기판의 상면에 배치되는 절연층은, 상기 기판 절연층과 연결되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 채널 영역, 및 상기 복수의 게이트 전극층 중 적어도 일부와 전기적으로 연결되는 복수의 주변 회로 소자; 를 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 복수의 주변 회로 소자는 상기 복수의 게이트 전극층의 주변에서 상기 기판 상에 배치되는 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서,
    상기 복수의 주변 회로 소자는 상기 기판의 하부에 배치되는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 복수의 주변 회로 소자는 제1 기판에 마련되며, 상기 기판은 상기 제1 기판과 다른 제2 기판인 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 기판은 단결정 실리콘 기판이며, 상기 제2 기판은 다결정 실리콘 기판인 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 복수의 더미 채널 영역의 단면의 폭은, 상기 채널 영역의 단면의 폭보다 큰 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서,
    상기 채널 영역의 하부에 마련되는 선택적 에피택시 성장(SEG) 영역; 을 더 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서,
    상기 기판 절연층은 상기 기판을 관통하는 것을 특징으로 하는 메모리 장치.
  13. 제1항에 있어서,
    상기 기판 절연층은, 상기 복수의 더미 채널 영역의 하면 및 일부 측면을 둘러싸는 것을 특징으로 하는 메모리 장치.
  14. 제1 기판 상에 마련되는 복수의 주변 회로 소자, 및 상기 복수의 주변 회로 소자를 덮는 제1 층간 절연층을 갖는 주변 회로 영역; 및
    상기 제1 기판과 다른 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 및 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층과 복수의 절연층을 갖는 셀 영역; 을 포함하며,
    상기 주변 회로 영역과 상기 셀 영역은 서로 수직으로 배치되며, 상기 제2 기판은 상기 채널 영역 중 적어도 일부의 하부에 마련되는 기판 절연층을 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서,
    상기 적어도 일부의 채널 영역은 더미 채널 영역인 것을 특징으로 하는 메모리 장치.
  16. 제14항에 있어서,
    상기 셀 영역은 상기 주변 회로 영역의 상부에 배치되는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서,
    상기 기판 절연층은 상기 제2 기판을 관통하여 상기 제1 층간 절연층과 연결되는 것을 특징으로 하는 메모리 장치.
  18. 기판의 상면에 수직하는 방향으로 연장되는 채널 영역;
    상기 채널 영역에 인접하도록 배치되며, 서로 다른 길이로 연장되는 복수의 게이트 전극층;
    상기 복수의 게이트 전극층 주변에 배치되는 복수의 주변 회로 소자;
    상기 채널 영역과 상기 복수의 주변 회로 소자 사이에 배치되는 복수의 더미 채널 영역; 및
    상기 복수의 더미 채널 영역에 대응하는 기판 절연층; 을 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서,
    상기 기판 절연층은 복수의 영역을 가지며, 상기 복수의 영역의 개수는 상기 복수의 더미 채널 영역의 개수와 같은 것을 특징으로 하는 메모리 장치.
  20. 제18항에 있어서,
    상기 기판 절연층은 복수의 영역을 가지며 상기 복수의 영역의 개수는 상기 복수의 더미 채널 영역의 개수보다 적고,
    상기 복수의 영역 중 적어도 일부는, 둘 이상의 상기 더미 채널 영역에 대응하는 것을 특징으로 하는 메모리 장치.

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