KR20160038145A - 메모리 장치 및 그 제조 방법 - Google Patents

메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되어 적어도 하나의 접지 선택 트랜지스터, 적어도 하나의 스트링 선택 트랜지스터, 및 복수의 메모리 셀 트랜지스터를 제공하는 복수의 게이트 전극층, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층을 복수의 단위 셀 영역으로 분할하는 복수의 분리 영역, 및 각각의 상기 단위 셀 영역 내에서, 상기 복수의 게이트 전극층 중에서 적어도 하나의 접지 선택 트랜지스터 및 적어도 하나의 스트링 선택 트랜지스터를 제공하는 게이트 전극층 각각을 복수 개로 분할하는 적어도 하나의 분리 절연막을 포함한다.

Description

메모리 장치 및 그 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 수직 방향으로 서로 다른 영역에 셀 영역과 주변 회로 영역을 형성하는 메모리 장치에 관한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 게이트 전극층을 형성하기 위한 희생층의 일부를 잔존시켜 워드라인을 서로 분리함으로써, 종횡비 증가를 억제하고 채널 영역과 연결되는 컨택의 미스 얼라인먼트(miss-alignment)를 최소화할 수 있는 메모리 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 기판 상에 적층되어 적어도 하나의 접지 선택 트랜지스터, 적어도 하나의 스트링 선택 트랜지스터, 및 복수의 메모리 셀 트랜지스터를 제공하는 복수의 게이트 전극층, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층을 복수의 단위 셀 영역으로 분할하는 복수의 분리 영역, 및 각각의 상기 단위 셀 영역 내에서, 상기 복수의 게이트 전극층 중에서 적어도 하나의 접지 선택 트랜지스터 및 적어도 하나의 스트링 선택 트랜지스터를 제공하는 게이트 전극층 각각을 복수 개로 분할하는 적어도 하나의 분리 절연막을 포함한다.
본 발명의 일부 실시 형태에서, 상기 적어도 하나의 분리 절연막은, 상기 적어도 하나의 접지 선택 트랜지스터, 상기 적어도 하나의 스트링 선택 트랜지스터, 및 상기 복수의 메모리 셀 트랜지스터를 제공하는 상기 복수의 게이트 전극층 각각을 복수 개로 분할할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 메모리 셀 트랜지스터를 제공하는 상기 복수의 게이트 전극층 각각은, 각각의 상기 단위 셀 영역 내에서 단일 게이트 전극층으로 제공될 수 있다.
본 발명의 일부 실시 형태에서, 상기 적어도 하나의 분리 절연막은 상기 기판의 상면에 평행할 수 있다
본 발명의 일부 실시 형태에서, 상기 적어도 하나의 스트링 선택 트랜지스터 및 상기 복수의 메모리 셀 트랜지스터 중 적어도 일부에 포함되는 상기 게이트 전극층을 복수 개로 분리하는 게이트 분리막을 더 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 적어도 하나의 분리 절연막은, 상기 적어도 하나의 접지 선택 트랜지스터에 포함되는 상기 게이트 전극층만을 복수 개로 분할할 수 있다.
본 발명의 일부 실시 형태에서, 상기 게이트 분리막은 실리콘 산화물을 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 적어도 하나의 분리 절연막에 의해 복수 개로 분할되는 상기 게이트 전극층 각각은, 서로 다른 상기 채널 영역에 인접할 수 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판, 상기 기판 상에 적층되는 적어도 하나의 접지 선택 트랜지스터, 적어도 하나의 스트링 선택 트랜지스터, 및 복수의 메모리 셀 트랜지스터를 포함하는 셀 영역, 상기 셀 영역을 복수의 단위 셀 영역으로 분리하는 복수의 분리 영역, 및 상기 기판의 상면에 평행하도록 배치되며, 상기 복수의 단위 셀 영역 내에서 상기 적어도 하나의 접지 선택 트랜지스터를 제공하는 게이트 전극층 각각을 복수 개로 분할하는 적어도 하나의 분리 절연막을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치의 제조 방법은, 기판 상에 복수의 희생층 및 복수의 절연층을 교대로 적층하는 단계, 복수의 분리 영역을 형성하여 상기 복수의 희생층 및 상기 복수의 절연층을 복수의 단위 셀 영역으로 분할하는 단계, 상기 복수의 희생층 중에서 일부를 제거하여 적어도 하나의 분리 절연막을 형성하는 단계, 및 상기 복수의 희생층이 제거된 영역에 복수의 게이트 전극층을 형성하는 단계를 포함하고, 상기 복수의 게이트 전극층 중 적어도 일부는, 상기 적어도 하나의 분리 절연막에 의해 각각의 상기 복수의 단위 셀 영역 내에서 복수 개로 분할된다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 게이트 전극층을 형성하기 위해 희생층을 제거하는 공정에서, 희생층 일부를 잔존시켜 적어도 일부의 워드라인을 하나의 단위 셀 영역 내에서 복수 개로 분할할 수 있다. 따라서, 하나의 단위 셀 영역의 종횡비를 낮춤으로써 워드라인의 스트레스로 인한 컨택의 미스 얼라인먼트를 최소화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
도 7은 본 발명의 일 실시예에 따른 게이트 유전층 및 채널 영역을 설명하기 위한 부분 단면도이다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 10a 내지 도 10f는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀은 복수의 행과 열을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작할 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다.
우선 도 2a를 참조하면, 일 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터(MC1~MCn), 메모리 셀 트랜지스터(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터(MC1~MCn)는 메모리 셀 트랜지스터(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST1, SST2)의 게이트 단자는 각각 스트링 선택 라인(SSL1, SSL2)에 연결되고, 제1 스트링 선택트랜지스터(SST1)의 소스 단자는 n번째 메모리 셀 트랜지스터(MCn)의 드레인 단자에 연결될 수 있다. 도 2a에서는 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터(MC1~MCn)에 하나의 접지 선택 트랜지스터(GST)와 2개의 스트링 선택 트랜지스터(SST1, SST2)가 연결되는 구조를 도시하였으나, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST1, SST2)의 개수는 달라질 수 있다. 또한, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST1, SST2)가 메모리 셀 트랜지스터(MC1~MCn)와는 다른 구조를 가질 수도 있다.
일례로, 도 2b에 도시한 메모리 셀 어레이의 등가 회로도를 참조하면, 하나의 접지 선택 트랜지스터(GST)와 하나의 스트링 선택 트랜지스터(SST)가 하나의 메모리 셀 스트링(S)에 포함될 수 있다. 또한, 도 2c를 참조하면, 복수의 접지 선택 트랜지스터(GST1, GST2) 및 스트링 선택 트랜지스터(SST1, SST2)가 하나의 메모리 셀 스트링(S)에 포함될 수 있으며, 접지 선택 트랜지스터(GST1, GST2) 및 스트링 선택 트랜지스터(SST1, SST2)는 메모리 셀 트랜지스터(MC1~MCn)와는 달리 플로팅 게이트를 포함하지 않을 수 있다.
메모리 셀 스트링(S)의 일단에 배치되는 제2 스트링 선택 트랜지스터(SST2)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 제2 스트링 선택 트랜지스터(SST2)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 트랜지스터(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)에 포함되는 메모리 셀 영역의 일부 구성 요소에 대한 개략적인 평면도가 도시된다. 메모리 장치(100)는 메모리 셀 영역을 복수의 단위 셀 영역(UC)으로 분할하는 복수의 분할 영역(D1, D2), 각 단위 셀 영역(UC) 내에 배치되는 복수의 채널 영역(CH) 등을 포함할 수 있다.
복수의 채널 영역(CH) 각각은 x-y 평면에 수직하는 방향으로 연장될 수 있으며, 복수의 채널 영역(CH) 주변에는 채널 영역(CH)과 인접하도록 복수의 게이트 전극층이 x-y 평면에 수직하는 방향을 따라 적층될 수 있다. 복수의 분할 영역(D1, D2)은 채널 영역(CH)과 인접하도록 적층되는 복수의 게이트 전극층을 분할하여 복수의 단위 셀 영역(UC)을 정의할 수 있으며, 일 방향, 예를 들어 도 3에 도시한 바와 같이 y축 방향으로 연장될 수 있다.
채널 영역(CH) 주변에 인접하도록 적층되는 복수의 게이트 전극층은 복수의 분할 영역(D1, D2)과 평행한 방향, 예를 들어 도 3에서 y축 방향을 따라 연장되어 주변 회로 영역의 회로 소자들과 연결될 수 있다. 한편, 채널 영역(CH)은 복수의 게이트 전극층을 관통하며, 하나의 단위 셀 영역(UC)에서 x축 방향으로 4개가 나란히 배치되고 y축 방향을 따라 지그 재그 형태로 배치될 수 있다. 즉, 서로 인접한 열들의 채널 영역들(CH)은 서로 엇갈리도록 시프트되어 배치될 수 있다. 반도체 장치(100)에서, 각각의 채널 영역(CH)을 중심으로 메모리 셀 스트링이 구성될 수 있다. 다만, 채널 영역들(CH)의 배치는 실시예들에 따라 다양하게 변경될 수 있으며, 일 방향으로 배열된 채널 영역들(CH)의 개수는 도시된 것에 한정되지 않는다.
본 발명의 일 실시예에 따른 메모리 장치(100)는, 적어도 일부의 게이트 전극층 내에 배치되는 분리 절연막(150)을 포함할 수 있다. 분리 절연막(150)은 적어도 일부의 게이트 전극층을 복수 개로 분할할 수 있다. 도 3을 참조하면, 분리 절연막(150)은 각 단위 셀 영역(UC)에서 일 방향, 도 3에서 x축 방향을 따라 가운데에 배치되며, 분리 절연막(150)을 기준으로 좌우측에 각각 같은 개수의 채널 영역(CH)이 배치될 수 있다.
분리 절연막(150)은 스트링 선택 트랜지스터와 접지 선택 트랜지스터에 포함되는 게이트 전극층들 중 적어도 하나 내에 배치될 수 있다. 따라서, 하나의 단위 셀 영역(UC)에서 분리 절연막(150)을 기준으로 x축 방향의 좌측에 위치한 게이트 전극층들 및 채널 영역(CH)이 제공하는 메모리 셀 트랜지스터와, 분리 절연막(150)을 기준으로 x축 방향의 우측에 위치한 게이트 전극층들 및 채널 영역(CH)이 제공하는 메모리 셀 트랜지스터는 독립적으로 읽기/쓰기 동작을 할 수 있다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 사시도이다.
우선 도 4를 참조하면, 도 4는 본 발명의 일 실시예에 따른 메모리 장치(100)의 일부 영역을 도시한 사시도일 수 있다. 일례로, 도 4는 도 3에 도시한 메모리 장치(100)의 평면도에서 I-I` 방향을 따라 분할된 영역을 포함할 수 있다. 메모리 장치(100)는 기판(105), 기판(105)의 상면에 수직하도록 형성되는 채널 영역(CH), 채널 영역(CH)과 인접하도록 상기 기판(105) 상에 적층되는 복수의 게이트 전극층(131-138: 130) 및 적어도 일부의 게이트 전극층(130) 내에 배치되는 하나 이상의 분리 절연막(150)을 포함할 수 있다.
기판(105)의 상면에는, 채널 영역(CH)이 기판(105)의 상면에 수직한 방향 (z축 방향)으로 연장되도록 배치될 수 있다. 채널 영역(CH)에는 내부의 매립 절연층(113)을 둘러싸는 환형(annular)을 갖는 채널층(110)이 형성될 수 있으며, 채널층(110)은 실시예에 따라 매립 절연층(113)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(CH)은 종횡비에 따라 기판(105)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(CH)은 x축 방향과 y축 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널 영역들(173)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(107)을 사이에 두고 인접하는 채널 영역들(173)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
채널층(110)은 하면에서 에피택시층(115)을 통해 기판(105)과 전기적으로 연결될 수 있다. 채널층(110)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다. 에피택시층(115)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다.
복수의 게이트 전극층(130)은, z축 방향을 따라 복수의 층간 절연층(141-149: 140)과 교대로 적층될 수 있다. 각 게이트 전극층(130)은 하나 이상의 채널층(110)과 인접하도록 배치될 수 있으며, 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터(MC1~MCn), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극을 제공할 수 있다. 게이트 전극층(130)은 워드 라인(WL1~WLn)을 이루며 연장될 수 있고, x축 방향 및 y축 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서 메모리 셀 트랜지스터(MC1~MCn)들을 이루는 게이트 전극층(131-136)의 총 개수는 2a개 (a는 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 접지 선택 라인(GSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극층(137, 138)은 스트링 선택 라인(SSL)과 연결될 수 있다. 특히, 스트링 선택 트랜지스터(SST1, SST2))의 게이트 전극층(137, 138)은 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)에 연결될 수 있으며, 본 발명의 일 실시예에서는 분리 절연막(150)에 의해 스트링 선택 트랜지스터(SST1, SST2)가 복수 개로 분할될 수 있다. 도 4에서 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극층(137, 138)은 2개로, 또한 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 1개로 도시되었으나, 반드시 이와 같은 개수로 한정되는 것은 아니다. 한편, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극층(131, 137, 138)은, 메모리 셀 트랜지스터(MC1~MCn)의 게이트 전극들(132-136)과 다른 구조를 가질 수도 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(130)은 복수의 층간 절연층(140)과 교대로 적층될 수 있다. 복수의 층간 절연층(140)은 복수의 게이트 전극층(150)과 마찬가지로 z축 방향으로 서로 이격되고 y축 방향으로 연장되도록 배열될 수 있다. 복수의 층간 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 게이트 전극층(130)과 채널층(110) 사이에는 게이트 유전층(160)이 배치될 수 있다. 게이트 유전층(160)은 채널층(110)과 각 게이트 전극층(130) 사이에 순차적으로 적층된 블록킹층(162), 전하 저장층(164), 및 터널링층(166)을 포함할 수 있으며, 이에 대해서는 도 3의 A 영역을 확대 도시한 도 7을 참조하여 더욱 상세히 후술하기로 한다.
블록킹층(162)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 터널링층(166)은 F-N 방식으로 전하를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(166)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
메모리 장치(100)의 z축 방향 상단에서, 드레인 영역(117)이 매립 절연층(113)의 상면을 덮고 채널층(110)과 전기적으로 연결되도록 배치될 수 있다. 일 실시예에서 드레인 영역(117)은 도핑된 폴리 실리콘을 포함할 수 있다. 드레인 영역(117)은 스트링 선택 트랜지스터(SST1, SST2)의 드레인 영역으로 작용할 수 있다.
한편, 메모리 셀 장치(100)의 z축 방향 하단에서, x축 방향으로 배열된 접지 선택 트랜지스터들(GST)의 소스 영역(107)이 배치될 수 있다. 소스 영역(107)은 기판(105)의 상면에 인접하여 x축 방향으로 연장되면서 y축 방향으로 소정 단위로 이격되어 배열될 수 있다. 소스 영역(107) 상에는 단위 셀 영역(UC)으로 메모리 장치(100)를 분할하는 분할 영역(D1, D2)이 마련될 수 있다. 각 분할 영역(D1, D2)은 각 단위 셀 영역(UC)에 포함되는 게이트 전극층(130)을 서로 전기적으로 분리하기 위한 분리 영역 절연층(153) 및 소스 영역(107)과 전기적으로 연결되는 공통 소스 라인(155)이 형성될 수 있다. 공통 소스 라인(155)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있다.
소스 영역(107)이 기판(105)과 반대의 도전형을 갖는 경우, 소스 영역(107)은 인접한 접지 선택 트랜지스터들(GST)의 소스 영역으로 작용할 수 있으며, 도 2a에 도시된 공통 소스 라인(CSL)에 연결될 수 있다. 소스 영역(107)이 제2 기판(105)과 동일한 도전형을 갖는 경우, 소스 영역(107)은 메모리 장치(100)에서 블록 단위의 소거 동작을 위한 포켓 P-웰의 콘택 전극으로 작용할 수도 있다. 이 경우, 상기 포켓 P-웰 콘택 전극을 통해 고전압이 기판(105)에 인가됨으로써, 기판(105)의 해당 블록 내의 모든 메모리 셀 트랜지스터(MC1~MCn)에 저장된 데이터가 소거될 수 있다.
한편, 각 게이트 전극층(130)은 분리 절연막(150)에 의해 하나의 단위 셀 영역(UC) 내에서 복수 개의 게이트 전극으로 분할될 수 있다. 도 4를 참조하면, 각 게이트 전극층(130)에는 x축 방향을 따라 연장되는 분리 절연막(150)이 배치되며, 각 게이트 전극층(130)은 단위 셀 영역(UC) 내에서 분리 절연막(150)에 의해 y축 방향을 따라 분할될 수 있다.
단위 셀 영역(UC) 내에 분리 절연막(150)을 형성하여 복수의 게이트 전극층(130) 각각을 서로 분리함으로써, y축 방향을 따라 제1 분리 영역(D1)에 인접한 게이트 전극층(130) 및 채널 영역(CH)에 의해 제공되는 메모리 셀 스트링과, 제2 분리 영역(D2)에 인접한 게이트 전극층(130) 및 채널 영역(CH)에 의해 제공되는 메모리 셀 스트링을 독립적으로 구동할 수 있다. 따라서, 각 단위 셀 영역(UC)의 폭 또는 너비 - 도 4에서 y축 방향의 길이 - 와 높이 - z축 방향의 적층 두께 - 로 정의되는 종횡비(aspect ratio)를 낮출 수 있다.
복수의 게이트 전극층(130) 및 절연층(140)의 개수가 증가하여 메모리 장치(100)의 높이가 증가하는 경우, 각 단위 셀 영역(UC)의 종횡비가 증가할 수 있다. 단위 셀 영역(UC)의 종횡비가 증가하는 경우, 복수의 게이트 전극층(130)을 형성하기 위해 텅스텐 등의 도전성 물질을 주입하는 과정에서 발생하는 스트레스로 인해 채널 영역(CH)이 변형될 수 있다. 채널 영역(CH)이 변형되는 경우, 채널층(110) 상에 마련되는 드레인 영역(117)에 소정의 컨택을 연결하기 위한 공정에서 미스 얼라인먼트(Miss Alignment)가 발생할 수 있다.
본 발명의 실시예에서는, 하나의 단위 셀 영역(UC) 내에 분리 절연막(150)을 형성하여 각 단위 셀 영역(UC)의 종횡비를 낮추고, 그로부터 게이트 전극층(130) 형성 공정에서 발생할 수 있는 스트레스로 인한 채널 영역(CH)의 변형을 최소화할 수 있다. 따라서, 드레인 영역(117)에 컨택을 연결하기 위한 공정에서 발생할 수 있는 미스 얼라인먼트를 방지함으로써, 제조 과정을 쉽게 하고, 제조 수율을 높일 수 있다.
다음으로, 도 7을 참조하여 도 4의 메모리 장치(100)에 포함되는 게이트 유전층(160)과 채널 영역(CH) 및 게이트 전극층(130)을 설명한다. 도 7은 도 4의 A 영역에 대한 부분 확대도이다.
도 7을 참조하면, 도 4의 A 부분에 포함되는 게이트 전극층(133), 절연층(143, 144), 게이트 유전층(160)과, 채널 영역(CH)에 포함되는 매립 절연층(113) 및 채널층(110) 등이 도시된다. 채널층(110)은 환형 형상을 가질 수 있으며, 그 내부에는 매립 절연층(113)이 배치될 수 있다. 게이트 유전층(160)은 게이트 전극층(133)으로부터 채널층(110)까지 순차적으로 적층된 블록킹층(162), 전하 저장층(164), 및 터널링층(166)을 포함하는 구조를 가질 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 도 7은 블록킹층(162)이 하나의 층을 포함하는 것으로 도시되었으나, 이와 달리 서로 다른 유전율을 갖는 고유전율층 및 저유전율층을 포함할 수도 있다. 이때, 저유전율층이 전하 저장층(164)에 접하도록 배치될 수 있다. 고유전율층은 터널링층(166)보다 고유전율을 갖는 물질로 이루어질 수 있으며, 저유전율층은 고유전율층보다 상대적으로 작은 유전 상수를 가지는 저유전율을 가지는 물질로 이루어질 수 있다. 저유전율층을 고유전율층의 측면에 배치함으로써, 배리어(barrier) 높이와 같은 에너지 밴드를 조절하여 비휘발성 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
다음으로 도 5를 참조하면, 도 5는 본 발명의 일 실시예에 따른 메모리 장치(100`)의 일부 영역을 도시한 사시도일 수 있다. 도 5에 도시한 실시예에 따른 메모리 장치(100`)는 기판(105), 기판(105)의 상면에 수직하도록 형성되는 채널 영역(CH), 채널 영역(CH)과 인접하도록 상기 기판(105) 상에 적층되는 복수의 게이트 전극층(131-138: 130) 및 적어도 일부의 게이트 전극층(130) 내에 배치되는 하나 이상의 분리 절연막(150)을 포함할 수 있다.
도 5에 도시한 실시예에 따른 메모리 장치(100`)에서, 채널 영역(CH)은 채널층(110) 및 채널층(110)의 내부를 채우는 매립 절연층(113) 등을 포함할 수 있다. 채널층(110)은 하면에서 에피택시층(115)을 통해 기판(105)과 전기적으로 연결될 수 있으며, 폴리 실리콘 또는 단결정 실리콘 등과 같은 반도체 물질을 포함할 수 있다.
복수의 게이트 전극층(130)과 복수의 절연층(141-149: 140)은 기판(105) 상에 교대로 적층되며, 하나 이상의 채널 영역(CH)과 인접하도록 배치될 수 있다. 복수의 게이트 전극층(130)은 하나 이상의 채널 영역(CH)과 함께 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST1, SST2), 및 메모리 셀 트랜지스터(MC1~MCn)를 제공할 수 있다. 각 게이트 전극층(130)과 채널 영역(CH)의 채널층(110) 사이에는 게이트 유전층(160)이 배치될 수 있으며, 일 실시예에서 게이트 유전층(160)은 블록킹층(162), 전하 저장층(164), 및 터널링층(166) 등을 포함할 수 있다.
도 5를 참조하면, 접지 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST1, SST2)에 포함되는 게이트 전극층(131, 137, 138)은, 하나의 단위 셀 영역(UC) 내에서 분리 절연막(150`)에 의해 복수 개로 분할될 수 있다. 분리 절연막(150`)에 의해 분할된 게이트 전극층(131, 137, 138) 각각은, 서로 다른 채널 영역(CH)에 인접하도록 배치될 수 있다.
따라서, 분리 절연막(150`)에 의해 분할되지 않고 단위 셀 영역(UC) 내에서 하나의 게이트 전극층(132-136)으로 제공되는 메모리 셀 트랜지스터(MC1~MCn)가, 분리 절연막(150`)을 기준으로 y축 방향을 따라 좌우측에서 서로 독립적으로 동작할 수 있다. 분리 절연막(150`)에 의해 분할된 각 게이트 전극층(131, 137, 138)에 인접하는 채널 영역(CH)의 드레인 영역(117)이 서로 다른 비트 라인(BL1~BLn)에 연결되며, 분리 절여막(150`)을 기준으로 y축 방향을 따라 좌우측에 서로 독립적으로 동작하는 복수 개의 메모리 셀 스트링(S)이 정의될 수 있다.
다음으로 도 6을 참조하면, 도 6은 본 발명의 일 실시예에 따른 메모리 장치(100``)의 일부 영역을 도시한 사시도일 수 있다. 도 6에 도시한 실시예에 따른 메모리 장치(100``)는 기판(105), 기판(105)의 상면에 수직하도록 형성되는 채널 영역(CH), 채널 영역(CH)과 인접하도록 상기 기판(105) 상에 적층되는 복수의 게이트 전극층(131-138: 130) 및 적어도 일부의 게이트 전극층(130) 내에 배치되는 하나 이상의 분리 절연막(150)을 포함할 수 있다.
도 6에 도시한 실시예에 따른 메모리 장치(100`)에서, 채널 영역(CH)은 채널층(110) 및 채널층(110)의 내부를 채우는 매립 절연층(113) 등을 포함할 수 있으며, 채널층(110)은 하면에서 에피택시층(115)을 통해 기판(105)과 전기적으로 연결될 수 있다. 한편, 복수의 게이트 전극층(130)과 복수의 절연층(141-149: 140)은 기판(105) 상에 교대로 적층되며, 하나 이상의 채널 영역(CH)과 인접하도록 배치될 수 있다. 복수의 게이트 전극층(130)은 하나 이상의 채널 영역(CH)과 함께 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST1, SST2), 및 메모리 셀 트랜지스터(MC1~MCn)를 제공할 수 있으며, 각 게이트 전극층(130)과 채널층(110) 사이에는 게이트 유전층(160)이 마련될 수 있다.
도 6을 참조하면, 분리 절연막(150``)은 접지 선택 트랜지스터(GST)에 포함되는 게이트 전극층(131)을 복수 개로 분할할 수 있다. 즉, 분리 절연막(150``)은 적층 방향 - 도 6의 z축 방향 - 을 따라 최하층에 위치하는 게이트 전극층(131)에만 배치될 수 있다. 도 4 및 도 5에 도시한 실시예에 따른 메모리 장치(100, 100`)와 같이 하나의 단위 셀 영역(UC)에서 분리 절연막(150``)을 기준으로 좌우측에 배치되는 메모리 셀 스트링(S)을 독립적으로 동작하기 위해서는 스트링 선택 트랜지스터(SST1, SST2)에 포함되는 게이트 전극층(137, 138) 역시 복수 개로 분할되어야 한다.
도 6에 도시한 실시예에서는, 스트링 선택 트랜지스터(SST1, SST2)에 포함되는 게이트 전극층(137, 138)가, 분리 절연막(150``)이 아닌, 별도로 마련되는 게이트 분리막(160)에 의해 복수 개로 분할될 수 있다. 게이트 분리막(160)은 제조 공정에서, 복수의 게이트 전극층(130)을 형성하기 위한 희생층과, 복수의 절연층(141-149: 140)을 교대로 적층한 후 형성될 수 있으며, 일 실시예로 실리콘 산화물을 포함할 수 있다. 복수의 절연층(140)과 동일하게 실리콘 산화물로 게이트 분리막(160)을 형성함으로써, 제조 공정 과정에 포함되는 식각 공정에도 게이트 분리막(160)이 제거되지 않고 잔존할 수 있다.
이어서, 도 8 내지 도 10을 참조하여, 도 4 내지 도 6에 도시한 메모리 장치(100, 100`, 100``) 각각의 제조 방법을 설명한다.
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 8a를 참조하면, 기판(105)의 상면에 복수의 희생층(121-128: 120) 및 복수의 절연층(141-149: 140)이 교대로 적층될 수 있다. 복수의 희생층(120)은 복수의 절연층(140)에 대해 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 절연층(140)과 다른 물질일 수 있다. 예를 들어, 절연층(140)이 실리콘 산화물을 포함하는 경우, 희생층(130)은 실리콘 질화물을 포함할 수 있다.
본 발명의 다양한 실시예에서, 복수의 절연층(140) 각각의 두께는 서로 다를 수 있다. 예를 들어, 복수의 절연층(140) 가운데 z축 방향으로 최하부에 위치하는 절연층(141)은 다른 절연층(142-149)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 절연층(149)은 다른 절연층(141-148)에 비해 상대적으로 두꺼울 수 있다. 즉, 복수의 절연층(140) 및 복수의 희생층(120)의 두께는 도 8a에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 복수의 절연층(140) 및 복수의 희생층(120)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
다음으로 8b를 참조하면, 복수의 희생층(120) 및 복수의 절연층(140)을 관통하는 홀(hole) 형태의 개구부(H)를 복수 개 형성할 수 있다. 각 개구부들(H)은 도 4를 참조하여 설명한 복수의 채널 영역(CH)에 대응하는 배치를 가질 수 있다.
도 8b에 도시된 각 개구부들(H)은, 마스크층에 의해 노출되는 영역을 통해 복수의 희생층(120) 및 복수의 절연층(140)을 이방성 식각함으로써 형성될 수 있다. 서로 다른 막들을 포함하는 적층 구조물을 식각하기 때문에, 각 개구부들(H)은 기판(105)의 상면과 완전하게 수직하지 않을 수도 있다. 예를 들어, 각 개구부들(H)의 폭은 기판(105)의 상면에 가까워질수록 감소할 수 있다. 각 개구부(H)는 기판(105)의 상면으로부터 기판(105)의 일부를 파고들어가는 깊이를 가질 수 있다.
도 8c를 참조하면, 각 개구부들(H) 내에 채널층(110), 매립 절연층(113) 및 게이트 유전층(164, 166)이 형성될 수 있다. 일부 실시예들에서, 채널층(110), 매립 절연층(113) 및 게이트 유전층(164, 166)을 형성하기에 앞서, 각 개구부들에 의해 파고들어간 기판(105)의 영역 상에 에피택시층(115)이 형성될 수 있다. 상기 에피택시층(115)의 상면은 접지 선택 트랜지스터(GST)(도 4 참조)의 게이트 전극(131)으로 대체되는 희생층(121)의 상면보다 높게 형성될 수 있다.
채널 영역(CH)에 포함되는 채널층(110), 매립 절연층(113) 및 게이트 유전층(164, 166) 각각의 두께는 동일하거나 서로 다를 수 있으며, 도 8c에 도시된 것에 한정되지 않는다. 게이트 유전층(164, 166)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 도 8c에 도시한 바와 같이, 전하 저장층(164) 및 터널링층(166)이 각 개구부(H) 내에 형성되거나, 또는 블록킹층(162), 전하 저장층(164), 및 터널링층(166)이 각 개구부(H) 내에 형성될 수도 있다.
게이트 유전층(164, 166)을 형성한 이후, 그 내부에 채널층(110)이 형성될 수 있다. 채널층(110)의 하면이 기판(105) 또는 에피택시층(115)의 상면과 직접 접촉할 수 있도록, 채널층(110)을 형성하기 이전에 게이트 유전층(164, 166)의 일부가 기판(105)의 상면 또는 에피택시층(115)의 상면에서 제거될 수 있다.
매립 절연층(113)은 채널층(110) 내에 마련되는 공간을 매립하도록 형성되며 절연 물질을 포함할 수 있다. 다만, 다른 실시예에서는 매립 절연층(113)이 아닌 도전성 물질로 채널층(110) 내부를 채울 수도 있다. 매립 절연층(113) 상에는 채널층(110)과 전기적으로 연결되는 드레인 영역(117)이 마련되며, 드레인 영역(117)은 후속 공정에서 형성되는 비트 라인(BL1-BLm)과 전기적으로 연결될 수 있다.
선택적으로, 매립 절연층(113)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부의 절연층(149)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(113)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 드레인 영역(117)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 드레인 영역(117)이 형성될 수 있다.
도 8d를 참조하면, 복수의 희생층(120) 및 절연층(130)을 분할하는 복수의 분할 영역(D1, D2)이 형성될 수 있다. 각 분할 영역(D1, D2)은 도 8b에 도시된 개구부(H)와 마찬가지로, 마스크층을 이용한 이방성 식각 공정에 의해 형성될 수 있다. 분할 영역(D1, D2)에 의해 기판(105)의 적어도 일부 영역이 노출될 수 있으며, 분할 영역(D1, D2)에 의해 노출된 영역에는 추후 이온 주입 공정 등에 의해 소스 영역(107)(도 4 참조)이 형성될 수 있다.
도 8e를 참조하면, 복수의 희생층(120)이 식각 공정에 의해 제거될 수 있다.
각 분할 영역(D1, D2)에 의해 유입되는 식각제에 의해 복수의 절연층(130)을 제외한 복수의 희생층(120)이 선택적으로 제거될 수 있다. 복수의 희생층(120)을 제거함으로써 각 절연층(130) 사이에 복수의 측면 개구부(Th)가 마련될 수 있으며, 게이트 유전층(164)의 측면 일부가 노출될 수 있다.
도 8e를 참조하면, 복수의 희생층(120) 각각은 모두 제거되지 않으며, 적어도 일부 영역이 잔존할 수 있다. 잔존하는 희생층(120)은, 단위 셀 영역(UC) 내에서 복수의 게이트 전극층(130) 각각을 복수 개로 분할하는 분리 절연막(150)으로 제공될 수 있다. 도 8e에 도시한 실시예에서는, 모든 희생층(120)이 단위 셀 영역(UC)의 y축 방향에 따른 중앙 영역에서 잔존할 수 있다.
다음으로 도 8f를 참조하면, 희생층(120)이 제거되어 마련된 복수의 측면 개구부(Th) 내에 게이트 전극층(130)을 형성할 수 있다. 이때, 게이트 전극층(130)을 형성하기에 앞서 블록킹층(162)이 측면 개구부(Th)의 내벽에 우선 형성될 수도 있다. 게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극층(130)이 형성되면, 복수의 분할 영역(D1, D2)에 의해 노출되는 기판(105)의 영역에 불순물을 주입하여 소스 영역(107)을 형성할 수 있다. 소스 영역(107)이 형성되면, 소스 영역(107) 상에 분리 영역 절연층(153) 및 공통 소스 라인(155)을 형성할 수 있다. 공통 소스 라인(155)은 본 발명의 다양한 실시예에 따라 선택적으로 형성될 수 있으며, 분리 영역(D1, D2)에는 공통 소스 라인(155)과 전기적으로 연결되는 컨택 플러그가 더 배치될 수도 있다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 9a를 참조하면, 기판(105)의 상면에 복수의 희생층(121`-128`: 120) 및 복수의 절연층(141-149: 140)이 교대로 적층될 수 있다. 도 8a의 실시예와 마찬가지로, 복수의 희생층(120)은 복수의 절연층(140)에 대해 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에서, 절연층(140)이 실리콘 산화물을 포함하는 경우, 희생층(130)은 실리콘 질화물을 포함할 수 있다.
도 9a에 도시한 실시예에서는, 적층 방향 - 도 9a의 z축 방향 - 으로 최하층에 위치한 하부 희생층(121`)과, 적층 방향으로 상부에 위치한 상부 희생층(127`, 128`)이 다른 희생층(122-126)과 서로 다른 특성을 가질 수 있다. 일 실시예로, 하부 희생층(121`) 및 상부 희생층(127`, 128`)은, 다른 희생층(122-126)에 비해 더 낮은 식각율을 가질 수 있다. 즉, 복수의 절연층(140)에 대해 선택적으로 절연층(120)을 식각하는 경우, 하부 희생층(121`) 및 상부 희생층(127`, 128`)은 다른 희생층(122-126)이 모두 식각되어 제거되는 동안에도 일부 영역이 잔존할 수 있다.
한편, 도 8a를 참조하여 설명한 바와 같이, 본 발명의 다양한 실시예에서, 복수의 절연층(140) 각각의 두께는 서로 다를 수 있다. 예를 들어, 복수의 절연층(140) 가운데 z축 방향으로 최하부에 위치하는 절연층(141)은 다른 절연층(142-149)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 절연층(149)은 다른 절연층(141-148)에 비해 상대적으로 두꺼울 수 있다. 즉, 복수의 절연층(140) 및 복수의 희생층(120)의 두께는 도 8a에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 복수의 절연층(140) 및 복수의 희생층(120)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
다음으로 9b를 참조하면, 복수의 희생층(120) 및 복수의 절연층(140)을 관통하는 홀(hole) 형태의 개구부(H)를 복수 개 형성할 수 있다. 각 개구부들(H)은 도 5를 참조하여 설명한 복수의 채널 영역(CH)에 대응하는 배치를 가질 수 있다. 도 9b에 도시된 각 개구부들(H)은, 마스크층에 의해 노출되는 영역을 통해 복수의 희생층(120) 및 복수의 절연층(140)을 이방성 식각함으로써 형성될 수 있다.
도 9c를 참조하면, 각 개구부들(H) 내에 채널층(110), 매립 절연층(113) 및 게이트 유전층(164, 166)이 형성될 수 있다. 일부 실시예들에서, 채널층(110), 매립 절연층(113) 및 게이트 유전층(164, 166)을 형성하기에 앞서, 각 개구부들에 의해 파고들어간 기판(105)의 영역 상에 에피택시층(115)이 형성될 수 있다. 상기 에피택시층(115)의 상면은 접지 선택 트랜지스터(GST)(도 5 참조)의 게이트 전극(131)으로 대체되는 최하단의 하부 희생층(121`)의 상면보다 높게 형성될 수 있다.
각 개구부(H) 내에는 게이트 유전층(164, 166)이 형성될 수 있으며, 게이트 유전층(164, 166)의 내부에 채널층(110)이 형성될 수 있다. 채널층(110)의 하면이 기판(105) 또는 에피택시층(115)의 상면과 직접 접촉할 수 있도록, 채널층(110)을 형성하기 이전에 게이트 유전층(164, 166)의 일부가 기판(105)의 상면 또는 에피택시층(115)의 상면에서 제거될 수 있다.
매립 절연층(113)은 채널층(110) 내에 마련되는 공간을 매립하도록 형성되며 절연 물질을 포함할 수 있다. 다만, 다른 실시예에서는 매립 절연층(113)이 아닌 도전성 물질로 채널층(110) 내부를 채울 수도 있다. 매립 절연층(113) 상에는 채널층(110)과 전기적으로 연결되는 드레인 영역(117)이 마련되며, 드레인 영역(117)은 후속 공정에서 형성되는 비트 라인(BL1-BLm)과 전기적으로 연결될 수 있다.
선택적으로, 매립 절연층(113)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부의 절연층(149)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(113)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 드레인 영역(117)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 드레인 영역(117)이 형성될 수 있다.
도 9d를 참조하면, 복수의 희생층(120) 및 절연층(130)을 분할하는 복수의 분할 영역(D1, D2)이 형성될 수 있다. 각 분할 영역(D1, D2)은 도 8b에 도시된 개구부(H)와 마찬가지로, 마스크층을 이용한 이방성 식각 공정에 의해 형성될 수 있다. 분할 영역(D1, D2)에 의해 기판(105)의 적어도 일부 영역이 노출될 수 있으며, 분할 영역(D1, D2)에 의해 노출된 영역에는 추후 이온 주입 공정 등에 의해 소스 영역(107)(도 5 참조)이 형성될 수 있다.
도 9e를 참조하면, 복수의 희생층(120)이 식각 공정에 의해 제거될 수 있다.
각 분할 영역(D1, D2)에 의해 유입되는 식각제에 의해 복수의 절연층(130)을 제외한 복수의 희생층(120)이 선택적으로 제거될 수 있다. 복수의 희생층(120)을 제거함으로써 각 절연층(130) 사이에 복수의 측면 개구부(Th)가 마련될 수 있으며, 게이트 유전층(164)의 측면 일부가 노출될 수 있다.
도 9a를 참조하여 설명한 바와 같이, 하부 절연층(121`) 및 상부 절연층(127`, 128`)은 다른 나머지 절연층(122-126)보다 낮은 식각률을 가질 수 있다. 일 실시예에서, 하부 절연층(121`) 및 상부 절연층(127`, 128`)이 고온의 PECVD 또는 LPCVD 공정을 통해 형성되는 HT-SiN(High Temperature SiN)을 포함하는 경우, 나머지 절연층(122-126)은 LS-SiN(Low Stress SiN)을 포함할 수 있다.
도 9e를 참조하면, 적층 방향으로 가운데에 위치한 절연층(122-126)이 모두 식각되어 제거되는 동안, 하부 절연층(121`) 및 상부 절연층(127`, 128`)의 일부 영역은 식각되지 않고 잔존할 수 있다. 잔존한 하부 절연층(121`) 및 상부 절연층(127`, 128`)의 일부 영역은 단위 셀 영역(UC) 내에서 복수의 게이트 전극층(130) 각각을 복수 개로 분할하는 분리 절연막(150`)으로 제공될 수 있다.
다음으로 도 9f를 참조하면, 희생층(120)이 제거되어 마련된 복수의 측면 개구부(Th) 내에 게이트 전극층(130)을 형성할 수 있다. 이때, 게이트 전극층(130)을 형성하기에 앞서 블록킹층(162)이 측면 개구부(Th)의 내벽에 우선 형성될 수도 있다. 게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극층(130)이 형성되면, 복수의 분할 영역(D1, D2)에 의해 노출되는 기판(105)의 영역에 불순물을 주입하여 소스 영역(107)을 형성할 수 있다. 소스 영역(107)이 형성되면, 소스 영역(107) 상에 분리 영역 절연층(153) 및 공통 소스 라인(155)을 형성할 수 있다. 공통 소스 라인(155)은 본 발명의 다양한 실시예에 따라 선택적으로 형성될 수 있으며, 분리 영역(D1, D2)에는 공통 소스 라인(155)과 전기적으로 연결되는 컨택 플러그가 더 배치될 수도 있다.
도 10a 내지 도 10f는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 10a를 참조하면, 기판(105)의 상면에 복수의 희생층(121`-128: 120) 및 복수의 절연층(141-149: 140)이 교대로 적층될 수 있다. 도 8a 및 도 9a의 실시예와 마찬가지로, 복수의 희생층(120)은 복수의 절연층(140)에 대해 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에서, 절연층(140)이 실리콘 산화물을 포함하는 경우, 희생층(130)은 실리콘 질화물을 포함할 수 있다.
도 10a에 도시한 실시예에서는, 적층 방향 - 도 10a의 z축 방향 - 으로 최하층에 위치한 하부 희생층(121`)이 다른 희생층(122-128)과 서로 다른 특성을 가질 수 있다. 일 실시예로, 하부 희생층(121`)은, 다른 희생층(122-128)에 비해 더 낮은 식각율을 가질 수 있다. 따라서, 복수의 절연층(140)에 대해 선택적으로 절연층(120)을 식각하는 경우, 하부 희생층(121`)은 다른 희생층(122-128)이 모두 식각되어 제거되는 동안에도 일부 영역이 잔존할 수 있다. 예를 들어, 하부 절연층(121`) 이 고온의 PECVD 또는 LPCVD 공정을 통해 형성되는 HT-SiN(High Temperature SiN)을 포함하는 경우, 나머지 절연층(122-128)은 LS-SiN(Low Stress SiN)을 포함할 수 있다.
한편, 적층 방향으로 상측에 위치한 일부의 절연층(127, 128) 및 절연층(147-149)은 게이트 분리막(160)에 의해 분할될 수 있다. 게이트 분리막(160)을 형성하기 위해 복수의 희생층(120) 및 절연층(140)을 적층한 후, 게이트 분리막(160)을 형성하기 위한 일부 영역을 식각 공정으로 제거한 후, 게이트 분리막(160)을 형성할 수 있다. 게이트 분리막(160)은 절연층(140)과 동일한 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
한편, 도 8a 및 도 9a를 참조하여 설명한 바와 같이, 본 발명의 다양한 실시예에서, 복수의 절연층(140) 각각의 두께는 서로 다를 수 있다. 예를 들어, 복수의 절연층(140) 가운데 z축 방향으로 최하부에 위치하는 절연층(141)은 다른 절연층(142-149)에 비해 상대적으로 얇은 두께를 가질 수 있으며, 최상부에 위치하는 절연층(149)은 다른 절연층(141-148)에 비해 상대적으로 두꺼울 수 있다. 즉, 복수의 절연층(140) 및 복수의 희생층(120)의 두께는 도 8a에 도시된 것으로 한정되지 않고 다양하게 변형될 수 있으며, 복수의 절연층(140) 및 복수의 희생층(120)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
다음으로 10b를 참조하면, 복수의 희생층(120) 및 복수의 절연층(140)을 관통하는 홀(hole) 형태의 개구부(H)를 복수 개 형성할 수 있다. 각 개구부들(H)은 도 6을 참조하여 설명한 복수의 채널 영역(CH)에 대응하는 배치를 가질 수 있다. 도 10b에 도시된 각 개구부들(H)은, 마스크층에 의해 노출되는 영역을 통해 복수의 희생층(120) 및 복수의 절연층(140)을 이방성 식각함으로써 형성될 수 있다.
도 10c를 참조하면, 각 개구부들(H) 내에 채널층(110), 매립 절연층(113) 및 게이트 유전층(164, 166)이 형성될 수 있다. 일부 실시예들에서, 채널층(110), 매립 절연층(113) 및 게이트 유전층(164, 166)을 형성하기에 앞서, 각 개구부들에 의해 파고들어간 기판(105)의 영역 상에 에피택시층(115)이 형성될 수 있다. 상기 에피택시층(115)의 상면은 접지 선택 트랜지스터(GST)(도 6 참조)의 게이트 전극(131)으로 대체되는 최하단의 하부 희생층(121`)의 상면보다 높게 형성될 수 있다.
각 개구부(H) 내에는 게이트 유전층(164, 166)이 형성될 수 있으며, 게이트 유전층(164, 166)의 내부에 채널층(110)이 형성될 수 있다. 채널층(110)의 하면이 기판(105) 또는 에피택시층(115)의 상면과 직접 접촉할 수 있도록, 채널층(110)을 형성하기 이전에 게이트 유전층(164, 166)의 일부가 기판(105)의 상면 또는 에피택시층(115)의 상면에서 제거될 수 있다.
매립 절연층(113)은 채널층(110) 내에 마련되는 공간을 매립하도록 형성되며 절연 물질을 포함할 수 있다. 다만, 다른 실시예에서는 매립 절연층(113)이 아닌 도전성 물질로 채널층(110) 내부를 채울 수도 있다. 매립 절연층(113) 상에는 채널층(110)과 전기적으로 연결되는 드레인 영역(117)이 마련되며, 드레인 영역(117)은 후속 공정에서 형성되는 비트 라인(BL1-BLm)과 전기적으로 연결될 수 있다.
선택적으로, 매립 절연층(113)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부의 절연층(149)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(113)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 드레인 영역(117)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 드레인 영역(117)이 형성될 수 있다.
도 9d를 참조하면, 복수의 희생층(120) 및 절연층(130)을 분할하는 복수의 분할 영역(D1, D2)이 형성될 수 있다. 각 분할 영역(D1, D2)은 도 8b에 도시된 개구부(H)와 마찬가지로, 마스크층을 이용한 이방성 식각 공정에 의해 형성될 수 있다. 분할 영역(D1, D2)에 의해 기판(105)의 적어도 일부 영역이 노출될 수 있으며, 분할 영역(D1, D2)에 의해 노출된 영역에는 추후 이온 등의 불순물 주입 공정 등에 의해 소스 영역(107)(도 6 참조)이 형성될 수 있다.
도 10e를 참조하면, 복수의 희생층(120)이 식각 공정에 의해 제거될 수 있다.
각 분할 영역(D1, D2)에 의해 유입되는 식각제에 의해 복수의 절연층(130)을 제외한 복수의 희생층(120)이 선택적으로 제거될 수 있다. 복수의 희생층(120)을 제거함으로써 각 절연층(130) 사이에 복수의 측면 개구부(Th)가 마련될 수 있으며, 게이트 유전층(164)의 측면 일부가 노출될 수 있다.
도 10a를 참조하여 설명한 바와 같이, 하부 절연층(121`)은 다른 나머지 절연층(122-128)보다 낮은 식각률을 가질 수 있으며, 게이트 분리막(160)은 복수의 절연층(130)과 동일한 물질을 포함할 수 있다. 따라서, 일부의 절연층(122-128)이 모두 식각되어 제거되는 동안, 하부 절연층(121`)의 일부 영역과 게이트 분리막(160)은 식각되지 않고 잔존할 수 있다. 잔존한 하부 절연층(121`)의 일부 영역은 단위 셀 영역(UC) 내에서 접지 선택 트랜지스터(GST)에 포함되는 게이트 전극층(131)을 복수 개로 분할하는 분리 절연막(150`)으로 제공될 수 있다. 한편, 게이트 분리막(160)에 의해, 스트링 선택 트랜지스터(SST1, SST2)에 포함되는 게이트 전극층(137, 138)이 복수 개로 분할될 수 있다.
다음으로 도 10f를 참조하면, 희생층(120)이 제거되어 마련된 복수의 측면 개구부(Th) 내에 게이트 전극층(130)을 형성할 수 있다. 이때, 게이트 전극층(130)을 형성하기에 앞서 블록킹층(162)이 측면 개구부(Th)의 내벽에 우선 형성될 수도 있다. 게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극층(130)이 형성되면, 복수의 분할 영역(D1, D2)에 의해 노출되는 기판(105)의 영역에 불순물을 주입하여 소스 영역(107)을 형성할 수 있다. 소스 영역(107)이 형성되면, 소스 영역(107) 상에 분리 영역 절연층(153) 및 공통 소스 라인(155)을 형성할 수 있다. 공통 소스 라인(155)은 본 발명의 다양한 실시예에 따라 선택적으로 형성될 수 있으며, 분리 영역(D1, D2)에는 공통 소스 라인(155)과 전기적으로 연결되는 컨택 플러그가 더 배치될 수도 있다.
도 11 및 도 12은 본 발명의 일 실시 형태에 따른 공정 관리 시스템의 동작을 설명하는 데에 제공되는 도이다.
도 11는 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 11를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 6을 참조하여 설명한 본 발명의 다양한 실시예에 따른 메모리 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 11에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 12은 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 12을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 3 내지 도 6을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 메모리 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100`, 100`` : 메모리 장치
110, 210 : 제1 기판
115, 215 : 제2 기판
120, 220 : 회로 소자
140, 240 : 절연층
150, 250 : 게이트 전극층
160, 260 : 게이트 유전층
173, 273 : 채널 영역
180, 280 : 컨택 플러그

Claims (10)

  1. 기판의 상면에 수직하는 방향으로 연장되는 채널 영역;
    상기 채널 영역에 인접하도록 상기 기판 상에 적층되어 적어도 하나의 접지 선택 트랜지스터, 적어도 하나의 스트링 선택 트랜지스터, 및 복수의 메모리 셀 트랜지스터를 제공하는 복수의 게이트 전극층;
    상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층을 복수의 단위 셀 영역으로 분할하는 복수의 분리 영역; 및
    각각의 상기 단위 셀 영역 내에서, 상기 복수의 게이트 전극층 중에서 상기 적어도 하나의 접지 선택 트랜지스터 및 상기 적어도 하나의 스트링 선택 트랜지스터를 제공하는 게이트 전극층 각각을 복수 개로 분할하는 적어도 하나의 분리 절연막; 을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 분리 절연막은, 상기 적어도 하나의 접지 선택 트랜지스터, 상기 적어도 하나의 스트링 선택 트랜지스터, 및 상기 복수의 메모리 셀 트랜지스터를 제공하는 상기 복수의 게이트 전극층 각각을 복수 개로 분할하는 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀 트랜지스터를 제공하는 상기 복수의 게이트 전극층 각각은, 각각의 상기 단위 셀 영역 내에서 단일 게이트 전극층으로 제공되는 메모리 장치.
  4. 제1항에 있어서,
    상기 적어도 하나의 분리 절연막은 상기 기판의 상면에 평행한 메모리 장치.
  5. 제2항에 있어서,
    상기 적어도 하나의 스트링 선택 트랜지스터 및 상기 복수의 메모리 셀 트랜지스터 중 적어도 일부에 포함되는 상기 게이트 전극층을 복수 개로 분리하는 게이트 분리막; 을 더 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 적어도 하나의 분리 절연막은, 상기 적어도 하나의 접지 선택 트랜지스터에 포함되는 상기 게이트 전극층만을 복수 개로 분할하는 메모리 장치.
  7. 제5항에 있어서,
    상기 게이트 분리막은 실리콘 산화물을 포함하는 메모리 장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 분리 절연막에 의해 복수 개로 분할되는 상기 게이트 전극층 각각은, 서로 다른 상기 채널 영역에 인접하는 메모리 장치.
  9. 기판;
    상기 기판 상에 적층되는 적어도 하나의 접지 선택 트랜지스터, 적어도 하나의 스트링 선택 트랜지스터, 및 복수의 메모리 셀 트랜지스터를 포함하는 셀 영역;
    상기 셀 영역을 복수의 단위 셀 영역으로 분리하는 복수의 분리 영역; 및
    상기 기판의 상면에 평행하도록 배치되며, 상기 복수의 단위 셀 영역 내에서 상기 적어도 하나의 접지 선택 트랜지스터를 제공하는 게이트 전극층 각각을 복수 개로 분할하는 적어도 하나의 분리 절연막; 을 포함하는 메모리 장치.
  10. 기판 상에 복수의 희생층 및 복수의 절연층을 교대로 적층하는 단계;
    복수의 분리 영역을 형성하여 상기 복수의 희생층 및 상기 복수의 절연층을 복수의 단위 셀 영역으로 분할하는 단계;
    상기 복수의 희생층 중에서 일부를 제거하여 적어도 하나의 분리 절연막을 형성하는 단계; 및
    상기 복수의 희생층이 제거된 영역에 복수의 게이트 전극층을 형성하는 단계; 를 포함하고,
    상기 복수의 게이트 전극층 중 적어도 일부는, 상기 적어도 하나의 분리 절연막에 의해 각각의 상기 복수의 단위 셀 영역 내에서 복수 개로 분할되는 메모리 장치의 제조 방법.


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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180031241A (ko) * 2016-09-19 2018-03-28 삼성전자주식회사 메모리 장치
KR20190016258A (ko) * 2017-08-08 2019-02-18 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210083366A (ko) * 2017-03-08 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 하이브리드 본딩 컨택 구조
WO2023140877A1 (en) * 2022-01-18 2023-07-27 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned isolation strips and methods for forming the same
US11825656B2 (en) 2018-12-07 2023-11-21 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074665B2 (en) 2015-09-11 2018-09-11 Toshiba Memory Corporation Three-dimensional semiconductor memory device including slit with lateral surfaces having periodicity
JP6656104B2 (ja) 2016-07-15 2020-03-04 キオクシア株式会社 半導体記憶装置
KR20180010368A (ko) * 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
TWI653745B (zh) * 2016-09-13 2019-03-11 日商東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
JP2018078160A (ja) * 2016-11-08 2018-05-17 東芝メモリ株式会社 半導体記憶装置
JP2018142654A (ja) * 2017-02-28 2018-09-13 東芝メモリ株式会社 半導体装置及びその製造方法
KR20180106727A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10446681B2 (en) 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
US10297611B1 (en) 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN109564922B (zh) 2018-10-24 2020-09-25 长江存储科技有限责任公司 三维存储设备及其制造方法
KR102460073B1 (ko) * 2018-12-11 2022-10-28 삼성전자주식회사 채널 홀을 갖는 반도체 소자
KR20200113063A (ko) 2019-03-20 2020-10-06 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
KR20200129239A (ko) * 2019-05-07 2020-11-18 삼성전자주식회사 페이지 버퍼, 이를 포함하는 메모리 장치
US11164816B2 (en) * 2019-09-05 2021-11-02 Nanya Technology Corporation Semiconductor device and method for fabricating the same
CN111211130B (zh) * 2020-01-16 2023-01-10 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210130508A (ko) 2020-04-22 2021-11-01 삼성전자주식회사 비휘발성 메모리 장치
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110070142A (ko) * 2009-12-18 2011-06-24 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20130059821A (ko) * 2011-11-29 2013-06-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US20130214344A1 (en) * 2012-02-22 2013-08-22 Jong-heun Lim Non-volatile memory device and method of manufacturing the same
KR20130116116A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20140054675A1 (en) * 2012-08-23 2014-02-27 Chae-Ho Kim Vertical type semiconductor devices and methods of manufacturing the same
KR20140086670A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140086640A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979300B1 (ko) 2008-01-29 2010-08-31 허혁재 칩 표면 실리콘 열처리 시스템
KR101511764B1 (ko) 2008-12-03 2015-04-13 삼성전자주식회사 비휘발성 메모리 장치
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101495799B1 (ko) 2009-02-16 2015-03-03 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20100107661A (ko) 2009-03-26 2010-10-06 삼성전자주식회사 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법
JP2011108921A (ja) 2009-11-19 2011-06-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101812260B1 (ko) 2010-10-20 2017-12-28 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP2012227326A (ja) 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
KR101780274B1 (ko) 2011-05-04 2017-09-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR101933665B1 (ko) 2011-05-19 2018-12-31 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
KR20130057670A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20130070153A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
KR20130072671A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP5651630B2 (ja) 2012-03-22 2015-01-14 株式会社東芝 不揮発性半導体記憶装置
JP5808708B2 (ja) 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20140022204A (ko) 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
US8614126B1 (en) 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110070142A (ko) * 2009-12-18 2011-06-24 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20130059821A (ko) * 2011-11-29 2013-06-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US20130214344A1 (en) * 2012-02-22 2013-08-22 Jong-heun Lim Non-volatile memory device and method of manufacturing the same
KR20130116116A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20140054675A1 (en) * 2012-08-23 2014-02-27 Chae-Ho Kim Vertical type semiconductor devices and methods of manufacturing the same
KR20140086670A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140086640A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180031241A (ko) * 2016-09-19 2018-03-28 삼성전자주식회사 메모리 장치
KR20210083366A (ko) * 2017-03-08 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 하이브리드 본딩 컨택 구조
KR20190016258A (ko) * 2017-08-08 2019-02-18 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10804194B2 (en) 2017-08-08 2020-10-13 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US11825656B2 (en) 2018-12-07 2023-11-21 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
WO2023140877A1 (en) * 2022-01-18 2023-07-27 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned isolation strips and methods for forming the same

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