KR101495799B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는 반도체 기판 상에 3차원적으로 배열된 게이트 전극들, 반도체 기판으로부터 연장되어 게이트 전극들의 일측벽들을 가로지르는 반도체 패턴들, 반도체 패턴과 게이트 전극 사이에 형성되며, 게이트 전극의 상면 및 하면으로 연장된 금속 라이너 패턴 및 반도체 패턴과 금속 라이너 패턴 사이에 형성된 전하 저장막을 포함한다.
3차원, 게이트 전극, 금속 라이너

Description

비휘발성 메모리 장치 및 그 제조 방법{Nonvolatile memory devices and method for fabricating the same}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성을 향상시킬 수 있는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
이러한 비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 3차원 구조의 낸드형 비휘발성 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 제조 공정의 효율을 향상시킬 수 있는 3차원 구조의 낸드형 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판 상에 3차원적으로 배열된 게이트 전극들, 반도체 기판으로부터 연장되어 게이트 전극들의 일측벽들을 가로지르는 반도체 패턴들, 반도체 패턴과 게이트 전극 사이에 형성되며, 게이트 전극의 상면 및 하면으로 연장된 금속 라이너 패턴 및 반도체 패턴과 금속 라이너 패턴 사이에 형성된 전하 저장막을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판으로부터 수직으로 연장되는 반도체 패턴들을 형성하고, 반도체 패턴의 측벽을 가로지르며, 수직적으로 서로 이격되는 절연막 패턴들을 형성하고, 수직적으로 인접한 절연막 패턴들 사이에 금속 라이너 패턴들을 국소적으로 형성하고, 금속 라이너 패턴들 상에 게이트 전극들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 따르면, 실리사이드막 또는 금속막을 포함하는 게이트 전극을 형성하여, 반도체 기판 상에 3차원 적으로 배열되는 게이트 전극들의 저항을 줄일 수 있다.
실리사이드막을 포함하는 게이트 전극들의 표면 일부에 금속 라이너 패턴이 형성됨에 따라, 게이트 전극에 안정적인 전압을 공급할 수 있다.
금속막으로 게이트 전극들을 형성시, 금속 라이너 패턴의 표면 상에만 선택 적으로 금속 물질을 증착할 수 있으므로, 게이트 전극에 대한 패터닝 공정이 요구되지 않는다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들 의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 다수의 스트링(STR)들을 포함하는 셀 어레이를 포함한다. 셀 어레이는 복수 개의 비트 라인들(BL1~BL3), 워드 라인들(WL1~WL4), 상부 및 하부 선택 라인들(USL1~USL3, LSL) 및 공통 소오스 라인(CSL)을 포함한다. 그리고, 비트 라인들(BL1~BL3)과 공통 소오스 라인(CSL) 사이에 복수 개의 스트링(STR)들을 포함한다.
각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST, LST)과, 상부 및 하부 선택 트랜지스터들(UST, LST) 사이에 직렬로 연결된 복수 개의 메모리 셀 트랜지스터(MC)들을 포함한다. 그리고, 상부 선택 트랜지스터들(UST)의 드레인은 비트 라인들(BL1~BL3)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소오스가 공통으로 연결된 라인이다.
또한, 상부 선택 트랜지스터들(UST)은 상부 선택 라인들(USL1~USL3)과 연결되며, 하부 선택 트랜지스터(LST)들은 각각 하부 선택 라인(LSL)과 연결된다. 또한, 각각의 메모리 셀들(MC)은 워드 라인들(WL1~WL4)에 연결된다.
이와 같은 셀 어레이는 3차원 구조로 배열되어 있어, 스트링(STR)들은 기판의 상부면과 평행한 xy 평면에 대해 수직인 z축 방향으로 메모리 셀들(MC)이 직렬 연결된 구조를 갖는다. 이에 따라, 선택 트랜지스터들(UST, LST) 및 메모리 셀 트랜지스터(MC)들의 채널이 xy 평면에 대해 수직으로 형성될 수 있다.
3차원 구조를 갖는 비휘발성 메모리 장치는, 각각의 xy 평면마다 m개의 메모리 셀들이 형성될 수 있으며, m개의 메모리 셀들을 갖는 xy 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100) 내에는, 공통 소오스 라인(도 1의 CSL)으로 제공되는 불순물 영역(또는 웰; 102)이 형성될 수 있으며, 불순물 영역(102) 상에 절연층과 도전층이 교대로 반복되어 배치될 수 있다.
보다 상세히 설명하면, 절연층은 라인 형태의 절연막 패턴(110)들을 포함하며, 도전층은 라인 형태의 게이트 전극(170G; 즉, 워드 라인)들을 포함한다. 절연막 패턴(110)과 게이트 전극(170G)들은 반도체 기판(100) 상에 번갈아 적층되어 라 인 형태의 스택 구조물을 형성할 수 있다. 그리고, 절연막 패턴(110)들 또는 게이트 전극(170G)들은 수평적으로 서로 이격되어 배치될 수 있다. 즉, 게이트 전극(170G)들이 반도체 기판(100) 상에 3차원적으로 배열될 수 있다.
게이트 전극(170G) 및 절연막 패턴(110)들의 제 1 측벽들 상에는, 게이트 전극(170G) 및 절연막 패턴(110)들을 가로지르는 채널용 반도체 패턴(133)들이 서로 이격되어 배치되며, 제 1 측벽의 반대편의 제 2 측벽 상에는 절연막(180)이 형성된다. 채널용 반도체 패턴(133)들은 각각 반도체 기판(100)에 대해 수직한 라인 패턴으로 형성될 수 있다. 그리고, 채널용 반도체 패턴(133)들은 수평적으로 인접한 게이트 전극(170G) 및 절연막 패턴(110)들의 제 1 측벽에 형성된 채널용 반도체 패턴(133)들과 서로 마주보도록 형성되어 있으며, 채널용 반도체 패턴(133)들 사이는 절연막(135)으로 채워져 있다. 다시 말해, 채널용 반도체 패턴(133)들은 반도체 기판(100)과 수직한 방향으로 신장되어 있으며, 각 채널용 반도체 패턴(133)들의 일측벽들에, 복수 개의 게이트 전극(170G)들이 가로질러 형성된다.
또한, 게이트 전극(170G)의 제 1 측벽들이 서로 마주보도록 배치되므로, 채널용 반도체 패턴(133)들 또한 서로 마주보도록 배치될 수 있다. 서로 마주보는 채널용 반도체 패턴(133)들 사이에는 절연막(135)이 형성될 수 있다. 또한, 반도체 기판(100)과 수직한 방향으로 신장된 채널용 반도체 패턴(133)들은 게이트 전극(170G)들을 가로지르는 비트 라인(190)들과 전기적으로 연결된다. 비트 라인(190)들은, 채널용 반도체 패턴(133)의 상면과 직접 접촉하거나, 비트 라인 콘택 플러그들을 통해 전기적으로 연결될 수 있다.
한편, 게이트 전극(170G)들 각각은, 저항을 감소시키기 위해 폴리실리콘막(172) 및 실리사이드막(174)으로 이루어진다. 구체적으로, 폴리실리콘막(172)은 채널용 반도체 패턴(133)과 인접하며, 폴리실리콘막(172)의 일측벽에 실리사이드막(174)이 형성된다. 그리고, 실리사이드막(174)은 수직적으로 인접한 절연막 패턴(110)들보다 반도체 기판(100)과 수평한 방향으로 돌출될 수 있다. 즉, 절연막 패턴(110)의 제 1 측벽보다 실리사이드막(174)의 제 1 측벽이 돌출된 구조를 가질 수 있다. 본 발명의 일 실시예에서, 실리사이드막(174)은 코발트 실리사이드막, 니켈 실리사이드막 또는 텅스텐 실리사이드막을 포함할 수 있다.
또한 본 발명의 일 실시예에서, 게이트 전극(170G)이 코발트 실리사이드막을 포함하는 경우, 도 2b에 도시된 바와 같이, 폴리실리콘막(172)과 실리사이드막(174) 사이에, 공정 특성상 보이드(void; 173)가 형성될 수도 있다.
이와 같이, 게이트 전극(170G)들이 폴리실리콘막(172) 및 실리사이드막(174)으로 형성됨에 따라, 게이트 전극(170G)들의 저항이, 폴리실리콘막(172)으로만 형성되는 게이트 전극(170G)들의 저항보다 감소될 수 있다. 그러므로, 3차원 구조의 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
또한, 채널용 반도체 패턴(133)과 게이트 전극(170G)의 제 1 측벽 사이에는 전하 저장막(charge storage layer; 150) 및 금속 라이너 패턴(162)이 위치한다.
전하 저장막(150)은 금속 라이너 패턴(162)과 채널용 반도체 패턴(133) 사이에 형성될 수 있다. 전하 저장막(150)은 채널용 반도체 패턴(133)의 전면과 접하도록 형성될 수 있다. 즉, 전하 저장막(150)은 절연막 패턴(110)들의 제 1 측벽들을 가로지를 수 있다. 또한, 전하 저장막(150)은 채널용 반도체 패턴(133)과 접하며 절연막 패턴(110)들 사이에 국소적으로 형성될 수 있다. 또한, 전하 저장막(150)은 채널용 반도체 패턴(133)과 게이트 전극(170G) 사이에 형성되고, 절연막 패턴(110)의 상면 및 하면, 그리고 절연막 패턴(110)들의 제 2 측벽들을 따라 컨포말하게 형성될 수도 있다. 이러한 전하 저장막(150)은 전하 터널링막, 전하 트랩핑막 및 전하 블록킹막을 포함하며, 전하 터널링막이 채널용 반도체 패턴(133)과 접하며, 전하 블록킹막이 금속 라이너 패턴(162)과 접하도록 형성된다.
금속 라이너 패턴(162)은 수직적으로 인접한 절연막 패턴(110)들 사이에 국소적으로(locally) 형성될 수 있다. 구체적으로, 금속 라이너 패턴(162)은 게이트 전극(170G)과, 절연막 패턴 사이에 형성될 수 있다. 또한, 금속 라이너 패턴(162)은 게이트 전극(170G)의 제 1 측벽과, 게이트 전극(170G)의 상면 및 하면을 따라 컨포말하게 형성될 수 있다. 보다 상세하게, 금속 라이너 패턴(162)은 폴리실리콘막(172)의 제 1 측벽과, 폴리실리콘막(172)의 상면 및 하면을 덮으며, 실리사이드막(174)의 상면 및 하면의 일부를 덮을 수 있다.
이러한 금속 라이너 패턴(162)은 게이트 전극(170G)의 저항을 감소시키며, 실리사이드막(174)과 폴리실리콘막(172) 사이의 불완전한 전기적 연결을 방지할 수 있다. 보다 구체적으로 설명하면, 폴리실리콘막(172)의 측벽에 코발트 실리사이드막(174)을 형성시, 코발트 원자 및 실리콘 원자의 확산 작용에 의해 보이드(void)가 형성될 수 있다. 이에 따라, 코발트 실리사이드막(174)과 폴리실리콘막(172) 사이에 전기적 연결이 끊어질 수 있으나, 금속 라이너 패턴(162)이 게이트 전 극(170G)의 폴리실리콘막(172)과 실리사이드막(174)의 상면 및 하면에 형성되어, 폴리실리콘막(172)과 실리사이드막(174)을 전기적으로 연결한다.
이러한 금속 라이너 패턴(162)은 도전성을 가지며, 저항이 낮은 물질로 형성될 수 있다. 예를 들어, 금속 라이너 패턴(162)은 TiN, TaN 또는 WN와 같은 금속 질화막으로 형성되거나, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속막으로 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다. 본 발명의 다른 실시예는, 본 발명의 일 실시예와 유사하므로, 본 발명의 일 실시예와의 차이점만을 상세히 설명한다.
도 3을 참조하면, 절연막 패턴(110)들 사이의 게이트 전극(175G)들은 금속막으로 형성될 수 있다. 게이트 전극(175G)은 수직적으로 인접한 절연막 패턴(110)들 사이에 국소적으로 형성될 수 있으며, 금속 라이너 패턴(162)이, 금속막으로 형성된 게이트 전극(175G)의 제 1 측벽과, 상면 및 하면을 덮는다. 구체적으로, 게이트 전극(175G)들은 선택적 증착(selective deposition) 방법에 의해 형성된 텅스텐막이거나, 무전해(electroless) 선택적 증착 방법에 의해 형성된 코발트막일 수 있다.
수직적으로 인접하는 절연막 패턴(110)들 사이에 국소적으로 형성된 금속 라이너 패턴(162)은, 금속 게이트 전극(175G)을 선택적으로 형성하기 위한 씨드(seed) 역할의 박막일 수 있다. 이러한, 금속 라이너 패턴(162)은 본 발명의 일 실시예에서처럼, 도전성을 가지며, 저항이 낮은 물질로 형성될 수 있으며, 예를 들 어, TiN, TaN 또는 WN으로 형성될 수 있다.
이하, 도 4 내지 도 14을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 4 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 4를 참조하면, 반도체 기판(100) 상에 습식 식각율이 서로 다른 제 1 및 제 2 절연막(120)들을 번갈아 적층한다. 여기서, 반도체 기판(100)은 불순물 영역(또는 웰; 102)을 포함할 수 있으며, 불순물 영역 상에 제 1 및 제 2 절연막(110, 120)들이 번갈아 적층될 수 있다. 이 때, 적층되는 제 1 및 제 2 절연막(110, 120)들의 수는 메모리 용량에 따라 달라질 수 있으며, 제 2 절연막(120)이 제 1 절연막(110)보다 습식 식각율이 높은 물질로 형성될 수 있다. 예를 들어, 제 1 및 제 2 절연막들(110, 120)은, 실리콘 산화막과 실리콘 질화막으로 각각 형성될 수 있으며, 습식 식각율이 서로 다른 실리콘 산화막들로 형성될 수도 있다.
이어서, 적층된 제 1 및 제 2 절연막(110, 120)들에 라인 형태의 제 1 트렌치(130)들을 형성한다. 제 1 트렌치(130)들은 통상의 사진 및 식각 공정을 진행하여 형성할 수 있으며, 제 1 트렌치(130)에 의해 반도체 기판(100), 즉, 불순물 영역(102)이 노출될 수 있다. 제 1 트렌치(130)들은 라인 형태로 형성되며, 서로 평행하게 소정 간격 이격되어 형성될 수 있다. 이와 같이, 제 1 트렌치(130)들을 형성함에 따라, 적층된 제 1 및 제 2 절연막(110, 120)들의 제 1 측벽이 제 1 트렌치(130)에 노출될 수 있다.
도 5를 참조하면, 제 1 트렌치(130)들의 내벽에 채널용 반도체막(132)을 형성한다. 채널용 반도체막(132)의 형성 방법에 대해 간단히 설명하면, 적층된 제 1 및 제 2 절연막들(210, 215)의 제 1 측벽을 따라 컨포말하게 반도체 물질을 증착한다. 이후, 채널용 반도체막(132)을 이방성 식각하여, 불순물 영역(102) 및 최상층의 제 1 절연막(110) 상면에 형성된 채널용 반도체막(132)을 제거할 수 있다. 이에 따라, 제 1 및 제 2 절연막들(110, 120)의 제 1 측벽들을 덮는 채널용 반도체막(132)이 형성될 수 있다. 채널용 반도체막(132)을 형성한 다음에는, 제 1 트렌치(130) 내에 절연 물질을 매립하고 평탄화하여, 채널용 반도체막(132)들 사이에 절연막(135)을 형성한다. 한편, 채널용 반도체막(132)은 제 1 트렌치(130)들에 의해 노출된 반도체 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 성장 공정을 통해 형성될 수도 있다.
도 6을 참조하면, 절연막(140)이 매립된 제 1 트렌치(도 5의 130)들 사이에, 라인 형태의 제 2 트렌치(140)들을 형성한다. 즉, 제 2 트렌치(140)들은 제 1 트렌치(130)들과 평행하게 형성되며, 제 2 트렌치(140)들은 적층된 제 1 및 제 2 절연막들(110, 120)의 제 2 측벽을 노출시킬 수 있다. 제 2 트렌치(140)들은 적층된 제 1 및 제 2 절연막들(110, 120)에 대해 사진 및 건식 식각 공정을 진행하여 형성될 수 있다. 이와 같이 제 2 트렌치(140)들을 형성함에 따라, 적층된 제 1 및 제 2 절연막들(110, 120)이 라인 형태로 패터닝될 수 있다.
도 7을 참조하면, 적층된 제 1 절연막(110)들 사이의 제 2 절연막(120)들을 제거하여, 제 2 트렌치(140)로부터 반도체 기판(100)에 대해 수평한 방향으로 확장 된 확장부(142)들을 형성한다. 즉, 제 2 절연막(120)들이 제거됨에 따라, 채널용 반도체막(132)의 측벽이 확장부(142)에 노출될 수 있다.
보다 상세히 설명하면, 제 1 및 제 2 절연막들(110, 120)들의 제 2 측벽들을 노출시키는 제 2 트렌치(140) 내로 습식 식각액을 공급한다. 이 때, 제 1 절연막(110)과 제 2 절연막(120)은 습식 식각율 차이가 큰 물질들로 형성되므로, 제 2 절연막(120)들이 선택적으로 식각될 수 있다. 이에 따라 적층된 제 1 절연막(110)들 사이에 채널용 반도체막을 노출시키는 확장부(142)가 형성될 수 있다.
도 8을 참조하면, 확장부(142) 및 제 2 트렌치(140)들의 표면을 따라 컨포말하게 전하 저장막(150)을 형성한다. 즉, 전하 저장막(150)은 채널용 반도체막(132)의 측벽 일부 및 제 1 절연막(110)의 제 2 측벽들과, 제 1 절연막(110)들의 상면 및 하면에 형성될 수 있다. 한편, 전하 저장막(150)은 채널용 반도체막(132)을 형성하기 전에 제 1 절연막(110)들의 제 1 측벽들 상에 형성될 수도 있으며, 이러한 경우, 확장부(142)에 의해 전하 저장막이 노출될 수 있다.
구체적으로, 전하 저장막(150)은 전하 터널링막, 전하 트랩핑막 및 전하 블록킹막들을 순서대로 증착하여 형성할 수 있다. 예를 들어, 전하 터널링막은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다. 또한, 전하 터널링막은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수도 있다. 이 때, 전하 터널링막은 전하 블록킹막보다 유전유이 낮은 물질로 형성될 수 있다. 전하 트랩핑막은 실리콘 질화막 및/또는 실리콘 산질화막으로 형성될 수 있다. 전하 블록킹막은 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 그리고, 전하 블록킹막은 전하 터널링막 보다 유전율이 높은 물질로 형성될 수 있다.
이어서, 전하 저장막(150)의 표면을 따라, 금속 라이너(160)를 컨포말하게 형성한다. 금속 라이너(160)는 게이트 전극의 저항을 줄이기 위해 비저항이 낮은 도전 물질로 형성된다. 나아가, 금속 라이너(160)는, 확장부(142) 내에 형성된 전하 저장막(150) 표면에 얇은 두께로 균일하게 형성되어야 하므로, 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 공정을 통해 형성될 수 있는 물질로 형성된다. 예를 들어, 금속 라이너는 TiN, TaN 또는 WN으로 형성될 수 있다.
도 9를 참조하면, 금속 라이너(160) 상에 확장부(142) 및 제 2 트렌치(140)를 매립하는 게이트용 도전막(170)을 형성한다. 이 때, 게이트용 도전막(170)은 예를 들어, 폴리실리콘막을 증착하여 형성할 수 있다.
도 10을 참조하면, 제 2 트렌치(140) 내에 매립된 게이트용 도전막(170)을 제거하여, 확장부들(142) 내에 각각 도전 패턴(172)들을 형성한다.
상세히 설명하면, 제 1 절연막(110)의 제 2 측벽의 금속 라이너(160)가 노출되도록 게이트용 도전막(170)을 이방성 식각한다. 즉, 제 1 절연막(110)의 제 2 측벽 상의 금속 라이너(160)를 노출시키는 제 3 트렌치(140')를 형성할 수 있다. 이 에 따라, 게이트용 도전막(170)이 도전 패턴들로 분리되어, 확장부(142)들 내에 각각 형성될 수 있다. 이 때, 도전 패턴(172)들의 노출된 측벽은, 도전 패턴(172)과 제 1 절연막(110) 사이에 형성된 전하 저장막(150) 및 금속 라이너(160)의 두께만큼 제 1 절연막(110)의 제 2 측벽으로부터 돌출될 수 있다.
도 11을 참조하면, 제 1 절연막(110)들의 제 2 측벽들에 형성된 금속 라이너(160)를 제거하여, 제 1 절연막(110)들 사이에 금속 라이너 패턴(162)들을 각각 형성한다. 이 때, 금속 라이너(160)는 습식 식각 공정을 통해 선택적으로 식각되어, 금속 라이너 패턴(162)들로 분리될 수 있다. 즉, 수직적으로 인접하는 제 1 절연막(110)들 사이에서, 전하 저장막(150)과 도전 패턴(172) 사이에 금속 라이너 패턴(162)이 개재된다.
보다 상세히 설명하면, 제 1 절연막(110)의 제 3 트렌치(140') 내로 금속 라이너(160)를 식각하기 위한 습식 식각액을 제공한다. 이에 따라 제 1 절연막(110)들의 제 2 측벽들과, 최상층의 제 1 절연막(110) 상면에 형성된 금속 라이너(160)가 습식 식각액에 의해 식각될 수 있다. 예를 들어, 금속 라이너(160)가 TiN으로 형성된 경우, 습식 식각액으로 수산화암모늄(NH4OH)과 과산화수소(H2O2) 및 탈이온수의 혼합액(SC1: standard clean 1)과, 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액이 사용될 수 있다. 금속 라이너(160)의 선택적인 습식 식각 공정시, 전하 저장막(150) 및 도전 패턴(172)은 습식 식각액에 대한 높은 선택비를 갖는다.
제 1 절연막(110)의 제 2 측벽에 형성된 금속 라이너(160)가 제거됨에 따라, 도전 패턴(172)이 금속 라이너 패턴(162)으로부터 돌출된 형태를 가질 수 있다.
도 12를 참조하면, 도전 패턴(172)들의 측벽들이 노출된 제 3 트렌치(140')에 금속막(175)을 매립한다. 금속막(175)은 Co, Ni, W, Mo 또는 Ti와 같은 금속 물질로 형성될 수 있다. 이어서, 금속막(175)의 금속 물질과, 폴리실리콘막으로 이루어진 도전 패턴(172)의 실리콘이 반응하여 실리사이드될 수 있도록 열처리 공정을 수행한다. 금속막(175)과 도전 패턴(172)의 실리사이드화 공정에 의해, 도전 패턴(172)과 금속막(175)의 접하는 면에는 실리사이드막이 형성될 수 있다.
도 13을 참조하면, 도전 패턴(172)의 측벽 부분에 실리사이드막(174)을 형성한 후에는, 습식 식각 공정을 수행하여 실리사이드화되지 않은 금속막을 제거한다. 습식 식각 공정시 사용되는 식각액으로는 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액이 사용될 수 있다. 이에 따라, 각각의 확장부(142)에 형성된 실리사이드막을 노출시키는 제 3 트렌치(140')를 재형성할 수 있다. 그리고, 각각의 확장부(142)들 내에 형성된 실리사이드막(174)의 일부가 제 3 트렌치(140')로 돌출될 수 있다.
한편, 실리사이드막(174) 형성 공정에서, 금속막(175)을 코발트로 형성하는 경우, 실리사이드화 공정 중, 코발트 및 실리콘의 확산에 의해 도전 패턴(172)과 실리사이드막(174) 사이에 보이드(도 2b의 130 참조)가 형성될 수도 있다. 이러한 경우, 도전 패턴(172)과 실리사이드막(174) 간의 전기적 연결이 끊어질 수 있다. 그러나, 도전 패턴(172)과 실리사이드막(174)의 상하면에 걸쳐 금속 라이너 패턴(162)이 형성되어 있으므로, 금속 라이너 패턴(162)에 의해 도전 패턴(172)과 실 리사이드막(174)이 전기적으로 연결될 수 있다.
도 14를 참조하면, 제 3 트렌치(140') 내에 절연막(180)을 매립하고, 절연막(180)의 상면을 평탄화한다. 이후, 제 1 절연막(110)의 제 1 측벽에 형성된 채널용 반도체막(132)을 라인 형태로 패터닝하여, 채널용 반도체 패턴(133)들을 형성할 수 있다. 이에 따라, 적층된 게이트 전극(172, 174)들의 일측벽을 가로지르며, 서로 이격된 라인 형태의 채널용 반도체 패턴(133)들이 형성될 수 있다. 채널용 반도체막(132)을 라인 형태로 패터닝하는 공정은, 제 2 트렌치(140)들을 형성하기 전에 수행될 수도 있다.
이어서, 3차원으로 배치된 게이트 전극들(172, 174) 상부에 게이트 전극(17)들을 가로지르며 채널용 반도체 패턴(133)들과 전기적으로 연결되는 비트 라인(190)들을 형성할 수 있다.
이하, 도 15 내지 도 20을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다. 도 15 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
본 발명의 일 실시예에서 도 4 내지 도 8들을 참조하여 설명한 바와 같이, 채널용 반도체막 및 제 1 절연막들 사이의 확장부들을 형성하는 것 및 금속 라이너를 형성하는 것은, 본 발명의 다른 실시예에서도 실질적으로 동일하다. 따라서, 채널용 반도체막 및 제 1 절연막들 사이의 확장부들을 형성하는 것에 대한 설명은 생략하기로 한다.
본 발명의 다른 실시예에서, 도 8에 도시된 금속 라이너(160)는 확장부(142)의 내벽(즉, 제 1 절연막(110)의 상면 및 하면과 노출된 채널용 반도체막(132)의 측벽)에만 선택적으로 금속 물질이 증착될 수 있도록, 확장부(142)의 표면에 도전성 물질을 제공하는 씨드 역할을 할 수 있다. 이러한 금속 라이너(160)는 전하 저장막(150) 표면에 얇은 두께로 균일하게 형성되어야 하므로, 화학 기상 증착 공정을 통해 형성될 수 있는 물질로 형성되며, 비저항이 낮은 물질로 형성된다. 예를 들어 금속 라이너(160)는 금속막 또는 금속 질화막으로 형성될 수 있다. 예를 들어, 금속 라이너(160)는 TiN, TaN 또는 WN으로 형성될 수 있다.
도 15를 참조하면, 금속 라이너(160)를 전하 저장막(150) 표면에 컨포말하게 형성한 후, 확장부(142) 및 제 2 트렌치(140) 내에 희생막을 매립한다. 희생막(260)으로는 갭 필링(gap filling) 특성이 우수한 물질이 이용될 수 있으며, 금속 라이너(160) 및 전하 저장막(150)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생막은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 그리고, 희생막은 최상층에 위치하는 제 1 절연막(110) 상부까지 충분한 두께로 형성할 수 있다. 이 때, 희생막의 상면을 평탄화할 수 있으며, 나아가 제 1 절연막(110)의 상면이 노출될 때까지 평탄화할 수도 있다.
도 16을 참조하면, 제 1 절연막(110)의 제 2 측벽에 형성된 금속 라이너(160)가 노출되도록 제 2 트렌치(140) 내에 매립된 희생막을 이방성 식각할 수 있다. 이에 따라, 제 1 절연막(110)들 사이, 즉, 확장부(142)들 내에는 희생막이 잔류한다. 즉, 제 1 절연막(110)의 제 2 측벽에 형성된 금속 라이너(160)를 노출시 키는 제 3 트렌치(140')를 형성할 수 있다.
도 17을 참조하면, 금속 라이너(160)를 제거하기 위한 습식 식각액을 제 3 트렌치(140') 내로 공급하여, 제 3 트렌치(140')에 노출된 금속 라이너(160)를 선택적으로 식각한다. 즉, 전하 저장막(150)이 노출될 때까지 금속 라이너(160)를 습식 식각한다. 이에 따라, 제 1 절연막(110)들 사이, 즉, 확장부(142) 내에 국소적으로 금속 라이너 패턴(162)이 형성될 수 있으며, 수직적으로 인접한 금속 라이너 패턴(162)들은 서로 전기적으로 분리된다.
도 18을 참조하면, 금속 라이너 패턴(162)을 형성한 후, 희생막을 제거하기 위한 습식 식각액을 이용하여, 확장부(142) 내에 잔류하는 희생막을 제거한다. 즉, 확장부(142) 내에 형성된 금속 라이너 패턴(162)의 표면을 노출시킨다.
도 19를 참조하면, 금속 라이너 패턴(162)이 노출된 확장부(142) 내에 금속 물질을 채워 게이트 전극(175G)들을 형성한다. 게이트 전극(175G)은 선택적 화학 기상 증착(selective CVD) 방법 또는 무전해 선택적 증착 방법을 이용하여, 확장부(142) 내에 형성될 수 있다. 선택적 화학 기상 증착 방법 또는 무전해 선택적 증착 방법은, 도전 물질이 실리콘 산화막과 같은 절연막 표면에는 증착되지 않고, 도전 물질로 이루어진 금속 라이너 패턴(162)의 상에만 선택적으로 증착되는 특성을 이용한다. 즉, 도전성 표면에서 금속 물질을 형성하는 화학 반응이 유도되어, 확장부(142) 내에만 선택적으로 금속 물질이 증착될 수 있다. 이에 따라, 확장부(142) 내벽에 얇은 두께로 형성된 금속 라이너 패턴(162)은 금속 물질이 형성되는 씨드 역할을 한다. 이 때, 선택적으로 증착되는 금속 물질로는, Co, Ni, W, Mo 또는 Ti 와 같은 금속 물질로 형성될 수 있다.
이와 같이, 금속 라이너 패턴(162) 상에만 금속 물질이 선택적으로 증착될 수 있으므로, 확장부(142) 내에 국소적으로 게이트 전극(175G)이 형성될 수 있다. 그러므로, 게이트 전극(175G)을 형성하기 위해, 게이트 전극용 금속막을 증착 후, 패터닝 공정이 요구되지 않는다. 즉, 제 1 절연막(110)들 사이에 국소적으로 금속 물질로 형성된 게이트 전극(175G)을 형성할 수 있다.
도 20을 참조하면, 제 2 트렌치(140) 내에 절연막(180)을 매립하고, 절연막(180)의 상면을 평탄화한다.
이후, 제 1 절연막(110)의 제 1 측벽에 형성된 채널용 반도체막(132)을 라인 형태로 패터닝하여, 채널용 반도체 패턴(133)들을 형성할 수 있다. 이에 따라, 적층된 게이트 전극(175G)들의 일측벽을 가로지르며, 서로 이격된 라인 형태의 채널용 반도체 패턴(133)들이 형성될 수 있다. 채널용 반도체막(132)을 라인 형태로 패터닝하는 공정은, 제 2 트렌치(140)들을 형성하기 전에 수행될 수도 있다.
이어서, 3차원으로 배치된 게이트 전극(175G)들 상부에는 게이트 전극(175G)들을 가로지르며 채널용 반도체 패턴(133)들과 전기적으로 연결되는 비트 라인(190)들을 형성할 수 있다.
한편, 본 발명의 다른 실시예에서, 도 8에 도시된 금속 라이너(160)를 형성한 후, 확장부(142) 및 제 2 트렌치(140) 내에 금속막을 연속적으로 증착하고, 금속막 및 금속 라이너(160)를 패터닝하여, 확장부(142) 내에 금속 라이너 패턴 및 금속 패턴을 국소적으로 함께 형성할 수 있다. 그러나, 이러한 경우 금속막 및 금 속 라이너(160) 간의 식각 선택비가 작아, 확장부(142) 내에 금속막이 완전히 채워지기 어렵다. 이러한 문제를 해결하기 위해, 도 19 내지 도 20을 참조하여 설명한 바와 같이, 금속 라이너(160)를 형성 후, 희생막을 이용하여, 확장부(142) 내에 국소적으로 금속 라이너 패턴(162)을 먼저 형성한다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 22는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 23은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도 시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면들이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 4 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 15 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 21는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (11)

  1. 반도체 기판 상에 3차원적으로 배열된 게이트 전극들;
    상기 반도체 기판으로부터 연장되어 상기 게이트 전극들의 일측벽들을 가로지르는 반도체 패턴들;
    상기 반도체 패턴과 상기 게이트 전극 사이에 형성되며, 상기 게이트 전극의 상면 및 하면으로 연장된 금속 라이너 패턴; 및
    상기 반도체 패턴과 상기 금속 라이너 패턴 사이에 형성된 전하 저장막을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극은,
    상기 반도체 패턴과 인접하는 다결정 반도체막; 및
    상기 다결정 반도체막의 일측벽에 형성된 실리사이드막을 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 금속 라이너 패턴은, 상기 다결정 반도체막의 상면 및 하면과, 상기 실리사이드막의 상면 및 하면의 일부를 덮는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 삭제
  5. 반도체 기판 상에, 제 1 및 제 2 절연막들을 번갈아 적층하고,
    상기 제 1 및 제 2 절연막들을 관통하여, 상기 반도체 기판과 연결된 반도체 패턴들을 형성하고,
    상기 반도체 패턴들로부터 이격되어 상기 제 1 및 제 2 절연막들을 관통하는 트렌치를 형성하고,
    상기 트렌치에 노출되는 상기 제 2 절연막들을 제거하여, 수직적으로 인접한 상기 제 1 절연막들 사이에 상기 반도체 패턴들의 측벽 일부를 노출시키는 확장부들을 형성하고,
    상기 확장부들의 내벽을 컨포말하게 덮는 금속 라이너 패턴들을 국소적으로 형성하고,
    상기 금속 라이너 패턴이 형성된 상기 확장부들을 채우는 게이트 전극들을 국소적으로 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 금속 라이너 패턴들을 형성하는 것은,
    상기 제 1 절연막 및 상기 확장부들의 표면을 따라 컨포말하게 금속 라이너를 형성하고,
    상기 금속 라이너가 형성된 상기 확장부들 내에 충진막을 채우고,
    상기 제 1 절연막의 측벽에 형성된 상기 금속 라이너를 제거하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 충진막은 폴리실리콘막으로 형성되며,
    상기 게이트 전극들을 형성하는 것은,
    상기 트렌치를 채우는 금속막을 형성하고,
    상기 금속막과 상기 충진막을 반응시켜 실리사이드막들을 형성하고,
    상기 트렌치 내에서 미반응된 상기 금속막을 제거하여, 상기 충진막 측벽의 상기 실리사이드막들을 전기적으로 분리시키는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 충진막은 절연막으로 형성되며,
    상기 금속 라이너 패턴들을 형성한 후에, 상기 충진막을 제거하여 상기 금속 라이너 패턴의 표면을 노출시키는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 게이트 전극들을 형성하는 것은,
    상기 금속 라이너 패턴을 씨드(seed)로 이용하여, 상기 확장부들 내에 선택적으로 상기 게이트 전극들을 채우는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 확장부들 내에 선택적으로 상기 게이트 전극들을 채우는 것은,
    상기 금속 라이너 패턴을 이용한 금속막의 선택적 증착 방법 또는 상기 금속 라이너 패턴을 이용한 금속막의 무전해 선택적 증착 방법을 포함하는 비휘발성 메모리 장치의 제조 방법.
  11. 반도체 기판 상에 3차원적으로 배치된 복수 개의 게이트 전극들;
    상기 반도체 기판으로부터 연장되어 상기 게이트 전극들의 제 1 측벽들을 가로지르는 반도체 패턴;
    상기 반도체 패턴과 이격되어 배치되고, 상기 반도체 기판으로부터 연장되어 상기 게이트 전극들의 제 2 측벽들을 가로지르는 절연막;
    상기 반도체 패턴과 상기 게이트 전극들 사이에 형성되며, 상기 게이트 전극들 각각의 상부면 및 하부면을 덮는 금속 라이너 패턴; 및
    상기 반도체 패턴과 상기 금속 라이너 패턴 사이에 형성된 전하 저장막을 포함하되,
    상기 게이트 전극들, 상기 금속 라이너 패턴, 및 상기 전하 저장막은 상기 절연막과 접촉하는 3차원 반도체 장치.
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