KR20160049159A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로 터널 절연막 내에 전하 트랩 사이트의 밀도가 낮은 고유전막을 추가로 포함함으로써, 3차원 반도체 메모리 장치의 리텐션 및 내구성 특성을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 리텐션(retention) 및 내구성(endurance) 특성이 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 리텐션(retention) 및 내구성(endurance) 특성이 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 장치는, 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연막들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하여 상기 기판과 연결되는 채널 구조체; 상기 채널 구조체와 상기 게이트 전극들 사이의 전하 저장막; 상기 전하 저장막과 상기 채널 구조체 사이의 터널 절연막; 및 상기 전하 저장막과 상기 게이트 전극들 사이의 블로킹 절연막을 포함할 수 있다. 이때, 상기 터널 절연막은 상기 채널 구조체에 인접한 제1 터널 절연막, 상기 전하 저장막에 인접한 고유전막, 및 상기 제1 터널 절연막과 상기 고유전막 사이의 제2 터널 절연막을 포함하고, 상기 제1 터널 절연막은 실리콘 산화막을 포함하고, 상기 제2 터널 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 고유전막의 에너지 밴드 갭은, 상기 제1 및 제2 터널 절연막들의 에너지 밴드 갭들 보다 작을 수 있다.
상기 고유전막은 ScAlO, HfAlO 또는 HfO/Oxide/HfO 다중막을 포함할 수 있다.
제1항에 있어서, 상기 고유전막의 전하 트랩 사이트의 밀도는 상기 제2 터널 절연막의 전하 트랩 사이트의 밀도보다 작을 수 있다.
상기 고유전막의 상기 전하 트랩 사이트의 밀도는 1.0×E17/cm3 내지 1.0×E19/cm3일 수 있다.
상기 터널 절연막은 상기 전하 저장막과 상기 고유전막 사이의 제3 터널 절연막을 더 포함할 수 있다. 이때, 상기 제3 터널 절연막의 에너지 밴드 갭은, 상기 제2 터널 절연막의 에너지 밴드 갭보다 클 수 있다.
상기 제3 터널 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제3 터널 절연막의 질소 농도는 상기 제2 터널 절연막의 질소 농도보다 작을 수 있다.
상기 제1 터널 절연막, 상기 제2 터널 절연막 및 상기 고유전막은 일체(one body)로 상기 적층 구조체와 상기 채널 구조체 사이로 연장할 수 있다.
상기 전하 저장막은 상기 적층 구조체와 상기 채널 구조체 사이로 연장할 수 있다.
상기 블로킹 절연막은 상기 절연막들과 상기 게이트 전극들 사이로 연장할 수 있다.
상기 블로킹 절연막은 상기 적층 구조체와 상기 채널 구조체 사이로 연장할 수 있다.
상기 전하 저장막 및 상기 블로킹 절연막은 상기 절연막들과 상기 게이트 전극들 사이로 연장할 수 있다.
상기 전하 저장막, 상기 블로킹 절연막 및 상기 제3 터널 절연막은 상기 절연막들과 상기 게이트 전극들 사이로 연장하고, 상기 제1 터널 절연막, 상기 제2 터널 절연막 및 상기 고유전막은 일체로 상기 적층 구조체와 상기 채널 구조체 사이로 연장할 수 있다.
상기 전하 저장막, 상기 블로킹 절연막 및 상기 터널 절연막은 일체로 상기 절연막들과 상기 게이트 전극들 사이로 연장할 수 있다.
상기 터널 절연막은, 상기 전하 저장막 및 상기 고유전막 사이의 제3 터널 절연막 및 제4 터널 절연막을 더 포함하고, 상기 제3 및 제4 터널 절연막들은 서로 다른 질소 농도를 가질 수 있다.
본 발명의 다른 개념에 따른, 반도체 장치의 제조 방법은, 기판 상에 희생막들 및 절연막들이 교대로 그리고 반복적으로 적층된 박막 구조체를 형성하는 것; 상기 박막 구조체를 관통하여 상기 기판을 노출하는 채널 홀을 형성하는 것; 및 상기 채널 홀 내에, 터널 절연막, 및 상기 터널 절연막 상에 채널 구조체를 형성하는 것을 포함할 수 있다. 이때, 상기 터널 절연막을 형성하는 것은, 상기 채널 홀의 내벽에 순차적으로 고유전막, 제2 터널 절연막 및 제1 터널 절연막을 형성하는 것을 포함하고, 상기 제1 터널 절연막은 실리콘 산화막을 포함하고, 상기 제2 터널 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제조 방법은, 상기 채널 구조체를 형성하기 전에, 상기 제1 터널 절연막 상에 큐어링(curing)을 수행하는 것을 더 포함할 수 있다. 이때, 상기 제2 터널 절연막은, 상기 큐어링 동안 상기 고유전막의 산화를 방지할 수 있다.
상기 큐어링은, 상기 제1 터널 절연막 상에 H2O, O2, N2, H2 및 N2O 중 적어도 하나를 공급하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 희생막들을 선택적으로 제거하여, 상기 절연막들 사이에 리세스 영역들을 형성하는 것; 및 상기 리세스 영역들 내에 게이트 전극들을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 터널 절연막을 형성하는 것은, 상기 고유전막을 사이에 두고 상기 제2 터널 절연막과 이격된 제3 터널 절연막을 형성하는 것을 더 포함할 수 있다. 이때, 상기 제3 터널 절연막의 에너지 밴드 갭은, 상기 제2 터널 절연막의 에너지 밴드 갭보다 클 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 터널 절연막 내에 전하 트랩 사이트의 밀도가 낮은 고유전막을 추가로 포함함으로써, 3차원 반도체 메모리 장치의 리텐션 및 내구성 특성을 향상시킬 수 있다.
도 1은 일반적인 3차원 반도체 메모리 장치의 터널 절연막을 설명하는 것으로, 터널 절연막의 밴드갭을 도시한다.
도 2는 본 발명의 개념에 따른 3차원 반도체 메모리 장치의 터널 절연막을 설명하는 것으로, 터널 절연막의 밴드갭을 도시한다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5j는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치에 관한 것으로, 각각 도 5c, 도 5g, 도 5h 및 도 5j의 A 부분의 확대도들이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치에 관한 것으로, 각각 도 5c, 도 5g, 도 5h 및 도 5j의 A 부분의 확대도들이다.
도 8a 내지 도 8d는, 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치에 관한 것으로, 각각 도 5c, 도 5g, 도 5h 및 도 5j의 A 부분의 확대도들이다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 9e는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 10a 내지 도 10d는, 각각 도 9a, 도 9b, 도 9c 및 도 9e의 A 부분의 확대도들이다.
도 11a 내지 도 11f는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 11f는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 12a 및 도 12b는, 각각 도 11d 및 도 11f의 A 부분의 확대도들이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 일반적인 3차원 반도체 메모리 장치의 터널 절연막을 설명하는 것으로, 터널 절연막의 밴드 갭을 도시한다.
도 1을 참조하면, 터널 절연막(TI)이 전하 저장막(CL) 상에 형성될 수 있다. 전하 저장막(CL)은 전하 트랩막 또는 나노 입자를 포함하는 절연막일 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer)을 포함할 수 있다. 다른 예로, 상기 전하 저장막(CL)은 폴리실리콘으로 형성된 부유 게이트일 수 있다. 상기 터널 절연막(TI)의 에너지 밴드 갭은 전하 저장막(CL)의 에너지 밴드 갭보다 클 수 있다.
상기 터널 절연막(TI)은 상기 전하 저장막(CL) 상에 순차적으로 적층된 제1 터널 절연막(10), 제2 터널 절연막(12) 및 제3 터널 절연막(13)을 포함할 수 있다. 상기 제2 터널 절연막(12)의 에너지 밴드 갭은, 상기 제1 및 제3 터널 절연막들(10, 13)의 에너지 밴드 갭들보다 작을 수 있다. 상기 제3 터널 절연막(13)의 에너지 밴드 갭은 상기 제1 터널 절연막(10)의 에너지 밴드 갭보다 크거나 작을 수 있으며, 특별히 제한되는 것은 아니다.
상기 제1 터널 절연막(10) 및 상기 제2 터널 절연막(12)은 질소를 함유할 수 있으며, 일 예로 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제2 터널 절연막(12)의 질소 농도는 상기 제1 터널 절연막(10)의 질소 농도보다 높을 수 있다. 상기 제3 터널 절연막(13)은, 예를 들어 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 제1 내지 제3 터널 절연막들(10, 12, 13)은 각각 순차적으로 적층된 저농도의 질소를 함유하는 실리콘 산화질화막, 고농도의 질소를 함유하는 실리콘 산화질화막, 및 실리콘 산화막일 수 있다.
상기 제1 터널 절연막(10) 및 상기 제2 터널 절연막(12)은 이들의 내부에 전하 트랩 사이트들(20)을 포함할 수 있다. 이때, 상기 제2 터널 절연막(12)은 상기 제1 터널 절연막(10)에 비해 질소 농도가 더 높기 때문에, 상기 제2 터널 절연막(12)은 상기 제1 터널 절연막(10)에 비해 전하 트랩 사이트(20)의 밀도가 더 높을 수 있다. 일 예로, 상기 상기 제2 터널 절연막(12)의 전하 트랩 사이트(20)의 밀도는 3.0×E19/cm3 내지 6.0×E19/cm3일 수 있다.
상기 터널 절연막(TI) 상에 채널 영역으로 사용되는 채널 구조체(CS)가 형성될 수 있다. 상기 채널 구조체(CS)는 반도체막을 포함할 수 있으며, 일 예로 상기 반도체 막은 실리콘막일 수 있다.
일 예로, 상기 터널 절연막(TI)은 리버스형 터널 절연막일 수 있다. 이때, 상기 채널 구조체(CS)가 형성되기 전에, 상기 제3 터널 절연막(13) 상에 큐어링(curing)이 수행될 수 있다. 상기 큐어링 공정을 통하여, 상기 제3 터널 절연막(13)과 상기 채널 구조체(CS) 간의 계면 특성이 개선될 수 있다. 상기 리버스형 터널 절연막에 대해서는 후술한다.
일반적인 3차원 반도체 메모리 장치에 있어서, 소거(Erase) 동작 시 상기 터널 절연막(TI)을 통해 정공(hole)을 터널링(tunneling)하여 상기 전하 저장막(CL)에 저장시킬 수 있다. 이때, 상기 제3 터널 절연막(13)(예를 들어, 실리콘 산화막)의 경우, 전도대 오프셋(Conduction Band Offset, Ec)에 비해 밸런스 밴드 오프셋(Valance Band Offset, Ev)이 더 크기 때문에, 전하를 터널링하여 프로그램(Program) 동작을 수행하는 것 보다 정공을 터널링하여 소거(Erase) 동작을 수행하는데 더 높은 전압이 필요할 수 있다. 이로 인하여 3차원 반도체 메모리 장치의 리텐션(retention) 및 내구성(endurance) 특성이 심각하게 저하될 수 있다.
이러한 문제를 개선하기 위하여, 상기 전하 저장막(CL)과 상기 제3 터널 절연막(13) 사이에 질소를 함유하는 상기 제1 및 제2 터널 절연막들(10, 12)이 배치될 수 있다. 상기 제1 및 제2 터널 절연막들(10, 12)은 질소를 함유하기 때문에, 상기 제3 터널 절연막(13)에 비해 밸런스 밴드 오프셋(Ev)이 더 낮을 수 있다. 그러나 상기 제1 및 제2 터널 절연막들(10, 12)은 전하 트랩 사이트(20)의 밀도가 높기 때문에, 이들의 내부에 많은 양의 전하가 트랩핑(trapping)될 수 있다. 이로써, 3차원 반도체 메모리 장치의 리텐션 특성이 심각하게 저하될 수 있다.
도 2는 본 발명의 개념에 따른 3차원 반도체 메모리 장치의 터널 절연막을 설명하는 것으로, 터널 절연막의 밴드 갭을 도시한다. 본 예에서는, 앞서 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치의 터널 절연막과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 2를 참조하면, 도 1을 참조하여 설명한 터널 절연막(TI)과는 달리, 도 2에 나타난 터널 절연막(TI)은 고유전막(11)을 더 포함할 수 있다. 즉, 상기 터널 절연막(TI)은 전하 저장막(CL) 상에 순차적으로 적층된 제1 터널 절연막(10), 고유전막(11), 제2 터널 절연막(12) 및 제3 터널 절연막(13)을 포함할 수 있다. 상기 고유전막(11)의 에너지 밴드 갭은, 상기 제1 내지 제3 터널 절연막들(10, 12, 13)의 에너지 밴드 갭들보다 더 작을 수 있다. 나아가, 상기 고유전막(11)은 전하 트랩 사이트들(20)을 포함할 수 있다. 그러나, 상기 고유전막(11)의 전하 트랩 사이트 밀도는 상기 제1 및 제2 터널 절연막들(10, 12)의 전하 트랩 사이트 밀도보다 더 작을 수 있다. 구체적으로, 상기 고유전막(11)의 전하 트랩 사이트(20)의 밀도는 1.0×E17/cm3 내지 1.0×E19/cm3일 수 있다. 일 예로, 상기 고유전막(11)은 ScAlO, HfAlO 또는 HfO/Oxide/HfO 다중막을 포함할 수 있다.
상기 제2 터널 절연막(12)의 두께는, 앞서 도 2를 참조하여 설명한 제2 터널 절연막(12)의 두께에 비해 더 얇을 수 있다. 따라서, 상기 제2 터널 절연막(12)이 포함하는 전하 트랩 사이트들(20)의 개수는, 앞서 도 2를 참조하여 설명한 제2 터널 절연막(12)의 전하 트랩 사이트들(20)의 개수에 비해 더 작을 수 있다.
3차원 반도체 메모리 장치의 리텐션 특성을 향상시키기 위해서는, 상기 제2 터널 절연막(12)이 채널 구조체(CS)로부터 멀리 이격됨이 바람직할 수 있다. 따라서, 앞서 도 2를 참조하여 설명한 경우와 달리, 상기 제2 터널 절연막(12)의 두께는 감소되면서 상기 제3 터널 절연막(13)의 두께는 더 증가될 수 있다. 이로써, 상기 제2 터널 절연막(12)이 상기 제3 터널 절연막(13)을 사이에 두고 상기 채널 구조체(CS)와 더 멀어질 수 있다.
일 예로, 상기 터널 절연막(TI)은 리버스형 터널 절연막일 수 있다. 채널 구조체(CS)가 형성되기 전에, 상기 제3 터널 절연막(13) 상에 큐어링(curing)이 수행될 수 있다. 상기 큐어링 공정을 통하여, 상기 제3 터널 절연막(13)과 상기 채널 구조체(CS) 간의 계면 특성이 개선될 수 있다.
구체적으로, 상기 제3 터널 절연막(13)(예를 들어, 실리콘 산화막) 상에 큐어링을 수행함으로써, 상기 제3 터널 절연막(13)에서의 불순물을 제거하고 막의 질(quality)을 향상시킬 수 있다. 상기 큐어링은, 약 400℃ 내지 900℃의 온도에서 10분 내지 1시간 동안 열처리를 수행하는 것을 포함할 수 있다. 또한, 상기 큐어링은 H2O, O2, N2, H2 및 N2O 중 적어도 하나의 공급을 통한 산화성 분위기에서 수행될 수 있다. 이로써, 상기 제3 터널 절연막(13) 내의 유기 성분이나 기타 실리콘을 제외한 성분이 제거되고, 산화되지 않은 실리콘들이 산화될 수 있다. 이때, 상기 제2 터널 절연막(12)은 상기 큐어링 공정 동안 상기 고유전막(11)의 산화를 방지할 수 있다.
본 발명의 개념에 따른 상기 터널 절연막(TI)은, 전하 트랩 사이트(20)의 밀도가 낮으면서 이와 동시에 상기 제1 내지 제3 터널 절연막들(10, 12, 13)에 비해 밸런스 밴드 오프셋(Ev)이 작은 고유전막(11)을 포함할 수 있다. 이로써, 3차원 반도체 메모리 장치의 리텐션(retention) 및 내구성(endurance) 특성을 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 본 실시예들에 있어서, 상기 공통 소오스 라인(CSL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 본 실시예들에 있어서, 상기 비트 라인들(BL)은 상기 공통 소오스 라인(CSL)과 교차하면서 수직적으로 이격될 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소오스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소오스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소오스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL5) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들(155)로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 4를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 불순물이 도핑된 공통 소오스 영역들(120)을 포함할 수 있다. 상기 공통 소오스 영역들(120)은, 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 공통 소오스 영역들(120)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
기판(100) 상에, 절연막들(110) 및 게이트 전극들(155)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 적층 구조체(SS)는 복수개로 제공될 수 있으나, 이하 하나의 상기 적층 구조체(SS)를 중심으로 설명한다. 상기 적층 구조체(SS)는, 평면적 관점에서, 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 적층 구조체(SS)의 양 측에 상기 공통 소오스 영역들(120)이 배치될 수 있다. 상기 기판(100)과 상기 적층 구조체(SS) 사이에 하부 절연막(105)이 배치될 수 있다. 상기 하부 절연막(105)은, 일 예로, 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
상기 게이트 전극들(155)은, 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)을 따라 적층될 수 있다. 상기 게이트 전극들(155)은, 상기 게이트 전극들(155) 사이에 배치된 상기 절연막들(110)에 의해 서로 수직적으로 분리될 수 있다. 일 실시예에 따르면, 상기 게이트 전극들(155) 중 최하부의 게이트 전극(155)은, 도 3을 참조하여 설명한 접지 선택 트랜지스터들(GST)의 게이트 전극들(155)로 이용될 수 있다. 상기 게이트 전극들(155) 중 최상부의 게이트 전극(155)은, 도 3을 참조하여 설명한 스트링 선택 트랜지스터들(SST)의 게이트 전극들(155)로 이용될 수 있다. 상기 최하부의 게이트 전극(155) 및 상기 최상부의 게이트 전극(155) 사이에 위치한 게이트 전극들(155)은, 도 3을 참조하여 설명한 메모리 셀 트랜지스터들(MCT)의 게이트 전극들(155)로 이용될 수 있다. 상기 게이트 전극들(155)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 상기 절연막들(110)은 실리콘 산화막을 포함할 수 있다.
복수의 채널 구조체들(CS)이 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 채널 구조체들(CS)은, 평면적 관점에서, 상기 제1 방향(D1)을 따라 배열될 수 있다. 일 예로, 상기 채널 구조체들(CS)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수도 있다.
상기 채널 구조체들(CS)의 각각은, 제1 반도체 패턴(130) 및 제2 반도체 패턴(135)을 포함할 수 있다. 상기 제1 반도체 패턴(130)은 상기 적층 구조체(SS)의 내벽을 덮을 수 있다. 상기 제1 반도체 패턴(130)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 반도체 패턴(130)은 상기 기판(100)과 접촉되지 않고 이격될 수 있다. 상기 제2 반도체 패턴(135)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제2 반도체 패턴(135)은 상기 제1 반도체 패턴(130)의 내벽 및 상기 기판(100)의 상부와 접촉될 수 있다. 상기 제2 반도체 패턴(135)의 바닥면은 상기 제1 반도체 패턴(130)의 바닥면보다 낮은 높이에 위치할 수 있다. 즉, 상기 제2 반도체 패턴(135)은 상기 제1 반도체 패턴(130)과 상기 기판(100)을 전기적으로 연결할 수 있다.
일 예로, 상기 제1 및 제2 반도체 패턴들(130, 135)은 언도프트 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 일 예로, 상기 제1 반도체 패턴(130)과 상기 제2 반도체 패턴(135)은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 상기 제1 반도체 패턴(130)과 상기 제2 반도체 패턴(135)은 실리콘을 포함할 수 있다. 상기 제2 반도체 패턴(135)의 내부는 상기 매립 절연 패턴(150)으로 채워질 수 있다.
상기 적층 구조체(SS)와 각각의 상기 채널 구조체들(CS) 사이에 수직 절연체(145)가 개재될 수 있다. 상기 수직 절연체(145)는 상기 제3 방향(D3)을 따라 연장될 수 있다. 상기 수직 절연체(145)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 절연체(145)의 구체적인 구성 예들은 후술하는 실시예들에서 다양하게 변형될 수 있다. 나아가, 도시된 바와 달리, 상기 수직 절연체(145)는 생략될 수 있다(도 11f 참조).
상기 게이트 전극들(155)과 상기 수직 절연체(145) 사이에 수평 절연체들(185)이 개재될 수 있다. 각각의 상기 수평 절연체들(185)은, 상기 게이트 전극(155)과 상기 절연막(110) 사이로 연장되고, 이와 동시에 상기 게이트 전극(155)과 상기 채널 구조체(CS) 사이로 연장될 수 있다. 상기 수평 절연체들(185)의 구체적인 구성 예들은 후술하는 실시예들에서 다양하게 변형될 수 있다. 나아가, 도시된 바와 달리, 상기 상기 수평 절연체들(185)은 생략될 수 있다(도 9e 참조).
각각의 도전 패드들(160)이 상기 적층 구조체(SS)를 관통하여 상기 채널 구조체(CS)에 연결될 수 있다. 상기 도전 패드(160)의 상면은 상기 적층 구조체(SS)의 상면과 실질적으로 공면을 이룰 수 있고, 상기 도전 패드(160)의 하면은 상기 채널 구조체(CS)에 직접 접촉할 수 있다. 상기 도전 패드(160)와, 상기 도전 패드(160)에 인접한 상기 절연막들(110) 사이에 상기 수직 절연체(145)가 배치될 수 있다. 상기 도전 패드(160)는 불순물이 도핑된 불순물 영역이거나, 도전 물질을 포함할 수 있다.
상기 적층 구조체(SS) 상에, 상기 적층 구조체(SS)를 가로지르는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 비트 라인 플러그들(BPLG)을 통해 상기 도전 패드(160)에 접속될 수 있다.
실시예 1
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6d는, 각각 도 5c, 도 5g, 도 5h 및 도 5j의 A 부분의 확대도들이다. 본 실시예에 따른 3차원 반도체 메모리 장치는 리버스형 터널 절연막을 포함할 수 있다. 본 명세서에서, 상기 리버스형 터널 절연막은, 채널 구조체로 사용되는 반도체막보다 터널 절연막을 먼저 형성하는 공정으로 만들어진 터널 절연막을 의미하는 것으로 이해될 것이다.
도 5a를 참조하면, 기판(100) 상에 희생막들(151) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여, 박막 구조체(TS)가 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
일 예로, 상기 희생막들(151)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 예로, 상기 희생막들(151) 중 최하부 및 최상부의 희생막들(151)은 그것들 사이에 위치한 희생막들(151)에 비해 두껍게 형성될 수 있다. 상기 절연막들(110)은 동일한 두께를 가지거나, 상기 절연막들(110) 중 일부는 두께가 다를 수도 있다.
상기 희생막들(151) 및 상기 절연막(110)들은 일 예로, 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다.
상기 희생막들(151)은 일 예로, 실리콘 질화막, 실리콘 산화질화막 또는 실리콘막으로 형성될 수 있다. 상기 희생막들(151)은 다결정 구조 또는 단결정 구조를 포함할 수 있다. 상기 절연막들(110)은 일 예로, 실리콘 산화막으로 형성될 수 있다.
이에 더하여, 상기 기판(100)과 상기 박막 구조체(TS) 사이에 하부 절연막(105)이 형성될 수 있다. 상기 하부 절연막(105)은 상기 희생막들(151) 및 상기 절연막들(110)에 대하여 높은 선택비를 가지는 물질로 형성될 수 있다. 일 예로, 상기 하부 절연막(105)은 실리콘 질화막, 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함할 수 있다. 상기 하부 절연막(105)은 상기 희생막들(151) 및 상기 절연막들(110)보다 얇은 두께를 가지도록 형성될 수 있다.
도 5b를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 채널 홀들(CH)이 형성될 수 있다. 상기 채널 홀들(CH)은 도 4를 참조하여 설명된 채널 구조체들(CS)과 같이 배치될 수 있다.
상기 채널 홀들(CH)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 채널 홀들(CH)이 형성될 영역을 정의하는 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다. 이 후, 상기 마스크 패턴들이 제거될 수 있다.
도 5c 및 도 6a를 참조하면, 상기 채널 홀들(CH)의 내벽 상에 수직 절연막(140)이 형성될 수 있다. 구체적으로, 상기 채널 홀들(CH)의 내벽 상에 먼저 캡핑막(CPL)이 형성될 수 있다. 상기 캡핑막(CPL)은 실리콘막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다. 상기 캡핑막(CPL) 상에 전하 저장막(CL)이 형성될 수 있다. 상기 전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer)을 포함할 수 있다. 상기 캡핑막(CPL) 및 상기 전하 저장막(CL)은 ALD 방법으로 형성될 수 있다.
터널 절연막(TI)이 상기 전하 저장막(CL) 상에 형성될 수 있다. 상기 터널 절연막(TI)은 제1 터널 절연막(10), 고유전막(11), 제2 터널 절연막(12) 및 제3 터널 절연막(13)을 포함할 수 있다. 상기 터널 절연막(TI) 및 이의 형성 방법은, 도 2를 참조하여 설명된 본 발명의 개념에 따른 터널 절연막(TI)과 같을 수 있다.
상기 제1 터널 절연막(10), 상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)을 순차적으로 형성한 후에, 상기 제3 터널 절연막(13) 상에 큐어링을 수행할 수 있다. 이때, 상기 제2 터널 절연막(12)은 상기 큐어링 공정 동안 상기 고유전막(11)의 산화를 방지할 수 있다. 상기 큐어링 공정은, 도 2를 참조하여 설명한 큐어링 공정과 동일할 수 있다.
도 5d를 참조하면, 상기 채널 홀들(CH)의 내벽을 덮으며, 상기 기판(100)의 상면을 노출하는 수직 절연체들(145) 및 제1 반도체 패턴들(130)이 형성될 수 있다. 구체적으로, 상기 채널 홀들(CH)의 내벽을 덮는 상기 수직 절연막(140) 상에, 제1 반도체막(미도시)이 형성될 수 있다. 상기 수직 절연막(140) 및 상기 제1 반도체막은 상기 채널 홀들(CH)의 일부분을 채울 수 있다. 즉, 상기 채널 홀들(CH)은 상기 수직 절연막(140) 및 상기 제1 반도체막에 의해 완전하게 채워지지 않을 수 있다.
상기 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 상기 제1 반도체막은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 반도체막은 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막을 포함할 수 있다.
상기 제1 반도체막이 형성된 후, 상기 기판(100)의 상면 상의 상기 제1 반도체막 및 상기 수직 절연막(140)을 이방성 식각하여, 상기 기판(100)의 일부가 노출될 수 있다. 이에 따라, 상기 채널 홀들(CH)의 내벽에 상기 제1 반도체 패턴들(130) 및 상기 수직 절연체들(145)이 형성될 수 있다. 즉, 상기 수직 절연체들(145) 및 상기 제1 반도체 패턴들(130)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 상기 제1 반도체막 및 상기 수직 절연막(140)을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 제1 반도체 패턴들(130)에 의해 노출되는 상기 기판(100)의 상면이 리세스될 수도 있다.
이에 더하여, 상기 제1 반도체막 및 상기 수직 절연막(140)에 대한 이방성 식각의 결과로서, 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 수직 절연체들(145) 및 상기 제1 반도체 패턴들(130)은 상기 채널 홀들(CH) 내에 국소적으로 형성될 수 있다.
도 5e를 참조하면, 상기 수직 절연체들(145) 및 상기 제1 반도체 패턴들(130)이 형성된 결과물 상에, 제2 반도체 패턴들(135) 및 매립 절연 패턴들(150)이 형성될 수 있다.
구체적으로, 상기 수직 절연체들(145) 및 상기 제1 반도체 패턴들(130)이 형성된 상기 채널 홀들(CH) 내에 제2 반도체막(미도시) 및 매립 절연막(미도시)이 차례로 형성될 수 있다.
상기 제2 반도체막은 상기 채널 홀들(CH)을 완전히 매립하지 않는 두께로, 상기 채널 홀들(CH) 내에 컨포말하게 형성될 수 있다. 상기 제2 반도체막은 상기 기판(100)과 상기 제1 반도체 패턴(130)을 연결할 수 있다. 상기 제2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 상기 제2 반도체막은 다결정 구조 또는 단결정 구조를 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 반도체막은 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막을 포함할 수 있다.
상기 매립 절연막은 상기 채널 홀들(CH)의 내부를 완전히 채우도록 형성될 수 있다. 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 어느 하나일 수 있다. 이 후, 상기 제2 반도체막 및 상기 매립 절연막을 평탄화하여 상기 박막 구조체(TS)의 상면을 노출함으로써, 상기 제2 반도체 패턴들(135) 및 상기 매립 절연 패턴들(150)이 상기 채널 홀들(CH) 내에 국소적으로 형성될 수 있다.
상기 제2 반도체 패턴들(135)은 상기 채널 홀들(CH) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 상기 매립 절연 패턴들(150)은 상기 제2 반도체 패턴들(135)이 형성된 상기 채널 홀들(CH)의 내부를 채우도록 형성될 수 있다. 상기 제1 및 제2 반도체 패턴들(130, 135)은 채널 구조체(CS)를 구성할 수 있다.
도 5f를 참조하면, 상기 박막 구조체(TS)를 패터닝하여 인접하는 채널 홀들(CH) 사이에 상기 기판(100)을 노출시키는 트렌치들(TR)이 형성될 수 있다.
구체적으로, 상기 트렌치들(TR)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(TR)이 형성될 평면적 위치를 정의하는 마스크 패턴들(미도시)을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다.
상기 트렌치들(TR)은 상기 희생막들(151) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 수직적 깊이에 있어서, 상기 트렌치들(TR)은 상기 하부 절연막(105)의 측벽을 노출시키도록 형성될 수 있다. 또한, 도시되진 않았지만, 상기 트렌치들(TR)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
상기 트렌치들(TR)이 형성됨에 따라, 상기 박막 구조체(TS)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 채널 구조체들(CS)에 의해 관통될 수 있다.
도 5g 및 도 6b를 참조하면, 상기 트렌치들(TR)에 의하여 노출된 상기 희생막들(151)을 선택적으로 제거하여 리세스 영역들(152)이 형성될 수 있다. 상기 리세스 영역들(152)은 상기 희생막들(151)이 제거된 영역들에 해당될 수 있다. 상기 희생막들(151)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 상기 희생막들(151)의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 리세스 영역들(152)에 의하여 상기 캡핑막(CPL)의 측벽의 일부분이 노출될 수 있다. 상기 캡핑막(CPL)은, 상기 식각 용액에 의하여 상기 전하 저장막(CL)이 손상되는 것을 방지할 수 있다. 상기 캡핑막(CPL)은 선택적으로 제거되어, 상기 리세스 영역들(152)에 의해 상기 전하 저장막(CL)이 노출될 수 있다.
도 5h 및 도 6c를 참조하면, 상기 리세스 영역들(152) 상에 수평 절연막(180)이 형성될 수 있다. 상기 수평 절연막(180)은 상기 리세스 영역들(152)의 내벽을 덮도록 형성될 수 있다. 구체적으로, 상기 수평 절연막(180)은 블로킹 절연막(BI)을 포함할 수 있다. 상기 블로킹 절연막(BI)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블로킹 절연막(BI)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 블로킹 절연막(BI)은 원자층 증착 방법으로 형성될 수 있다.
상기 블로킹 절연막(BI) 상에, 상기 리세스 영역들(152)의 잔부를 채우는 게이트막(153)이 형성될 수 있다. 상기 게이트막(153)은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나로 형성될 수 있다.
도 5i를 참조하면, 상기 리세스 영역들(152)의 외부(즉, 상기 트렌치들(TR)) 에 형성된 상기 수평 절연막(180) 및 상기 게이트막(153)이 제거될 수 있다. 이에 따라, 상기 리세스 영역들(152) 내에 수평 절연체(185) 및 게이트 전극들(155)이 형성될 수 있다. 차례로 적층된 상기 게이트 전극들(155) 및 상기 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소오스 영역들(120)이 형성될 수 있다. 상기 공통 소오스 영역들(120)은 이온 주입 공정을 통해 형성될 수 있고, 상기 트렌치들(TR)에 의해 노출된 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소오스 영역들(120)은 상기 기판(100)과 PN 접합을 구성할 수 있다. 3차원 반도체 메모리 장치를 위한 본 발명의 일 실시예에 따르면, 상기 공통 소오스 영역들(120)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 공통 소오스 영역들(120)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 공통 소오스 영역들(120)은, 서로 다른 복수의 공통 소오스 영역들(120)을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 소스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 5j 및 도 6d를 참조하면, 상기 공통 소오스 영역들(120) 상에 상기 트렌치들(TR)을 채우는 전극 분리 패턴(190)이 형성될 수 있다. 상기 전극 분리 패턴(190)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 하나로 형성될 수 있다.
이에 더하여, 상기 채널 구조체들(CS)에 접속되는 도전 패드들(160)이 형성될 수 있다. 상기 도전 패드들(160)은 상기 채널 구조체들(CS)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 상기 도전 패드들(160)은 그것의 아래에 위치하는 상기 채널 구조체들(CS)과 다른 도전형의 불순물 도핑하여 형성될 수 있다.
상기 도전 패드들(160)에 접속되는 비트 라인 플러그들(BPLG) 및 상기 비트 라인 플러그들(BPLG)에 연결되는 비트 라인(BL)이 형성될 수 있다. 상기 비트 라인(BL)은 상기 비트 라인 플러그들(BPLG)을 통해 상기 채널 구조체들(CS)에 전기적으로 연결될 수 있다. 상기 비트 라인(BL)은 상기 적층 구조체(SS)를 가로지르도록 형성될 수 있다.
도 5j는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 6d는 도 5j의 A 부분의 확대도이다.
도 4, 도 5j 및 도 6d를 참조하면, 기판(100) 상에, 절연막들(110) 및 게이트 전극들(155)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 연결되는 채널 구조체들(CS), 상기 채널 구조체들(CS)과 상기 게이트 전극들(155) 사이의 전하 저장막(CL), 상기 전하 저장막(CL)과 상기 채널 구조체들(CS) 사이의 터널 절연막(TI), 및 상기 전하 저장막(CL)과 상기 게이트 전극들(155) 사이의 블로킹 절연막(BI)을 포함할 수 있다. 다시 말하면, 수직 절연체(145)는 상기 전하 저장막(CL) 및 상기 터널 절연막(TI)을 포함할 수 있고, 수평 절연체(185)는 상기 블로킹 절연막(BI)을 포함할 수 있다.
상기 블로킹 절연막(BI)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블로킹 절연막(BI)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 블로킹 절연막(BI)은 상기 절연막들(110)과 상기 게이트 전극들(155) 사이로 연장될 수 있다.
상기 전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer)을 포함할 수 있다. 상기 전하 저장막(CL)은 상기 절연막들(110)과 상기 채널 구조체들(CS) 사이로 연장될 수 있다.
상기 터널 절연막(TI)은, 도 2를 참조하여 설명된 본 발명의 개념에 따른 터널 절연막(TI)과 같을 수 있다. 구체적으로, 상기 터널 절연막(TI)은 상기 전하 저장막(CL) 상에 순차적으로 적층된 제1 터널 절연막(10), 고유전막(11), 제2 터널 절연막(12) 및 제3 터널 절연막(13)을 포함할 수 있다. 상기 제2 터널 절연막(12)의 에너지 밴드 갭은, 상기 제1 및 제3 터널 절연막들(10, 13)의 에너지 밴드 갭들보다 작을 수 있다. 상기 제3 터널 절연막(13)의 에너지 밴드 갭은 상기 제1 터널 절연막(10)의 에너지 밴드 갭보다 크거나 작을 수 있으며, 특별히 제한되는 것은 아니다. 나아가 상기 고유전막(11)의 에너지 밴드 갭은, 상기 제1 내지 제3 터널 절연막들(10, 12, 13)의 에너지 밴드 갭들보다 더 작을 수 있다.
상기 제1 터널 절연막(10), 상기 고유전막(11) 및 상기 제2 터널 절연막(12)은 이들의 내부에 전하 트랩 사이트들(20)을 포함할 수 있다. 상기 제2 터널 절연막(12)은 상기 제1 터널 절연막(10)에 비해 질소 농도가 더 높기 때문에, 상기 제2 터널 절연막(12)은 상기 제1 터널 절연막(10)에 비해 전하 트랩 사이트(20)의 밀도가 더 높을 수 있다. 상기 고유전막(11)의 전하 트랩 사이트 밀도는 상기 제1 및 제2 터널 절연막들(10, 12)의 전하 트랩 사이트 밀도보다 더 작을 수 있다. 구체적으로, 상기 고유전막(11)의 전하 트랩 사이트(20)의 밀도는 1.0×E17/cm3 내지 1.0×E19/cm3일 수 있다.
상기 제1 터널 절연막(10) 및 상기 제2 터널 절연막(12)은 질소를 함유할 수 있으며, 일 예로 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제2 터널 절연막(12)의 질소 농도는 상기 제1 터널 절연막(10)의 질소 농도보다 높을 수 있다. 상기 제3 터널 절연막(13)은, 예를 들어 실리콘 산화막을 포함할 수 있다. 상기 고유전막(11)은 ScAlO, HfAlO 또는 HfO/Oxide/HfO 다중막을 포함할 수 있다.
상기 터널 절연막(TI)은 상기 절연막들(110)과 상기 채널 구조체들(CS) 사이로 연장될 수 있다. 즉, 상기 제1 터널 절연막(10), 상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)은 일체(one body)로 상기 절연막들(110)과 상기 채널 구조체들(CS) 사이로 연장될 수 있다.
상기 수직 절연체(145)는, 상기 절연막들(110)과 상기 전하 저장막(CL) 사이의 캡핑막(CPL)을 더 포함할 수 있다. 상기 캡핑막(CPL)은 실리콘막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다.
실시예 2
본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 제조하는 방법이 설명된다. 도 7a 내지 도 7d는, 각각 도 5c, 도 5g, 도 5h 및 도 5j의 A 부분의 확대도들이다. 본 실시예에 따른 3차원 반도체 메모리 장치는 리버스형 터널 절연막을 포함할 수 있다. 본 예에서는, 앞서 도 5a 내지 도 5j 및 도 6a 내지 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 5c 및 도 7a를 참조하면, 도 5b의 결과물 상에 수직 절연막(140)이 형성될 수 있다. 상기 수직 절연막(140)은 채널 홀들(CH)의 내벽 상에 형성될 수 있다. 구체적으로, 상기 채널 홀들(CH)의 내벽 상에 먼저 캡핑막(CPL)이 형성될 수 있다. 상기 캡핑막(CPL) 상에 터널 절연막(TI)이 형성될 수 있다. 상기 터널 절연막(TI)은 제1 터널 절연막(10), 고유전막(11), 제2 터널 절연막(12) 및 제3 터널 절연막(13)을 포함할 수 있다. 상기 터널 절연막(TI) 및 이의 형성 방법은, 도 2를 참조하여 설명된 본 발명의 개념에 따른 터널 절연막(TI)과 같을 수 있다. 다만, 도 6a를 참조하여 설명한 바와 달리, 상기 수직 절연막(140)은 전하 저장막(CL)을 포함하지 않을 수 있다.
상기 제1 터널 절연막(10), 상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)을 순차적으로 형성한 후에, 상기 제3 터널 절연막(13) 상에 큐어링을 수행할 수 있다. 이때, 상기 제2 터널 절연막(12)은 상기 큐어링 공정 동안 상기 고유전막(11)의 산화를 방지할 수 있다. 상기 큐어링 공정은, 도 2를 참조하여 설명한 큐어링 공정과 동일할 수 있다.
도 5g 및 도 7b를 참조하면, 도 5f의 결과물 상에 리세스 영역들(152)이 형성될 수 있다. 상기 리세스 영역들(152)에 의하여 상기 캡핑막(CPL)의 측벽의 일부분이 노출될 수 있다. 상기 캡핑막(CPL)은, 식각 용액에 의하여 상기 터널 절연막(TI)이 손상되는 것을 방지할 수 있다. 상기 캡핑막(CPL)은 선택적으로 제거되어, 상기 리세스 영역들(152)에 의해 상기 제1 터널 절연막(10)이 노출될 수 있다.
도 5h 및 도 7c를 참조하면, 상기 리세스 영역들(152) 상에 수평 절연막(180)이 형성될 수 있다. 상기 수평 절연막(180)은 상기 리세스 영역들(152)의 내벽을 덮도록 형성될 수 있다. 구체적으로, 먼저 상기 리세스 영역들(152)의 내벽을 덮는 전하 저장막(CL)이 형성될 수 있다. 상기 전하 저장막(CL) 상에 블로킹 절연막(BI)이 형성될 수 있다. 상기 전하 저장막(CL) 및 상기 블로킹 절연막(BI)은 원자층 증착 방법으로 형성될 수 있다.
즉, 도 6c를 참조하여 설명한 바와 달리, 상기 수평 절연막(180)은 상기 블로킹 절연막(BI), 및 상기 블로킹 절연막(BI)과 상기 터널 절연막(TI) 사이의 상기 전하 저장막(CL)을 포함할 수 있다.
상기 블로킹 절연막(BI) 상에, 상기 리세스 영역들(152)의 잔부를 채우는 게이트막(153)이 형성될 수 있다.
도 5i를 참조하면, 상기 리세스 영역들(152)의 외부(즉, 상기 트렌치들(TR)) 에 형성된 상기 수평 절연막(180) 및 상기 게이트막(153)이 제거될 수 있다. 이에 따라, 상기 리세스 영역들(152) 내에 수평 절연체(185) 및 게이트 전극들(155)이 형성될 수 있다. 차례로 적층된 상기 게이트 전극들(155) 및 상기 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소오스 영역들(120)이 형성될 수 있다.
도 5j 및 도 7d를 참조하면, 상기 공통 소오스 영역들(120) 상에 상기 트렌치들(TR)을 채우는 전극 분리 패턴(190)이 형성될 수 있다. 이에 더하여, 상기 채널 구조체들(CS)에 접속되는 도전 패드들(160)이 형성될 수 있다. 상기 도전 패드들(160)에 접속되는 비트 라인 플러그들(BPLG) 및 상기 비트 라인 플러그들(BPLG)에 연결되는 비트 라인(BL)이 형성될 수 있다.
본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치가 설명된다. 도 7d는 도 5j의 A 부분의 확대도이다. 본 예에서는, 앞서 도 4, 도 5j 및 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 4, 도 5j 및 도 7d를 참조하면, 상기 기판(100) 상에, 절연막들(110) 및 게이트 전극들(155)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 연결되는 채널 구조체들(CS), 상기 채널 구조체들(CS)과 상기 게이트 전극들(155) 사이의 전하 저장막(CL), 상기 전하 저장막(CL)과 상기 채널 구조체들(CS) 사이의 터널 절연막(TI), 및 상기 전하 저장막(CL)과 상기 게이트 전극들(155) 사이의 블로킹 절연막(BI)을 포함할 수 있다. 다시 말하면, 수직 절연체(145)는 상기 터널 절연막(TI)을 포함할 수 있고, 수평 절연체(185)는 상기 전하 저장막(CL) 및 상기 블로킹 절연막(BI)을 포함할 수 있다.
상기 전하 저장막(CL) 및 상기 블로킹 절연막(BI)은 상기 절연막들(110)과 상기 게이트 전극들(155) 사이로 연장될 수 있다. 상기 터널 절연막(TI)은 상기 절연막들(110)과 상기 채널 구조체들(CS) 사이로 연장될 수 있다.
실시예 3
본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 제조하는 방법이 설명된다. 도 8a 내지 도 8d는, 각각 도 5c, 도 5g, 도 5h 및 도 5j의 A 부분의 확대도들이다. 본 실시예에 따른 3차원 반도체 메모리 장치는 리버스형 터널 절연막을 포함할 수 있다. 본 예에서는, 앞서 도 5a 내지 도 5j 및 도 6a 내지 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 5c 및 도 8a를 참조하면, 도 5b의 결과물 상에 수직 절연막(140)이 형성될 수 있다. 상기 수직 절연막(140)은 채널 홀들(CH)의 내벽 상에 형성될 수 있다. 구체적으로, 상기 채널 홀들(CH)의 내벽 상에 먼저 캡핑막(CPL)이 형성될 수 있다. 상기 캡핑막(CPL) 상에 고유전막(11), 제2 터널 절연막(12) 및 제3 터널 절연막(13)이 순차적으로 형성될 수 있다. 상기 고유전막(11), 제2 및 제3 터널 절연막(13)(12, 13)은, 도 2를 참조하여 설명된 본 발명의 개념에 따른 터널 절연막(TI)과 같을 수 있다. 다만, 도 6a를 참조하여 설명한 바와 달리, 상기 수직 절연막(140)은 전하 저장막(CL) 및 제1 터널 절연막(10)을 포함하지 않을 수 있다.
상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)을 순차적으로 형성한 후에, 상기 제3 터널 절연막(13) 상에 큐어링을 수행할 수 있다. 이때, 상기 제2 터널 절연막(12)은 상기 큐어링 공정 동안 상기 고유전막(11)의 산화를 방지할 수 있다. 상기 큐어링 공정은, 도 2를 참조하여 설명한 큐어링 공정과 동일할 수 있다.
도 5g 및 도 8b를 참조하면, 도 5f의 결과물 상에 리세스 영역들(152)이 형성될 수 있다. 상기 리세스 영역들(152)에 의하여 상기 캡핑막(CPL)의 측벽의 일부분이 노출될 수 있다. 상기 캡핑막(CPL)은, 식각 용액에 의하여 상기 고유전막(11)이 손상되는 것을 방지할 수 있다. 상기 캡핑막(CPL)은 선택적으로 제거되어, 상기 리세스 영역들(152)에 의해 상기 고유전막(11)이 노출될 수 있다.
도 5h 및 도 8c를 참조하면, 상기 리세스 영역들(152) 상에 수평 절연막(180)이 형성될 수 있다. 상기 수평 절연막(180)은 상기 리세스 영역들(152)의 내벽을 덮도록 형성될 수 있다. 구체적으로, 먼저 상기 리세스 영역들(152)의 내벽을 덮는 전하 저장막(CL)이 형성될 수 있다. 이어서, 상기 전하 저장막(CL) 상에 블로킹 절연막(BI) 및 제1 터널 절연막(10)이 순차적으로 형성될 수 있다. 상기 전하 저장막(CL), 상기 블로킹 절연막(BI) 및 상기 제1 터널 절연막(10)은 원자층 증착 방법으로 형성될 수 있다.
즉, 도 6c를 참조하여 설명한 바와 달리, 상기 수평 절연막(180)은 상기 블로킹 절연막(BI), 상기 전하 저장막(CL) 및 상기 제1 터널 절연막(10)을 포함할 수 있다. 상기 제1 터널 절연막(10)은 상기 고유전막(11)과 직접 접촉할 수 있으며, 상기 제1 터널 절연막(10), 상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)은, 상기 전하 저장막(CL)과 상기 채널 구조체(CS) 사이의 터널 절연막(TI)을 구성할 수 있다.
상기 블로킹 절연막(BI) 상에, 상기 리세스 영역들(152)의 잔부를 채우는 게이트막(153)이 형성될 수 있다.
도 5i를 참조하면, 상기 리세스 영역들(152)의 외부(즉, 상기 트렌치들(TR)) 에 형성된 상기 수평 절연막(180) 및 상기 게이트막(153)이 제거될 수 있다. 이에 따라, 상기 리세스 영역들(152) 내에 수평 절연체(185) 및 게이트 전극들(155)이 형성될 수 있다. 차례로 적층된 상기 게이트 전극들(155) 및 상기 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소오스 영역들(120)이 형성될 수 있다.
도 5j 및 도 8d를 참조하면, 상기 공통 소오스 영역들(120) 상에 상기 트렌치들(TR)을 채우는 전극 분리 패턴(190)이 형성될 수 있다. 이에 더하여, 상기 채널 구조체들(CS)에 접속되는 도전 패드들(160)이 형성될 수 있다. 상기 도전 패드들(160)에 접속되는 비트 라인 플러그들(BPLG) 및 상기 비트 라인 플러그들(BPLG)에 연결되는 비트 라인(BL)이 형성될 수 있다.
본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치가 설명된다. 도 8d는 도 5j의 A 부분의 확대도이다. 본 예에서는, 앞서 도 4, 도 5j 및 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 4, 도 5j 및 도 8d를 참조하면, 상기 기판(100) 상에, 절연막들(110) 및 게이트 전극들(155)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 연결되는 채널 구조체들(CS), 상기 채널 구조체들(CS)과 상기 게이트 전극들(155) 사이의 전하 저장막(CL), 상기 전하 저장막(CL)과 상기 채널 구조체들(CS) 사이의 터널 절연막(TI), 및 상기 전하 저장막(CL)과 상기 게이트 전극들(155) 사이의 블로킹 절연막(BI)을 포함할 수 있다.
이때, 상기 터널 절연막(TI)은 제1 터널 절연막(10), 고유전막(11), 제2 터널 절연막(12) 및 제3 터널 절연막(13)을 포함할 수 있다. 여기서, 상기 제1 터널 절연막(10)은 상기 절연막들(110)과 상기 게이트 전극들(155) 사이로 연장될 수 있다. 상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)은 일체로 상기 절연막들(110)과 상기 채널 구조체들(CS) 사이로 연장될 수 있다. 즉, 수직 절연체(145)는 상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)을 포함할 수 있고, 수평 절연체(185)는 상기 제1 터널 절연막(10), 상기 전하 저장막(CL) 및 상기 블로킹 절연막(BI)을 포함할 수 있다. 상기 전하 저장막(CL) 및 상기 블로킹 절연막(BI)은 상기 제1 터널 절연막(10)과 함께 상기 절연막들(110)과 상기 게이트 전극들(155) 사이로 연장될 수 있다.
실시예 4
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다. 도 10a 내지 도 10d는, 각각 도 9a, 도 9b, 도 9c 및 도 9e의 A 부분의 확대도들이다. 본 실시예에 따른 3차원 반도체 메모리 장치는 리버스형 터널 절연막을 포함할 수 있다. 본 예에서는, 앞서 도 5a 내지 도 5j 및 도 6a 내지 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 9a 및 도 10a를 참조하면, 도 5b의 결과물 상에 수직 절연막(140)이 형성될 수 있다. 상기 수직 절연막(140)은 채널 홀들(CH)의 내벽 상에 형성될 수 있다. 구체적으로, 상기 채널 홀들(CH)의 내벽 상에 먼저 캡핑막(CPL)이 형성될 수 있다. 상기 캡핑막(CPL) 상에 블로킹 절연막(BI), 전하 저장막(CL) 및 터널 절연막(TI)이 순차적으로 형성될 수 있다. 상기 터널 절연막(TI)은 제1 터널 절연막(10), 고유전막(11), 제2 터널 절연막(12) 및 제3 터널 절연막(13)을 포함할 수 있다. 상기 터널 절연막(TI) 및 이의 형성 방법은, 도 2를 참조하여 설명된 본 발명의 개념에 따른 터널 절연막(TI)과 같을 수 있다.
상기 제1 터널 절연막(10), 상기 고유전막(11), 상기 제2 터널 절연막(12) 및 상기 제3 터널 절연막(13)을 순차적으로 형성한 후에, 상기 제3 터널 절연막(13) 상에 큐어링을 수행할 수 있다. 이때, 상기 제2 터널 절연막(12)은 상기 큐어링 공정 동안 상기 고유전막(11)의 산화를 방지할 수 있다. 상기 큐어링 공정은, 도 2를 참조하여 설명한 큐어링 공정과 동일할 수 있다.
도 9b 및 도 10b를 참조하면, 도 5f의 결과물 상에 리세스 영역들(152)이 형성될 수 있다. 상기 리세스 영역들(152)에 의하여 상기 캡핑막(CPL)의 측벽의 일부분이 노출될 수 있다. 상기 캡핑막(CPL)은, 식각 용액에 의하여 상기 고유전막(11)이 손상되는 것을 방지할 수 있다. 상기 캡핑막(CPL)은 선택적으로 제거되어, 상기 리세스 영역들(152)에 의해 상기 블로킹 절연막(BI)이 노출될 수 있다.
도 9c 및 도 10c를 참조하면, 상기 리세스 영역들(152)을 채우는 게이트막(153)이 형성될 수 있다. 상기 게이트막(153)은 절연막들(110)의 상면 및 바닥면과 직접 접촉할 수 있다. 즉, 도 6c를 참조하여 설명한 바와 달리, 수평 절연막(180)은 생략되고, 상기 게이트막(153)이 수직 절연체와 직접 접촉할 수 있다.
도 9d를 참조하면, 상기 리세스 영역들(152)의 외부(즉, 상기 트렌치들(TR)) 에 형성된 상기 게이트막(153)이 제거될 수 있다. 이에 따라, 상기 리세스 영역들(152) 내에 게이트 전극들(155)이 형성될 수 있다. 차례로 적층된 상기 게이트 전극들(155) 및 상기 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소오스 영역들(120)이 형성될 수 있다.
도 9e 및 도 10d를 참조하면, 상기 공통 소오스 영역들(120) 상에 상기 트렌치들(TR)을 채우는 전극 분리 패턴(190)이 형성될 수 있다. 이에 더하여, 상기 채널 구조체들(CS)에 접속되는 도전 패드들(160)이 형성될 수 있다. 상기 도전 패드들(160)에 접속되는 비트 라인 플러그들(BPLG) 및 상기 비트 라인 플러그들(BPLG)에 연결되는 비트 라인(BL)이 형성될 수 있다.
도 9e는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 10d는 도 9e의 A 부분의 확대도이다. 본 예에서는, 앞서 도 4, 도 5j 및 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 9e 및 도 10d를 참조하면, 상기 기판(100) 상에, 절연막들(110) 및 게이트 전극들(155)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 연결되는 채널 구조체들(CS), 및 상기 채널 구조체들(CS)과 상기 게이트 전극들(155) 사이의 수직 절연체들을 포함할 수 있다. 각각의 상기 수직 절연체들은 전하 저장막(CL), 상기 전하 저장막(CL)과 상기 채널 구조체들(CS) 사이의 터널 절연막(TI), 및 상기 전하 저장막(CL)과 상기 게이트 전극들(155) 사이의 블로킹 절연막(BI)을 포함할 수 있다.
상기 게이트 전극들(155)은 상기 절연막들(110)의 상면 및 바닥면과 직접 접촉할 수 있다. 즉, 도 5j 및 도 6d를 참조하여 설명한 바와 달리, 수평 절연체(185)는 생략될 수 있다.
상기 전하 저장막(CL), 상기 블로킹 절연막(BI) 및 상기 터널 절연막(TI)은 일체로 상기 절연막들(110)과 상기 채널 구조체들(CS) 사이로 연장될 수 있다.
실시예 5
도 11a 내지 도 11f는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다. 도 12a 및 도 12b는, 각각 도 11d 및 도 11f의 A 부분의 확대도들이다. 본 실시예에 따른 3차원 반도체 메모리 장치의 터널 절연막(TI)은 리버스형 터널 절연막이 아닐 수 있다. 즉 본 명세서에서, 상기 리버스형 터널 절연막이 아닌 경우는, 채널 구조체(CS)로 사용되는 반도체막이 먼저 형성된 후 터널 절연막(TI)을 형성하는 것을 의미하는 것으로 이해될 것이다.
본 예에서는, 앞서 도 5a 내지 도 5j 및 도 6a 내지 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 11a를 참조하면, 도 5b의 결과물 상에 채널 구조체들(CS) 및 매립 절연 패턴들(150)이 형성될 수 있다. 상기 채널 구조체들(CS)은 채널 홀들(CH)의 내벽 상에 형성될 수 있고, 상기 매립 절연 패턴들(150)은 상기 채널 홀들(CH) 내에 국소적으로 형성될 수 있다.
구체적으로, 상기 채널 홀들(CH)의 내벽 상에, 반도체막(미도시)이 형성될 수 있다. 상기 반도체막은 상기 채널 홀들(CH)의 일부분을 채울 수 있다. 즉, 상기 채널 홀들(CH)은 상기 반도체막에 의해 완전하게 채워지지 않을 수 있다. 이어서, 상기 반도체막이 형성된 상기 채널 홀들(CH) 내에 매립 절연막(미도시)이 형성될 수 있다. 상기 매립 절연막은 상기 채널 홀들(CH)의 내부를 완전히 채우도록 형성될 수 있다. 이 후, 상기 반도체막 및 상기 매립 절연막을 평탄화하여 박막 구조체(TS)의 상면을 노출함으로써, 상기 채널 구조체들(CS) 및 상기 매립 절연 패턴들(150)이 상기 채널 홀들(CH) 내에 국소적으로 형성될 수 있다. 즉, 도 5e를 참조하여 설명한 바와 달리, 수직 절연체는 생략되고, 상기 채널 홀들(CH)이 상기 채널 구조체들(CS) 및 상기 매립 절연 패턴들(150)에 의해 채워질 수 있다.
도 11b를 참조하면, 상기 박막 구조체(TS)를 패터닝하여 인접하는 채널 홀들(CH) 사이에 상기 기판(100)을 노출시키는 트렌치들(TR)이 형성될 수 있다. 상기 트렌치들(TR)이 형성됨에 따라, 상기 박막 구조체(TS)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 채널 구조체들(CS)에 의해 관통될 수 있다.
도 11c를 참조하면, 상기 트렌치들(TR)에 의하여 노출된 희생막들(151)을 선택적으로 제거하여 리세스 영역들(152)이 형성될 수 있다. 상기 리세스 영역들(152)에 의하여 상기 채널 구조체들(CS)의 측벽의 일부분이 노출될 수 있다. 상기 채널 구조체들(CS)의 측벽의 일부는 식각 용액에 의하여 약간 리세스될 수 있다.
도 11d 및 도 12a를 참조하면, 상기 리세스 영역들(152) 상에 수평 절연막(180)이 형성될 수 있다. 상기 수평 절연막(180)은 상기 리세스 영역들(152)의 내벽을 덮도록 형성될 수 있다. 구체적으로, 상기 수평 절연막(180)은 터널 절연막(TI), 전하 저장막(CL), 및 블로킹 절연막(BI)을 포함할 수 있다. 상기 블로킹 절연막(BI) 상에, 상기 리세스 영역들(152)의 잔부를 채우는 게이트막(153)이 형성될 수 있다. 즉, 상기 블로킹 절연막(BI)은 상기 게이트막(153)과 직접 접촉할 수 있으며, 상기 터널 절연막(TI)은 상기 리세스 영역들(152)에 의해 노출된 상기 채널 구조체(CS)와 직접 접촉할 수 있다. 상기 전하 저장막(CL)은 상기 블로킹 절연막(BI)과 상기 터널 절연막(TI) 사이에 배치될 수 있다.
구체적으로, 상기 터널 절연막(TI)의 형성은, 상기 리세스 영역들(152)에 의해 노출된 상기 채널 구조체(CS) 상에 제3 터널 절연막(13), 제2 터널 절연막(12), 고유전막(11), 제4 터널 절연막(14) 및 제1 터널 절연막(10)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 제4 터널 절연막(14)은 질소를 함유할 수 있으며, 일 예로 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 터널 절연막(TI) 및 이의 형성 방법은, 도 2를 참조하여 설명된 본 발명의 개념에 따른 터널 절연막(TI)과 유사할 수 있으나, 상기 제1 터널 절연막(10)과 상기 고유전막(11) 사이에 상기 제4 터널 절연막(14)을 더 포함할 수 있다. 나아가, 앞서 도 5a 내지 도 5j 및 도 6a 내지 도 6d를 참조하여 설명한 바와 달리, 상기 터널 절연막(TI)은 리버스형 터널 절연막이 아니므로, 상기 터널 절연막(TI)은 상기 채널 구조체들(CS)이 형성된 후에 형성될 수 있다. 또한, 상기 제1 내지 제4 터널 절연막들(10, 12, 13, 14) 및 고유전막(11)의 형성 순서는, 앞서 설명한 리버스형 터널 절연막의 경우와 반대일 수 있다.
상기 터널 절연막(TI)이 형성된 후, 상기 제1 터널 절연막(10) 상에 큐어링을 수행할 수 있다. 이때, 상기 제2 및 제4 터널 절연막들(12, 14)은 상기 큐어링 공정 동안 상기 고유전막(11)의 산화를 방지할 수 있다. 그 외, 상기 큐어링 공정의 조건은, 도 2를 참조하여 설명한 큐어링 공정과 동일할 수 있다.
도 11e를 참조하면, 상기 리세스 영역들(152)의 외부(즉, 상기 트렌치들(TR)) 에 형성된 상기 수평 절연막(180) 및 상기 게이트막(153)이 제거될 수 있다. 이에 따라, 상기 리세스 영역들(152) 내에 수평 절연체(185) 및 게이트 전극들(155)이 형성될 수 있다. 차례로 적층된 상기 게이트 전극들(155) 및 상기 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소오스 영역들(120)이 형성될 수 있다.
도 11f 및 도 12b를 참조하면, 상기 공통 소오스 영역들(120) 상에 상기 트렌치들(TR)을 채우는 전극 분리 패턴(190)이 형성될 수 있다. 이에 더하여, 상기 채널 구조체들(CS)에 접속되는 도전 패드들(160)이 형성될 수 있다. 상기 도전 패드들(160)에 접속되는 비트 라인 플러그들(BPLG) 및 상기 비트 라인 플러그들(BPLG)에 연결되는 비트 라인(BL)이 형성될 수 있다.
도 11f는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 12b는 도 11f의 A 부분의 확대도이다. 본 예에서는, 앞서 도 4, 도 5j 및 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 일 예에 따른 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 11f 및 도 12b를 참조하면, 상기 기판(100) 상에, 절연막들(110) 및 게이트 전극들(155)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 연결되는 채널 구조체들(CS)을 포함할 수 있다. 그러나, 도 4, 도 5j 및 도 6d를 참조하여 설명한 것과 달리, 상기 채널 구조체들(CS)과 상기 게이트 전극들(155) 사이의 수직 절연체들은 생략될 수 있다.
상기 게이트 전극들(155)과 상기 채널 구조체들(CS) 사이에 수평 절연체들(185)이 개재될 수 있다. 각각의 상기 수평 절연체들(185)은, 상기 게이트 전극(155)과 상기 절연막(110) 사이로 연장되고, 이와 동시에 상기 게이트 전극(155)과 상기 채널 구조체(CS) 사이로 연장될 수 있다.
각각의 상기 수평 절연체들(185)은 터널 절연막(TI), 전하 저장막(CL), 및 블로킹 절연막(BI)을 포함할 수 있다. 상기 터널 절연막(TI)은 상기 채널 구조체(CS)와 인접할 수 있고, 상기 블로킹 절연막(BI)은 상기 게이트 전극(155)과 인접할 수 있으며, 상기 전하 저장막(CL)은 상기 터널 절연막(TI)과 상기 블로킹 절연막(BI) 사이에 게재될 수 있다.
구체적으로, 상기 터널 절연막(TI)은, 상기 채널 구조체(CS) 상에 순차적으로 적층된 제3 터널 절연막(13), 제2 터널 절연막(12), 고유전막(11), 제4 터널 절연막(14) 및 제1 터널 절연막(10)을 포함할 수 있다. 상기 제4 터널 절연막(14)은 질소를 함유할 수 있으며, 일 예로 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 즉, 상기 터널 절연막(TI)은, 도 2를 참조하여 설명된 본 발명의 개념에 따른 터널 절연막(TI)과 유사할 수 있으나, 상기 제1 터널 절연막(10)과 상기 고유전막(11) 사이에 상기 제4 터널 절연막(14)을 더 포함할 수 있다.
적용예
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

Claims (10)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연막들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하여 상기 기판과 연결되는 채널 구조체;
    상기 채널 구조체와 상기 게이트 전극들 사이의 전하 저장막;
    상기 전하 저장막과 상기 채널 구조체 사이의 터널 절연막; 및
    상기 전하 저장막과 상기 게이트 전극들 사이의 블로킹 절연막을 포함하되,
    상기 터널 절연막은 상기 채널 구조체에 인접한 제1 터널 절연막, 상기 전하 저장막에 인접한 고유전막, 및 상기 제1 터널 절연막과 상기 고유전막 사이의 제2 터널 절연막을 포함하고,
    상기 제1 터널 절연막은 실리콘 산화막을 포함하고, 상기 제2 터널 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 고유전막의 에너지 밴드 갭은, 상기 제1 및 제2 터널 절연막들의 에너지 밴드 갭들 보다 작은 반도체 장치.
  3. 제1항에 있어서,
    상기 고유전막은 ScAlO, HfAlO 또는 HfO/Oxide/HfO 다중막을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 고유전막의 전하 트랩 사이트의 밀도는 상기 제2 터널 절연막의 전하 트랩 사이트의 밀도보다 작은 반도체 장치.
  5. 제1항에 있어서,
    상기 터널 절연막은 상기 전하 저장막과 상기 고유전막 사이의 제3 터널 절연막을 더 포함하고,
    상기 제3 터널 절연막의 에너지 밴드 갭은, 상기 제2 터널 절연막의 에너지 밴드 갭보다 큰 반도체 장치.
  6. 제5항에 있어서,
    상기 제3 터널 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함하고,
    상기 제3 터널 절연막의 질소 농도는 상기 제2 터널 절연막의 질소 농도보다 작은 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 터널 절연막, 상기 제2 터널 절연막 및 상기 고유전막은 일체(one body)로 상기 적층 구조체와 상기 채널 구조체 사이로 연장하는 반도체 장치.
  8. 제7항에 있어서,
    상기 전하 저장막은 상기 적층 구조체와 상기 채널 구조체 사이로 연장하는 반도체 장치.
  9. 제7항에 있어서,
    상기 전하 저장막 및 상기 블로킹 절연막은 상기 절연막들과 상기 게이트 전극들 사이로 연장하는 반도체 장치.
  10. 제5항에 있어서,
    상기 전하 저장막, 상기 블로킹 절연막 및 상기 제3 터널 절연막은 상기 절연막들과 상기 게이트 전극들 사이로 연장하고,
    상기 제1 터널 절연막, 상기 제2 터널 절연막 및 상기 고유전막은 일체로 상기 적층 구조체와 상기 채널 구조체 사이로 연장하는 반도체 장치.
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