KR20140037455A - 수직형 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법은 기판 상에 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 형성하는 것, 상기 희생막들 및 상기 절연막들을 관통하여 상기 기판의 상면이 노출된 채널 개구부를 형성하는 것, 상기 채널 개구부의 일부 내벽을 덮는 제 1 반도체 패턴을 컨포말하게 형성하는 것, 상기 채널 개구부에 상기 제 1 반도체 패턴의 내벽를 채우는 매립 절연 패턴을 형성하는 것, 상기 매립 절연 패턴 상에서 상기 채널 개구부를 완전히 채우는 제 2 반도체 패턴을 형성하는 것, 상기 제 1 반도체 패턴에 제 1 도전형의 불순물을 주입하는 것, 및 상기 희생막 중의 최상부 희생막과 인접하는 상기 제 1 반도체 패턴을 용융시켜 제 3 반도체 패턴을 형성하는 것을 포함한다.
Description
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 수직형 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명의 해결하고자 하는 과제는 전기적 특성이 보다 향상된 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법은 기판 상에 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 형성하는 것, 상기 희생막들 및 상기 절연막들을 관통하여 상기 기판의 상면이 노출된 채널 개구부를 형성하는 것, 상기 채널 개구부의 일부 내벽을 덮는 제 1 반도체 패턴을 컨포말하게 형성하는 것, 상기 채널 개구부에 상기 제 1 반도체 패턴의 내벽를 채우는 매립 절연 패턴을 형성하는 것, 상기 매립 절연 패턴 상에서 상기 채널 개구부를 완전히 채우는 제 2 반도체 패턴을 형성하는 것, 상기 제 1 반도체 패턴에 제 1 도전형의 불순물을 주입하는 것, 및 상기 희생막 중의 최상부 희생막과 인접하는 상기 제 1 반도체 패턴을 용융시켜 제 3 반도체 패턴을 형성하는 것을 포함한다.
상기 제 1 반도체 패턴을 용융시키는 것은 레이저 어닐링 공정을 수행하는 것을 포함할 수 있다.
상기 제 3 반도체 패턴을 형성하는 것은 용융된 상기 제 1 반도체 패턴이 재결정화되는 것을 포함할 수 있다.
상기 제 1 반도체 패턴이 재결정화된 후에 상기 제 2 반도체 패턴에 제 2 도전형의 불순물을 주입하는 것을 포함할 수 있다.
상기 제 1 반도체 패턴에 상기 제 1 도전형의 불순물을 주입한 후에 상기 제 2 반도체 패턴에 제 2 도전형의 불순물을 주입하는 것을 포함할 수 있다.
상기 제 3 반도체 패턴의 결정립 크기는 상기 제 1 반도체 패턴의 결정립 크기보다 클 수 있다.
상기 제 3 반도체 패턴을 형성한 후에, 상기 절연막들 및 상기 희생막들을 이방성 식각하여 상기 채널 개구부의 양 옆에 상기 기판을 노출시키는 트렌치들을 형성하는 것, 상기 트렌치들에 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 것, 상기 리세스 영역들의 내벽을 덮는 정보 저장막을 형성하는 것, 및 상기 리세스 영역들을 채우는 게이트 도전 패턴들을 형성하는 것을 더 포함할 수 있다.
상기 리세스 영역들을 형성하는 것은, 상기 제 1 반도체 패턴의 일부 및 상기 제 3 반도체 패턴의 일부를 노출시키는 것을 포함할 수 있다.
상기 제 3 반도체 패턴의 일부 측벽은 상기 리세스 영역들 중 최상부 리세스 영역에 노출될 수 있다.
상기 제 3 반도체 패턴과 인접한 상기 게이트 도전 패턴들 및 상기 제 3 반도체 패턴은 스트링 선택 트랜지스터를 구성할 수 있다.
본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자에 따르면, 상부 희생막들과 인접한 제 1 반도체 패턴들을 레이저 열처리 공정을 수행하여 용융시켜 제 1 도전형의 불순물이 균일하게 분포된 제 3 반도체 패턴들을 형성할 있다. 상기 제 3 반도체 패턴은 스트링 선택 트랜지스터들의 채널 영역으로 이용될 수 있다. 따라서, 상기 스트링 선택 트랜지스터들의 문턱전압이 일정한 값을 갖게 되어 반도체 소자의 전기적 특성을 개선할 수 있다.
도 1a 내지 1l은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자에 관한 것으로 도 1l의 A영역의 확대도이다.
도 3은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법에서 반도체막에 도핑된 불순물의 농도를 나타낸 그래프이다.
도 2는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자에 관한 것으로 도 1l의 A영역의 확대도이다.
도 3은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법에서 반도체막에 도핑된 불순물의 농도를 나타낸 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 1l은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 희생막들(110L, 110m, 110U)과 절연막들(120L, 120m, 120U)을 교대로 그리고 반복적으로 적층한다.
상기 기판(10)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판일 수 있다. 상기 기판(10)은 제 1 도전형으로 도핑될 수 있다.
상기 희생막들(110L, 110m, 110U)은 상기 절연막들(120L, 120m, 120U)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 소정의 식각 레서피를 이용하여 상기 희생막들(110L, 110m, 110U)이 식각되는 동안 상기 절연막들(120L, 120m, 120U)은 식각되지 않거나 식각을 최소화할 수 있다. 상기 희생막들(110L, 110m, 110U)과 상기 절연막들(120L, 120m, 120U)은 다른 물질로 형성될 수 있다. 예를 들여, 상기 희생막들(110L, 110m, 110U)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 또는 실리콘 질화막일 수 있다. 예를 들어, 상기 절연막들(120L, 120m, 120U) 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 또는 실리콘 질화막일 수 있다.
하부 희생막(110L)은 상부 희생막들(110U)과 중간 희생막들(110m)과 동일하거나 두껍게 형성될 수 있다. 상부 절연막(120U)은 상기 중간 절연막들(120m)보다 두껍거나 동일한 두께로 형성될 수 있다. 하부 절연막(120L)은 상부 절연막(120U)과 동일한 두께로 형성될 수 있고, 중간 절연막들(120m)에 비해 두껍게 형성될 수 있다. 이러한 절연막들 및 희생막들의 두께는 도시된 것으로부터 다양하게 변형될 수 있다. 상기 희생막들(110L, 110m, 110U)과 상기 절연막들(120L, 120m, 120U)의 층수는 다양하게 변형될 수 있다.
상기 기판(10) 상에 상기 희생막들(110L, 110m, 110U) 및 상기 절연막들(120L, 120m, 120U)이 형성되기 전에 버퍼 절연막(12)이 형성될 수 있다. 상기 버퍼 절연막(12)은 실리콘 산화막일 수 있다.
도 1b를 참조하면, 상기 기판(10)에 형성된 상기 희생막들(110L, 110m, 110U), 상기 절연막들(120L, 120m, 120U) 및 상기 버퍼 절연막(12)을 이방성 식각하여 채널 개구부들(130)를 형성한다.
상세하게, 상기 상부 절연막(120U) 상에 마스크 패턴(미도시)를 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판(10)의 상면이 노출되도록 이방성 식각하여 상기 채널 개구부들(130)을 형성할 수 있다. 상기 채널 개구부들(130)은 홀 형태일 수 있다. 상기 채널 개구부들(130)은 평면적 관점(in plan view)에서 원형, 타원형 또는 다각형일 수 있다.
도 1c를 참조하면, 상기 채널 개구부들(130) 내에 제 1 반도체 패턴들(150) 및 채널 절연 패턴들(152)을 형성한다.
상세하게, 상기 채널 개구부들(130)의 내벽을 컨포말하게 덮는 제 1 반도체 막(미도시) 및 채널 개구부들(130)을 채우는 채널 절연막(미도시)이 상기 상부 절연막(120U) 상면에 연장되게 형성될 수 있다. 그리고 나서, 상기 상부 절연막(120U)의 상면이 노출되도록 상기 제 1 반도체 막과 상기 채널 절연막에 대해 평탄화 공정을 수행하여 상기 제 1 반도체 패턴들(150) 및 상기 채널 절연 패턴들(152)을 형성할 수 있다.
상기 제 1 반도체 패턴들(150)은 원자 층 증착(ATOMIC LAYER DEPOSITION) 공정 또는 화학적 기상 증착(CHEMICAL VAPOR DEPOSITION) 공정으로 형성될 수 있다. 상기 제 1 반도체 패턴들(150)은 다결정 실리콘으로 이루어질 수 있다. 상기 제 1 반도체 패턴들(150)은 상기 채널 개구부들(130) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태 (hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다.
상기 채널 절연 패턴들(152)은 에스오지(SOG) 공정, 원자 층 증착(ATOMIC LAYER DEPOSITION) 공정 또는 화학적 기상 증착(CHEMICAL VAPOR DEPOSITION) 공정으로 형성될 수 있다. 상기 채널 절연 패턴들(152)은 절연성 물질들 또는 실리콘 산화물로 이루어질 수 있다.
도 1d를 참조하면, 상기 채널 개구부들(130)에 형성된 상기 채널 절연 패턴들(152)의 상부 일부분을 제거하여 매립 절연 패턴들(152a)을 형성한다.
상기 채널 절연 패턴들(152)의 상부 일부분이 제거되어 상기 제 1 반도체 패턴들(150)의 상부 일부분이 노출시키는 상기 매립 절연 패턴들(152a)이 형성될 수 있다. 상기 매립 절연 패턴(152a)을 형성하기 위하여 상기 채널 절연 패턴들(152)에 대해 건식 식각 또는 습식 식각이 수행될 수 있다. 상기 매립 절연 패턴(152a)의 상면은 상기 최상부 희생막(110U)의 상면보다 위에 위치하도록 형성될 수 있다.
상기 매립 절연 패턴들(152a)이 형성된 상기 채널 개구부들(130)을 채우는 제 2 반도체 패턴들(160)을 형성한다. 상세하게, 상기 채널 개구부들(130) 내에 상기 매립 절연 패턴(152a)의 상면과 상기 매립 절연 패턴(152a)에 의해 노출된 상기 제 1 반도체 패턴들(150)의 측벽을 덮는 제 2 반도체막(미도시)을 형성할 수 있다. 상기 제 2 반도체막은 상기 상부 절연막(120U)의 상면에 연장되게 형성될 수 있다. 상기 상부 절연막(120U)의 상면이 노출되도록 상기 제 2 반도체막에 평탄화 공정을 수행하여 상기 제 2 반도체 패턴들(160)을 형성할 수 있다. 상기 제 2 반도체 패턴(160)은 원자 층 증착(ATOMIC LAYER DEPOSITION) 공정 또는 화학적 기상 증착(CHEMICAL VAPOR DEPOSITION) 공정으로 형성될 수 있다.
도 1e 및 도 1f를 참조하면, 상기 제 1 반도체 패턴들(150)에 불순물 주입(161)을 수행할 수 있다.
상세하게, 상기 상부 절연막(120U)을 마스크 막을 사용하여 상기 제 1 반도체 패턴들(150)에 제 1 도전형 불순물이 도핑될 수 있다. 상기 제 1 도전형의 불순물은 예를 들어 P형 불순물일 수 있다. 상기 P형 불순물은 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나일 수 있다. 상기 제 1 반도체 패턴들(150)에 상기 제 1 도전형의 불순물이 주입되는 동안, 상기 제 2 반도체 패턴들(160)에 상기 제 1 도전형의 불순물이 도핑될 수 있다.
상기 제 1 반도체 패턴들(150)을 레이저 열처리 공정을 수행하여 제 3 반도체 패턴들(162)을 형성할 수 있다.
상세하게, 상기 제 3 반도체 패턴들(162)은 상기 제 1 반도체 패턴들(150)의 상부에 레이저 빔을 조사하여 레이저 열처리 공정을 수행하는 단계, 상기 레이저 빔에 의하여 상기 제 1 반도체 패턴들(150)의 상부 일부분을 적어도 액상으로 용융시키는 단계, 및 액상으로 용융된 상기 제 1 반도체 패턴들(150)을 재결정화(recrystallization)하는 단계를 포함할 수 있다. 상기 제 3 반도체 패턴들(162)은 상기 최상부 중간 희생막(110m) 상면 위에 배치되도록 형성될 수 있다. 바람직하게는, 상기 제 3 반도체 패턴(162)은 상기 최상부 중간 희생막(110m) 상면과 상기 제 2 반도체 패턴들(160)의 하면 사이에 배치되도록 형성될 수 있다. 즉, 상기 제 3 반도체 패턴(162)은 상기 상부 희생막들(110U)과 인접한 상기 제 1 반도체 패턴들(150)이 용융되고 용융된 상기 제 1 반도체 패턴들(150)이 재결정화되어 형성될 수 있다. 상기 레이저 열처리 공정에 의해서 상기 제 3 반도체 패턴들(162)의 결정립 크기는 상기 제 1 반도체 패턴들(150)의 결정립 크기보다 더 커질 수 있다.
상기 레이저 열처리 공정을 수행하여 상기 상부 희생막들(110U)과 인접한 상기 제 1 반도체 패턴들(150)이 용융되는 동안 상기 제 1 반도체 패턴들(150)에 불균일하게 분포된 상기 제 1 도전형의 불순물이 균일하게 분포될 수 있다. 즉, 상기 제 1 도전형의 불순물이 균일하게 분포된 상기 제 3 반도체 패턴들(162)을 형성할 수 있다.
도 1g를 참조하면, 상기 제 2 반도체 패턴들(160)에 불순물을 주입하여 도전 패드(D)를 형성할 수 있다.
상세하게, 상기 도전 패드(D)는 상기 제 3 반도체 패턴들(162)의 상부에 위치하는 상기 제 1 반도체 패턴들(150)의 일부분과 상기 제 2 반도체 패턴들(160)에 불순물 이온을 주입하여 형성될 수 있다. 상기 도전 패드(D)는 상기 제 1 반도체 패턴들(150) 및 상기 제 3 반도체 패턴들(162)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다. 예를 들어, 상기 도전 패드(D)는 제 2 도전형의 불순물을 포함할 수 있다. 상기 제 2 도전형의 불순물은 예를 들어, 인(Phosphorus), 비소(Arsenic), 및 안티몬(Antimony) 중 어느 하나일 수 있다. 상기 도전 패드(D)는 그 하부 영역과 다이오드를 구성할 수 있다.
다른 실시예에 따르면, 상기 도전 패드(D)는 상기 제 1 반도체 패턴들(150)의 상부에 레이저 열처리 공정을 수행하기 전에 상기 제 1 반도체 패턴들(150)의 일부분과 상기 제 2 반도체 패턴들(160)에 형성될 수 있다. 상기 도전 패드(D)는 상기 제 1 반도체 패턴들(150)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다. 상기 도전 패드(D)가 형성된 후에 상기 제 1 반도체 패턴들(150)의 상부 일부분에 레이저 열처리 공정을 수행하여 상기 제 3 반도체 패턴들(162)을 형성할 수 있다.
도 1h를 참조하면, 상기 희생막들(110L, 110m, 110U), 상기 절연막들(120L, 120m, 120U)을 연속적으로 패터닝하여 트렌치들(165)을 형성한다.
상기 트렌치들(165)을 형성하는 방법은 상기 상부의 절연막(120U) 상부에 식각 마스크(미도시)를 형성한 후, 상기 기판(10)의 상면이 노출될 때까지 상기 식각 마스크 아래의 막들을 이방성 식각하는 단계를 포함할 수 있다. 이에 따라 상기 기판(10)의 상면을 노출시키는 버퍼 절연 패턴들(15)을 형성할 수 있다. 따라서, 상기 트렌치들(165)은 교대로 그리고 반복적으로 적층된 상기 희생 패턴들(130L, 130m, 130U)과 상기 절연 패턴들(140L, 140m, 140U) 및 상기 버퍼 절연 패턴들(15)로 정의될 수 있다. 상기 트렌치들(165)은 상기 채널 개구부들(130)의 양측에 상기 채널 개구부들(130)과 일정 간격 이격되게 형성될 수 있다. 상기 트렌치들(165)의 측벽에 상기 희생 패턴들(130L, 130m, 130U)과 상기 절연 패턴들(140L, 140m, 140U) 및 상기 버퍼 절연 패턴들(15)이 노출될 수 있다. 수평적 모양에 있어서, 상기 트렌치들(165)은 라인 형태 또는 직사각형으로 형성될 수 있다.
도 1i를 참조하면, 상기 트렌치들(165)에 노출된 상기 희생 패턴들(130L, 130, 130U)을 제거하여 상부 리세스 영역들(170U), 중간 리세스 영역들(170m), 및 하부 리세스 영역(170L)을 형성하다.
상기 리세스 영역들(170L, 170m, 170U)은 상기 트렌치들(165)로부터 상기 절연 패턴들(140L, 140m, 140U) 사이로 수평적으로 연장될 수 있다. 상기 하부 및 중간 리세스 영역들(170L, 170m)은 상기 제 1 반도체 패턴들(150)의 일부분을 노출시킬 수 있고 상기 상부 리세스 영역들(170U)는 상기 제 3 반도체 패턴들(162)의 일부분을 노출시킬 수 있다.
상기 리세스 영역들(170L, 170, 170U)은 상기 절연 패턴들(140L, 140m, 140U) 및 상기 제 1 반도체 패턴들(150)에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 희생 패턴들(130L, 130m, 130U)을 선택적으로 식각하여 형성될 수 있다. 상기 선택적 식각은 습식 식각 및/또는 건식 식각일 수 있다.
도 1j를 참조하면, 상기 리세스 영역들(170L, 170m, 170U)의 내벽을 덮는 정보 저장막(180)과 상기 정보 저장막(180)이 형성된 상기 리세스 영역들(170L, 170m, 170U)의 나머지 공간 및 상기 트렌치들(165)을 채우는 게이트 도전막(185)을 형성한다.
상기 정보 저장막(180)은 우수한 단차 도포성을 제공할 수 있는 증착 기술을 사용하여 리세스 영역들(170L, 170m, 170U)의 내벽을 컨포말(conformal)하게 형성될 수 있다. 상기 증착 기술은 화학 기상 증착(Chemicla Vapor Deposition) 방법, 또는 원자 층 증착(Atomic Layer Deposition) 방법일 수 있다. 상기 정보 저장막(180)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 상기 정보 저장막(180)은 전하트랩형 비휘발성 메모리 트랜지스터의 블로킹 절연막(BLL)을 포함할 수 있다. 이에 더하여, 상기 정보 저장막(180)은 전하 저장막(CL) 또는 터널 절연막(TIL)을 더 포함할 수 있다.
상기 게이트 도전막(185)은 노출된 상기 반도체 기판(10)의 상면을 덮도록 형성될 수 있다. 상기 게이트 도전막(185)은 화학 기상 증착(Chemicla Vapor Deposition) 방법, 물리 기상 증착(Physical Vapor Deposition), 또는 원자 층 증착(Atomic Layer Deposition) 방법으로 형성될 수 있다. 상기 게이트 도전막(185)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 또는 금속 실리사이드일 수 있다. 상기 게이트 도전막(185)은 탄탈륨 질화막 또는 텅스텐과 같은 금속 물질을 포함할 수 있다.
도 1k를 참조하면, 상기 트렌치들(165) 내에서 형성된 상기 게이트 도전막(185)을 제거하여 상기 리세스 영역(170L, 170m, 170U) 내에 게이트 도전 패턴들(190L, 190m, 190U)을 형성한다.
상기 게이트 도전 패턴들(190L, 190m, 190U)은 상기 트렌치들(165) 내에서 상기 게이트 도전막(185)을 이방성 식각 방법을 수행하여 형성될 수 있다. 상기 게이트 도전 패턴들(190L, 190m, 190U) 중 최하부 패턴은 접지 선택 게이트 패턴(190L)일 수 있고, 상부 패턴들은 스트링 선택 게이트 패턴들(190U)일 수 있다. 상기 접지 선택 게이트 패턴(109L)과 상기 스트링 선택 게이트 패턴들(190U) 사이에 셀 게이트 패턴들(190m)이 배치될 수 있다.
상기 게이트 도전 패턴들(190L, 190m, 190U)을 형성한 후, 불순물 영역들(19)을 형성할 수 있다. 상기 불순물 영역들(19)는 이온 주입 공정을 통해 형성될 수 있고, 상기 트렌치들(165)를 통하여 노출된 상기 기판(10) 내에 형성될 수 있다. 한편, 상기 불순물 영역들(19)는 상기 기판(10)과 다른 도전형을 가질 수 있다.
상기 스트링 선택 게이트 패턴들(190U)은 상기 스트링 선택 트랜지스터의 게이트 전극일 수 있다. 상기 스트링 선택 게이트 패턴들(190U)에 인접한 채널 영역에 포함된 상기 제 1 도전형의 불순물이 불균일하게 분포되면 상기 스트링 선택 트랜지스터들의 문턱전압의 값이 일정하지 않아 상기 트랜지스터들의 오작동의 원인이 될 수 있다. 본 발명은 상기 제 1 도전형의 불순물이 균일하게 분포된 상기 제 3 반도체 패턴(162)을 상기 스트링 선택 트랜지스터들의 채널 영역으로 이용하여 상기 스트링 선택 트랜지스터들의 문턱전압이 일정한 값을 가질 수 있다. 따라서, 반도체 소자의 전기적 특성을 개선할 수 있다.
도 1l를 참조하면, 상기 불순물 영역들(19)을 형성한 후, 상기 트렌치들(165)을 채우는 전극 분리 패턴(210)을 형성하고, 상기 도전 패턴들(D) 각각에 접속하는 상부 플러그들(215) 및 상기 상부 플러그들(215)을 연결하는 상부 배선(220)을 형성한다.
상기 전극 분리 패턴(210)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중의 적어도 한가지로 형성될 수 있다. 상기 상부 플러그들(215)은 도핑된 실리콘 또는 금속성 물질들일 수 있다.
상기 상부 배선(220)은 상기 상부 플러그들(215)을 통해 제 1 반도체 패턴들(150), 제 2 반도체 패턴들(160), 및 제 3 반도체 패턴들(162)에 전기적으로 연결될 수 있으며, 상기 게이트 도전 패턴들(190L, 190m, 190U) 또는 상기 트렌치들(165)을 가로지르도록 형성될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 수직형 비휘발성 메모리 소자에 관한 것으로 도 1l의 A영역의 확대도이다.
도 2를 참조하면, 채널 개구부(130)내에 제 1 반도체 패턴들(150) 및 매립 절연 패턴(152a)을 형성하기 전에 채널 개구부(130) 내벽을 덮도록 정보 저장막(180)이 형성될 수 있다. 상기 정보 저장막(180)은 각각 상기 블로킹 절연막(BLL), 전하 저장막(CL), 및 터널 절연막(TIL) 중 하나 이상을 포함할 수 있다.
리세스 영역들(170m)의 내벽을 덮는 수평 절연막(195)이 컨포말(conformal)하게 형성될 수 있다. 이에 따라, 상기 수평 절연막(195)은 상기 리세스 영역(170m)에 의해서 노출된 상기 정보 저장막(180)의 일부 외벽을 덮도록 형성될 수 있다. 상기 수평 절연막(195)은 실리콘 산화막일 수 있다. 상기 수평 절연막(195)이 형성된 리세스 영역(170m)을 채우도록 셀 게이트 패턴들(190m)이 형성될 수 있다.
도 3은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법에서 반도체막에 도핑된 불순물의 농도를 나타낸 그래프이다.
도 3을 참조하면, A는 제 1 반도체 패턴에 이온 주입 후에 불순물의 프로파일(profile)을 나타낸 것이고, B는 불순물이 도핑된 상기 제 1 반도체 패턴에 레이저 어닐링 공정을 수행한 후에 불순물의 프로파일(profile)을 나타낸 것이다.
B의 프로파일은 A의 프로파일에 비해 상기 제 1 반도체 패턴 폭이 약 30nm까지 일정한 불순물 농도를 가지고 있는 것을 확인할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
130: 채널 개구부들
150: 제 1 반도체 패턴들
152: 채널 절연 패턴들
152a: 매립 절연 패턴들
160: 제 2 반도체 패턴들
162: 제 3 반도체 패턴들
180: 정보 저장막
185: 게이트 도전막
195: 수평 절연막
130: 채널 개구부들
150: 제 1 반도체 패턴들
152: 채널 절연 패턴들
152a: 매립 절연 패턴들
160: 제 2 반도체 패턴들
162: 제 3 반도체 패턴들
180: 정보 저장막
185: 게이트 도전막
195: 수평 절연막
Claims (10)
- 기판 상에 교대로 그리고 반복적으로 적층된 희생막들 및 절연막들을 형성하는 것;
상기 희생막들 및 상기 절연막들을 관통하여 상기 기판의 상면이 노출된 채널 개구부를 형성하는 것;
상기 채널 개구부의 일부 내벽을 덮는 제 1 반도체 패턴을 컨포말하게 형성하는 것;
상기 채널 개구부에 상기 제 1 반도체 패턴의 내벽를 채우는 매립 절연 패턴을 형성하는 것;
상기 매립 절연 패턴 상에서 상기 채널 개구부를 완전히 채우는 제 2 반도체 패턴을 형성하는 것;
상기 제 1 반도체 패턴에 제 1 도전형의 불순물을 주입하는 것; 및
상기 희생막 중의 최상부 희생막과 인접하는 상기 제 1 반도체 패턴을 용융시켜 제 3 반도체 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 반도체 패턴을 용융시키는 것은 레이저 어닐링 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 3 반도체 패턴을 형성하는 것은 용융된 상기 제 1 반도체 패턴이 재결정화되는 것을 포함하는 반도체 소자의 제조 방법. - 제 3 항에 있어서,
상기 제 1 반도체 패턴이 재결정화된 후에 상기 제 2 반도체 패턴에 제 2 도전형의 불순물을 주입하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 반도체 패턴에 상기 제 1 도전형의 불순물을 주입한 후에 상기 제 2 반도체 패턴에 제 2 도전형의 불순물을 주입하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 3 반도체 패턴의 결정립 크기는 상기 제 1 반도체 패턴의 결정립 크기보다 큰 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 3 반도체 패턴을 형성한 후에,
상기 절연막들 및 상기 희생막들을 이방성 식각하여 상기 채널 개구부의 양 옆에 상기 기판을 노출시키는 트렌치들을 형성하는 것;
상기 트렌치들에 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 것;
상기 리세스 영역들의 내벽을 덮는 정보 저장막을 형성하는 것; 및
상기 리세스 영역들을 채우는 게이트 도전 패턴들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.하는 반도체 소자의 제조 방법. - 상기 리세스 영역들을 형성하는 것은,
상기 제 1 반도체 패턴의 일부 및 상기 제 3 반도체 패턴의 일부를 노출시키는 것을 포함하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 제 3 반도체 패턴의 일부 측벽은 상기 리세스 영역들 중 최상부 리세스 영역에 노출되는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 제 3 반도체 패턴과 인접한 상기 게이트 도전 패턴들 및 상기 제 3 반도체 패턴은 스트링 선택 트랜지스터를 구성하는 반도체 소자의 제조 방법.
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|---|---|---|---|
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| US13/724,632 US8980731B2 (en) | 2010-06-24 | 2012-12-21 | Methods of forming a semiconductor device |
Applications Claiming Priority (1)
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| KR1020120103552A KR20140037455A (ko) | 2012-09-18 | 2012-09-18 | 수직형 비휘발성 메모리 소자의 제조 방법 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120103552A KR20140037455A (ko) | 2010-06-24 | 2012-09-18 | 수직형 비휘발성 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160049159A (ko) * | 2014-10-24 | 2016-05-09 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US9634022B2 (en) | 2014-07-02 | 2017-04-25 | SK Hynix Inc. | Three dimensional semiconductor device |
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-
2012
- 2012-09-18 KR KR1020120103552A patent/KR20140037455A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9634022B2 (en) | 2014-07-02 | 2017-04-25 | SK Hynix Inc. | Three dimensional semiconductor device |
| KR20160049159A (ko) * | 2014-10-24 | 2016-05-09 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US9515086B2 (en) | 2014-10-24 | 2016-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device, electronic device, and method of fabricating the same |
| US9711355B2 (en) | 2015-11-09 | 2017-07-18 | SK Hynix Inc. | Method of manufacturing semiconductor device |
| US10153160B2 (en) | 2015-11-09 | 2018-12-11 | SK Hynix Inc. | Method of manufacturing semiconductor device |
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