KR20150138934A - 반도체 장치 - Google Patents

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Abstract

본 발명은 셀 녹음 현상을 개선하고 구조적 안정성을 높일 수 있는 반도체 장치에 관한 것으로, 보다 구체적으로 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연막들을 포함하고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 적층 구조체; 및 상기 적층 구조체를 관통하고, 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들의 제1 열을 포함할 수 있다. 상기 적층 구조체는 상기 제1 방향으로 연장되는 제1 측벽을 가지고, 상기 제1 측벽은 제1 함몰부들 및 서로 이웃하는 두 개의 상기 제1 함몰부들에 의해 정의되는 제1 돌출부들을 가지며, 상기 제1 함몰부들의 각각은, 상기 제1 열 중 서로 이웃하는 두 개의 상기 채널 구조체들 사이의 제1 영역으로 함몰되며, 및 상기 제1 방향에 따른 폭을 가지고, 상기 폭은 상기 제1 영역에 인접할수록 좁아질 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
한편, 3차원 반도체 메모리 장치의 집적도를 향상시키기 위해서, 상기 메모리 셀을 높게 적층할 수 있다. 그러나, 일정 수준 이상 높게 적층하는 경우, 공정 진행상 구조물의 쓰러짐 현상이 발생할 수 있는 문제가 있다. 이러한 쓰러짐 현상을 개선하기 위해 상기 메모리 셀의 두께를 감소시킬 수 있는데, 이 경우 셀 녹음 현상이 발생할 수 있다는 문제가 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀 녹음 현상을 개선하고 구조적 안정성을 높인 반도체 장치를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 장치는, 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연막들을 포함하고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 적층 구조체; 및 상기 적층 구조체를 관통하고, 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들의 제1 열을 포함할 수 있다. 여기서, 상기 적층 구조체는 상기 제1 방향으로 연장되는 제1 측벽을 가지고, 상기 제1 측벽은 제1 함몰부들 및 서로 이웃하는 두 개의 상기 제1 함몰부들에 의해 정의되는 제1 돌출부들을 가질 수 있다.
상기 제1 함몰부들의 각각은, 상기 제1 열 중 서로 이웃하는 두 개의 상기 채널 구조체들 사이의 제1 영역으로 함몰되며, 및 상기 제1 방향에 따른 폭을 가지고, 상기 폭은 상기 제1 영역에 인접할수록 좁아질 수 있다.
상기 제1 함몰부들은 상기 적층 구조체의 상부에서 하부로 연장될 수 있다.
나아가 본 발명의 개념에 따른 상기 반도체 장치는, 상기 적층 구조체를 관통하고, 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들의 제2 열을 더 포함할 수 있다. 여기서, 상기 제1 열 및 제2 열은, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되며, 상기 적층 구조체는, 상기 제1 방향으로 연장되며 상기 제1 측벽에 대향하는 제2 측벽을 가지고, 상기 제2 측벽은 제2 함몰부들 및 서로 이웃하는 두 개의 상기 제2 함몰부들에 의해 정의되는 제2 돌출부들을 가질 수 있다.
상기 제2 함몰부들의 각각은, 상기 제2 열 중 서로 이웃하는 두 개의 상기 채널 구조체들 사이의 제2 영역으로 함몰되며, 및 상기 제1 방향에 따른 폭을 가지고, 상기 폭은 상기 제2 영역에 인접할수록 좁아질 수 있다.
상기 제1 열의 채널 구조체들의 각각은 상기 제2 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되지 않을 수 있다.
또한, 상기 제1 열과 상기 제2 열 사이에서, 상기 적층 구조체를 관통하고 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들의 제3 열 및 제4 열을 더 포함할 수 있다.
이때, 상기 제1 열의 채널 구조체들의 각각은 상기 제4 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되며, 상기 제2 열의 채널 구조체들의 각각은 상기 제3 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되며, 상기 제1 열의 채널 구조체들의 각각은 상기 제2 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되지 않을 수 있다.
상기 제1 돌출부들의 각각은 삼각형, 사다리꼴 또는 반원의 형태일 수 있다.
상기 제1 열의 채널 구조체의 중심으로부터, 이와 인접하는 상기 제1 돌출부들 중 어느 하나의 말단을 연결하는 제1 직선의 길이는 제1 길이이고, 상기 제1 열의 채널 구조체의 중심으로부터, 상기 제1 돌출부들 중 어느 하나의 측면 상의 일 지점을 연결하는 제2 직선의 길이는 제2 길이이고, 상기 제1 직선과 제2 직선은 θ의 각도를 이루며, 상기 θ는 -45° 내지 45°이고, 상기 제2 길이는 상기 제1 길이/cosθ 보다 짧을 수 있다.
상기 적층 구조체와 상기 채널 구조체들 사이에 개재되는 수직 절연체들을 포함할 수 있고, 상기 수직 절연체들의 각각은 전하 저장막을 포함할 수 있다.
상기 게이트 전극들은 상기 절연막들 사이의 공간을 완전히 채울 수 있다.
본 발명의 개념에 따른 상기 반도체 장치는, 적층 구조체의 패턴 형태만을 변화시킴으로써, 셀 녹음 현상을 상당히 개선할 수 있다. 또한, 상기 적층 구조체의 구조적 안정성을 높일 수 있다. 나아가, 상기 적층 구조체들이 차지하는 면적을 줄일 수 있어, 상기 반도체 장치의 집적도를 더 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 상기 3차원 반도체 메모리 장치를 나타내는 평면도이다.
도 2c는 도 2b의 I-I'에 따른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 상기 3차원 반도체 메모리 장치를 나타내는 평면도들이다.
도 4a는 본 발명의 일 실시예에 따른 상기 3차원 반도체 메모리 장치를 나타내는 평면도이다.
도 4b는 도 4a의 II - II'에 따른 단면도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6은 도 5e에 있어서, 상기 박막 구조체 상에 형성된 상기 제2 마스크 패턴들을 나타내는 평면도이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 상기 3차원 반도체 메모리 장치를 나타내는 평면도이다. 도 2c는 도 2b의 I-I'에 따른 단면도이다.
도 2a 내지 도 2c를 참조하면, 기판(100) 상에, 게이트 전극들(155) 및 절연막들(110)이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)가 배치될 수 있다. 상기 기판(100)은 일례로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 불순물이 도핑된 공통 소스 영역들(120)을 포함할 수 있다. 상기 공통 소스 영역들(120)은 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
상기 적층 구조체(SS)는 평면적 관점에서, 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 적층 구조체(SS)의 형태에 대해서는 뒤에서 보다 구체적으로 설명한다. 상기 적층 구조체(SS)의 양 측에 상기 공통 소스 영역들(120)이 배치될 수 있다. 상기 기판(100)과 상기 적층 구조체(SS) 사이에 하부 절연막들(105)이 배치될 수 있다. 상기 하부 절연막들(105)은 일례로, 실리콘 산화막일 수 있다. 상기 하부 절연막들(105)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
복수의 채널 구조체들(CS)이 상기 적층 구조체(SS)를 관통하여 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 채널 구조체들(CS)은, 도 2b에 도시된 바와 같이, 평면적 관점에서 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 상기 채널 구조체들(CS)은 상기 제1 방향(D1)을 따라 배열되면서 제1 열(R1) 및 제2 열(R2)을 이룰 수 있다. 상기 제2 열(R2)은, 상기 제1 열(R1)의 상기 제2 방향(D2)의 반대 방향 측에 배열될 수 있다. 즉, 상기 제1 열(R1) 및 제2 열(R2)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 나아가, 상기 제1 열(R1)의 채널 구조체들(CS)의 각각은 상기 제2 열(R2)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 열(R1)은, 상기 제2 열(R2)로부터 상기 제1 방향(D1)으로 채널 구조체들(CS)의 반 피치만큼 시프트될 수 있다. 즉, 상기 제1 열(R1)의 채널 구조체들(CS)과 상기 제2 열(R2)의 채널 구조체들(CS)은 서로 교차로 배열되면서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
상기 채널 구조체들(CS)의 각각은, 상기 적층 구조체(SS)를 관통하여 상기 기판(100)에 전기적으로 연결되는 반도체 패턴들(130, 135)을 포함할 수 있다. 상기 반도체 패턴들(130, 135)은 제1 반도체 패턴(130) 및 제2 반도체 패턴(135)을 포함할 수 있다. 상기 제1 반도체 패턴(130)은 상기 적층 구조체(SS)의 내벽을 덮을 수 있다. 상기 제1 반도체 패턴(130)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 반도체 패턴(130)은 상기 기판(100)과 접촉되지 않고 이격될 수 있다. 상기 제2 반도체 패턴(135)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제2 반도체 패턴(135)의 내부는 수직 절연 패턴(150)으로 채워질 수 있다. 상기 제2 반도체 패턴(135)은 상기 제1 반도체 패턴(130)의 내벽 및 상기 기판(100)에 접촉될 수 있다.
상기 반도체 패턴들(130, 135)은 반도체 물질을 포함할 수 있다. 일례로, 상기 반도체 패턴들(130, 135)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체일 수도 있다. 또한, 상기 반도체 패턴들(130, 135)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정 구조를 가질 수 있다. 상기 제1 및 제2 반도체 패턴(135)들은 언도프트 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
상기 채널 구조체들(CS)의 각각의 상부에, 도전 패드(160)가 제공될 수 있다. 상기 도전 패드(160)의 상면은 상기 적층 구조체(SS)의 상면과 실질적으로 공면을 이룰 수 있고, 상기 도전 패드(160)의 하면은 상기 반도체 패턴들(130, 135)에 직접 접촉할 수 있다. 상기 도전 패드(160)와, 상기 도전 패드(160)에 인접한 상기 절연막들(110) 사이에 상기 수직 절연체들(140)이 배치될 수 있다. 상기 도전 패드(160)는 불순물이 도핑된 불순물 영역이거나, 도전 물질을 포함할 수 있다.
상기 적층 구조체(SS)에 대하여 보다 상세하게 설명한다. 상기 적층 구조체(SS)에 포함된 상기 게이트 전극들(155)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)을 따라 적층될 수 있다. 상기 게이트 전극들(155)은, 상기 게이트 전극들(155) 사이에 배치된 상기 절연막들(110)에 의해 서로 분리될 수 있다.
일 실시예에 따르면, 상기 적층 구조체(SS)의 최하부에 배치된 게이트 전극들(155)은, 도 1을 참조하여 설명한 상기 접지 선택 트랜지스터들(GST)의 게이트 전극들(155)로 이용될 수 있다. 또한, 적층 구조체(SS)의 최상부에 위치하는 상기 게이트 전극들(155)은, 도 1을 참조하여 설명한, 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들(155)로 이용될 수 있다. 최상부와 최하부의 게이트 전극들 사이의 게이트 전극들(155)은, 도 1을 참조하여 설명한, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들(155)로 이용될 수 있다.
상기 적층 구조체(SS)와 상기 채널 구조체들(CS) 사이에 수직 절연체들(140)이 개재될 수 있다. 상기 수직 절연체들(140)은 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 일 실시예에 따르면, 상기 수직 절연체들(140)은 상기 기판(100)과 접할 수 있다.
상기 수직 절연체들(140)은 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연체들(140)은 플래시 메모리 장치의 전하 저장막(미도시)을 포함할 수 있다. 이와 달리, 상기 수직 절연체들(140)은 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다. 일 실시예에 따르면, 상기 수직 절연체들(140)은 차례로 적층된 상기 전하 저장막 및 터널 절연막(미도시)을 포함할 수 있다. 다른 실시예에 따르면, 상기 수직 절연체들(140)은 상기 전하 저장막과 상기 게이트 전극들(155) 사이에 개재되는 블로킹 절연막(미도시)을 더 포함할 수 있다. 또 다른 실시예에 따르면, 상기 수직 절연체들(140)은 상기 채널 구조체들(CS)과 상기 절연막들(110) 사이에 개재되는 캡핑막(미도시)을 포함할 수도 있다.
상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막 보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일례로, 상기 터널 절연막은 실리콘 산화막일 수 있다. 상기 블록킹 절연막은 상기 전하 저장막보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일례로, 상기 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다. 상기 캡핑막은 실리콘 막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다. 또 다른 예로, 상기 캡핑막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2) 및/또는 지르코늄 산화막(ZrO2)과 같은 고유전막일 수 있다.
상기 게이트 전극들(155)의 상면 및 하면을 덮는 수평 절연체들(180)이 상기 게이트 전극들(155)과 상기 절연막들(110) 사이에 개재될 수 있다. 또한 상기 수평 절연체들(180)은 상기 게이트 전극들(155)과 상기 채널 구조체들(CS) 사이에 개재될 수 있다. 일 실시예에 따르면, 상기 채널 구조체들(CS)과 상기 수평 절연체들(180) 사이에 상기 수직 절연체들(140)이 개재될 수 있다.
상기 수평 절연체들(180)은 하나의 박막 또는 복수의 박막들로 이루어질 수 있다. 일 실시예에 따르면, 상기 수평 절연체들(180)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막(미도시)을 포함할 수 있다. 다른 실시예에 따르면, 상기 수평 절연체들(180)은 복수의 블록킹 절연막들(미도시)을 포함할 수도 있다. 또 다른 실시예에 따르면, 상기 수평 절연체들(180)은 전하 트랩형 플래시 메모리 트랜지스터의 전하 저장막(미도시) 및 블록킹 절연막(미도시)을 포함할 수도 있다.
도 2b를 참조하면, 상기 적층 구조체(SS)는 제1 방향(D1)으로 연장되는 제1 측벽(SW1) 및 상기 제1 측벽(SW1)에 대향하는 제2 측벽(SW2)을 가질 수 있다. 상기 제1 측벽(SW1)은 제1 함몰부들(S1) 및 제1 돌출부들(P1)을 가질 수 있으며, 상기 제2 측벽(SW2)은 제2 함몰부들(S2) 및 제2 돌출부들(P2)을 가질 수 있다.
평면적 관점에서, 상기 제1 함몰부들(S1)의 각각은, 상기 제1 열(R1) 중 서로 이웃하는 두 개의 상기 채널 구조체들(CS) 사이의 제1 영역(A1)으로 함몰된 것일 수 있다. 상기 제2 함몰부들(S2)의 각각은, 상기 제2 열(R2) 중 서로 이웃하는 두 개의 상기 채널 구조체들(CS) 사이의 제2 영역(A2)으로 함몰된 것일 수 있다. 즉, 상기 제1 함몰부들(S1) 및 제2 함몰부들(S2)은 각각 상기 적층 구조체(SS)의 상기 제1 측벽(SW1) 및 제2 측벽(SW2)이 함몰되어 연장된 영역일 수 있다. 상기 제1 함몰부들(S1)의 각각은 제1 방향(D1)에 따른 폭(WS1)을 가질 수 있고, 상기 폭(WS1)은 상기 제1 영역(A1)에 인접할수록 좁아질 수 있다. 상기 제2 함몰부들(S2)의 각각은 제1 방향(D1)에 따른 폭(WS2)을 가질 수 있고, 상기 폭(WS2)은 상기 제2 영역(A2)에 인접할수록 좁아질 수 있다.
평면적 관점에서, 상기 제1 돌출부들(P1)은 상기 제1 열(R1)의 채널 구조체들(CS)을 둘러싸며, 상기 제1 측벽(SW1)으로부터 돌출된 것일 수 있다. 상기 제2 돌출부들(P2)은 상기 제2 열(R2)의 채널 구조체들(CS)을 둘러싸며, 상기 제2 측벽(SW2)으로부터 돌출된 것일 수 있다. 즉, 상기 제1 돌출부들(P1)은 서로 이웃하는 두 개의 상기 제1 함몰부들(S1) 사이에 위치하는 영역들일 수 있고, 서로 이웃하는 두 개의 상기 제1 함몰부들(S1)에 의해 정의되는 영역들일 수 있다. 상기 제2 돌출부들(P2)은 서로 이웃하는 두 개의 상기 제2 함몰부들(S2) 사이에 위치하는 영역들일 수 있고, 서로 이웃하는 두 개의 상기 제2 함몰부들(S2)에 의해 정의되는 영역들일 수 있다.
일 실시예에 있어서, 상기 제1 돌출부들(P1)의 각각은, 평면적 관점에서, 상기 제1 열(R1)의 채널 구조체들(CS)을 둘러싸는 삼각형 형태일 수 있다. 상기 제2 돌출부들(P2)의 각각은, 평면적 관점에서, 상기 제2 열(R2)의 채널 구조체들(CS)을 둘러싸는 삼각형 형태일 수 있다. 이로써, 상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 지그재그로 연장된 라인 형태일 수 있다.
상기 제1 돌출부들(P1), 상기 제1 함몰부들(S1), 상기 제2 돌출부들(P2) 및 상기 제2 함몰부들(S2)은 상기 적층 구조체(SS)의 상부에서 하부로 연장될 수 있다. 즉, 상기 적층 구조체(SS)에 포함된 상기 게이트 전극들(155)의 각각은 이의 제1 측벽(SW1) 상에 제1 돌출부들(P1) 및 제1 함몰부들(S1)을 가질 수 있고, 이의 제2 측벽(SW2) 상에 제2 돌출부들(P2) 및 제2 함몰부들(S2)을 가질 수 있다. 상기 적층 구조체(SS)에 포함된 상기 절연막들(110)의 각각은 이의 제1 측벽(SW1) 상에 제1 돌출부들(P1) 및 제1 함몰부들(S1)을 가질 수 있고, 이의 제2 측벽(SW2) 상에 제2 돌출부들(P2) 및 제2 함몰부들(S2)을 가질 수 있다.
도 2b를 참조하여, 상기 적층 구조체(SS)의 형태에 대하여 보다 상세히 설명한다. 본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 지그재그로 연장된 라인 형태일 수 있다. 한편, 상기 제1 방향(D1)으로 연장된 직선 라인 형태의 비교 적층 구조체(CSS)와 비교해 본다면, 본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는, 평면적 관점에서, 더 적은 면적을 차지할 수 있다.
상기 제1 열(R1)의 채널 구조체의 중심으로부터, 이와 인접하는 상기 제1 돌출부들(P1) 중 어느 하나의 말단을 연결하는 제1 직선(L1)을 정의할 수 있다. 상기 제1 직선(L1)은, 상기 제1 열(R1)의 채널 구조체의 중심으로부터, 이와 동일한 레벨의 상기 제1 측벽(SW1)까지 상기 제2 방향(D2)으로 연장된 직선일 수 있다. 그리고, 상기 제1 열(R1)의 채널 구조체의 중심으로부터, 상기 제1 돌출부들(P1) 중 어느 하나의 측면 상의 일 지점을 연결하는 제2 직선(L2)을 정의할 수 있다. 한편, 상기 비교 적층 구조체(CSS)를 기준으로, 상기 제2 직선(L2)으로부터 연장되어 상기 비교 적층 구조체(CSS)의 측벽 상의 일 지점을 연결하는 제3 직선(L3)을 정의할 수 있다. 이때, 상기 제1 직선(L1), 제3 직선(L3) 및 상기 비교 적층 구조체(CSS)의 측면이 연결되어, 직각 삼각형이 구성될 수 있다. 상기 제1 직선(L1)의 길이는 제1 길이일 수 있고, 상기 제2 직선(L2) 및 제3 직선(L3)이 상기 제1 직선(L1)과 이루는 각도는 θ일 수 있다. 상기 θ는 -45° 내지 45°일 수 있다. 이때, 상기 제3 직선(L3)의 길이는 상기 제1 길이/cosθ일 수 있다. 도 2b에 나타난 바와 같이, 상기 제2 직선(L2)의 길이는 상기 제3 직선(L3)의 길이보다 짧을 수 있으며, 이는 상기 제1 함몰부들(S1)의 각각의 폭(WS1)이 상기 제1 영역(A1)에 인접할수록 좁아지기 때문이다. 상기 비교 적층 구조체(CSS)의 경우, 상기 제1 열(R1)의 채널 구조체와 상기 비교 적층 구조체(CSS)의 측벽 상의 일 지점과의 거리는, 상기 제3 직선(L3)의 길이(제1 길이/cosθ)와 같다. 한편, 본 발명의 일 실시예에 있어서, 상기 제1 열(R1)의 채널 구조체와 상기 적층 구조체(SS)의 측벽 상의 일 지점과의 거리는, 상기 제2 직선(L2)의 길이로서, 상기 제3 직선(L3)의 길이보다 더 짧다. 결과적으로, 본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는, 상기 비교 적층 구조체(CSS)와 비교하여, 이의 상기 제1 측벽(SW1)과 상기 제1 열(R1)의 채널 구조체들(CS)과의 거리가 더 짧을 수 있다. 상기 제2 열(R2)의 채널 구조체들(CS)과 상기 제2 함몰부들(S2)과의 관계 역시 상기 제1 열(R1)의 채널 구조체들(CS)과 상기 제1 함몰부들(S1)과의 관계와 동일할 수 있다. 즉, 본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는, 상기 비교 적층 구조체(CSS)와 비교하여, 이의 제2 측벽(SW2)과 상기 제2 열(R2)의 채널 구조체들(CS)과의 거리가 더 짧을 수 있다.
3차원 반도체 메모리 장치에 있어서, 게이트 전극들(155) 및 절연막들(110)을 적층함에 있어 메모리 셀의 밀도를 증가시키기 위해 상기 게이트 전극들(155) 및 절연막들(110)의 두께를 감소시킬 수 있다. 다만, 상기 게이트 전극들(155) 및 절연막들(110)의 두께를 감소시켜 셀의 높이를 감소시킬 경우, 셀 녹음 현상이 발생할 수 있다. 즉, 상기 셀 녹음 현상은, 예를 들어, 상기 게이트 전극들(155)을 형성할 때 발생할 수 있다. 예를 들어, 상기 절연막들(110) 사이에 금속막을 증착하여 게이트 전극들(155)을 형성할 수 있다. 다만, 셀의 높이가 감소될 경우, 상기 금속막의 전구체 물질들이 상기 절연막들(110) 사이로 원활히 침투하지 못하게 됨으로써, 증착이 콘포멀(conformal)하게 이루어지지 않을 수 있다. 특히, 상기 증착은 상기 채널 구조체들(CS)과 인접한 영역일수록, 상기 전구체 물질들이 침투되기 시작하는 상기 절연막들(110)의 측벽과 멀어지기 때문에, 상기 증착이 잘 이루어지지 않을 수 있다. 이로 인해, 형성된 상기 금속막 내부에는 심(seam) 또는 보이드(void)가 존재할 수 있으며, 상기 심 또는 보이드는 상기 금속막으로부터 형성되는 상기 게이트 전극들(155) 내부에 그대로 존재할 수 있다. 한편, 상기 심 또는 보이드는 기체를 수용할 수 있는 공간을 제공하기 때문에, 잉여 활성 가스(예를 들어, 불소가스 등)가 심 또는 보이드 내부에 수용될 수 있다. 결과적으로, 공정 진행 중에 상기 잉여 활성 가스에 의해 상기 게이트 전극들(155)이 녹아 내리는 현상이 발생할 수 있다.
한편, 본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는, 상기 적층 구조체(SS)의 상기 제1 측벽(SW1)과 상기 제1 열(R1)의 채널 구조체들(CS)과의 거리가 짧기 때문에, 상기 금속막 형성 시, 상기 전구체 물질들이 상기 채널 구조체들(CS)까지 원활하게 침투할 수 있다. 따라서, 형성된 상기 금속막은 심 또는 보이드 없이 상기 절연막들(110) 사이를 완전히 채울 수 있으며, 상기 금속막으로부터 형성된 상기 게이트 전극들(155) 역시 심 또는 보이드 없이 상기 절연막들(110) 사이의 공간을 완전히 채울 수 있다. 결론적으로, 본 발명은 추가적인 공정 없이 상기 적층 구조체(SS)의 패턴 형태만을 변화시킴으로써, 상기 셀 녹음 현상을 상당히 개선할 수 있다.
본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 지그재그로 연장된 라인 형태이므로, 단순한 직선 라인 형태인 상기 비교 적층 구조체(CSS)와 비교하여, 상기 제1 측벽(SW1) 및 제2 측벽(SW2)의 표면적이 더 넓을 수 있다. 또한, 상기 제1 측벽(SW1) 및 제2 측벽(SW2) 각각의 상기 제1 함몰부들(S1) 및 제2 함몰부들(S2)로 인해, 적층으로 인한 압력이 효과적으로 분산될 수 있다. 따라서, 상기 적층 구조체(SS)가 고층으로 적층되었을 때, 상기 적층 구조체(SS)가 쓰러지는 문제를 상당 부분 개선할 수 있다. 즉, 일 실시에에 따른 상기 적층 구조체(SS)는 구조적 안정성이 우수할 수 있다.
나아가 도 2b를 다시 참조하면, 본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는, 이와 인접하는 다른 적층 구조체(SS)와 소정의 피치(PSS)만큼 이격될 수 있다. 한편, 디자인 룰에 따라 상기 소정의 피치(PSS)는 그 값이 고정될 수 있다. 이러한 관점에서, 도 2b에 도시되진 않았지만, 상기 비교 적층 구조체(CSS)의 경우 역시 이와 인접하는 다른 비교 적층 구조체(CSS)와 소정의 피치(PSS)만큼 이격될 수 있다. 결국, 본 발명의 일 실시예에 따른 복수의 적층 구조체들(SS)의 집합은, 평면적 관점에서 상기 비교 적층 구조체(CSS)와 비교하여, 더 적은 면적을 차지할 수 있다. 따라서, 반도체 장치의 집적도를 더 향상시킬 수 있다.
도 2a 내지 도 2c를 참조하면, 상기 적층 구조체(SS) 상에 상기 적층 구조체(SS)를 가로지르는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 연장되면서, 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 한편, 상기 제1 열(R1)의 채널 구조체들(CS)의 각각은 상기 제2 열(R2)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩되지 않을 수 있다. 따라서, 상기 제1 열(R1)의 채널 구조체들(CS) 중 어느 하나와, 이와 인접하는, 상기 제2 열(R2)의 채널 구조체들(CS) 중 어느 하나는 서로 다른 비트 라인(BL)에 연결될 수 있다. 상기 비트 라인들(BL)은 콘택 플러그들(170)을 통해 상기 도전 패드(160)에 접속될 수 있다.
도 3a 및 도 3b는 본 발명의 다른 실시예들에 따른 상기 3차원 반도체 메모리 장치를 나타내는 평면도들이다. 도 3a 및 도 3b에 따른 반도체 메모리 장치들은, 평면적 관점에서 적층 구조체(SS)의 패턴 형태를 제외하고는, 앞서 도 2a 내지 도 2c를 참조하여 설명한 일 실시예에 따른 반도체 메모리 장치와 동일하다.
도 3a를 참조하면, 일 실시예에 따른 적층 구조체(SS)는 이의 제1 측벽(SW1) 상에 제1 함몰부들(S1) 및 제1 돌출부들(P1)을 가질 수 있으며, 이의 제2 측벽(SW2) 상에 제2 함몰부들(S2) 및 제2 돌출부들(P2)을 가질 수 있다. 평면적 관점에서, 상기 제1 돌출부들(P1) 및 제2 돌출부들(P2)의 각각은 사다리꼴 형태일 수 있다.
도 3b를 참조하면, 일 실시예에 따른 적층 구조체(SS)는 이의 제1 측벽(SW1) 상에 제1 함몰부들(S1) 및 제1 돌출부들(P1)을 가질 수 있으며, 이의 제2 측벽(SW2) 상에 제2 함몰부들(S2) 및 제2 돌출부들(P2)을 가질 수 있다. 평면적 관점에서, 상기 제1 돌출부들(P1) 및 제2 돌출부들(P2)의 각각은 반원 형태일 수 있다. 또한, 평면적 관점에서, 상기 제1 돌출부들(P1) 및 제1 함몰부들(S1)이 연결됨으로써, 상기 제1 측벽(SW1)은 파도 형태를 나타낼 수 있다.
즉, 본 발명에 따른 상기 제1 돌출부들(P1) 및 제2 돌출부들(P2) 각각의 형태는, 상기 제1 함몰부들(S1) 및 제2 함몰부들(S2)이 각각 제1 영역(A1) 및 제2 영역(A2)에 인접할수록 이들의 폭(WS1, WS2)이 좁아질 수 있다면, 특별히 제한되지 않는다. 상기 도 3a 및 도 3b에 따른 적층 구조체들(SS) 역시, 앞서 설명한 비교 적층 구조체(CSS)와 비교하여, 이의 상기 제1 측벽(SW1)과 상기 제1 열(R1)의 채널 구조체들(CS)과의 거리, 및 이의 상기 제2 측벽(SW2)과 상기 제2 열(R2)의 채널 구조체들(CS)과의 거리가 더 짧을 수 있다. 따라서, 추가적인 공정 없이 상기 적층 구조체(SS)의 패턴 형태만을 변화시킴으로써, 상기 셀 녹음 현상을 상당히 개선할 수 있음과 동시에 상기 적층 구조체(SS)의 구조적 안정성을 증가시킬 수 있다.
도 4a는 본 발명의 또 다른 실시예에 따른 상기 3차원 반도체 메모리 장치를 나타내는 평면도이다. 도 4b는 도 4a의 II - II'에 따른 단면도이다.
도 4a 및 도 4b에 따른 반도체 메모리 장치는, 상기 적층 구조체(SS)를 관통하고, 상기 제1 방향(D1)을 따라 서로 이격되어 배열된 채널 구조체들(CS)의 제3 열(R3) 및 제4 열(R4)을 더 포함할 수 있다. 보다 구체적으로, 상기 제3 열(R3)은, 상기 제1 열(R1)의 상기 제2 방향(D2)의 반대 방향 측에 배열될 수 있으며, 상기 제1 열(R1)과 인접하게 배치될 수 있다. 상기 제4 열(R4)은, 상기 제2 열(R2)의 상기 제2 방향(D2) 측에 배열될 수 있으며, 상기 제2 열(R2)과 인접하게 배치될 수 있다. 나아가, 상기 제1 열(R1)의 채널 구조체들(CS)의 각각은 상기 제4 열(R4)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩될 수 있다. 동시에, 상기 제1 열(R1)의 채널 구조체들(CS)의 각각은 상기 제3 열(R3)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩되지 않을 수 있다. 즉, 상기 제1 열(R1)의 채널 구조체들(CS)과 상기 제3 열(R3)의 채널 구조체들(CS)은 서로 교차로 배열되면서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 마찬가지로, 상기 제2 열(R2)의 채널 구조체들(CS)의 각각은 상기 제3 열(R3)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩될 수 있다. 동시에, 상기 제2 열(R2)의 채널 구조체들(CS)의 각각은 상기 제4 열(R4)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩되지 않을 수 있다. 즉, 상기 제2 열(R2)의 채널 구조체들(CS)과 상기 제4 열(R4)의 채널 구조체들(CS)은 서로 교차로 배열되면서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 이때, 상기 제1 열(R1)의 채널 구조체들(CS)의 각각은 상기 제2 열(R2)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩되지 않을 수 있다.
상기 적층 구조체(SS)에 포함된 게이트 전극들(155) 중, 최상부에 위치하는 상기 게이트 전극들(155)은 복수의 스트링 선택 전극들(155SSE)일 수 있다. 상기 스트링 선택 전극들(155SSE)은 상기 기판(100)의 상부면으로부터 동일한 레벨에 위치할 수 있으며, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 스트링 선택 전극들(155SSE)은 차례로 적층되고 서로 이격된 복수 층의 스트링 선택 전극들(155SSE)일 수 있다.
상기 스트링 선택 전극들(155SSE) 사이에 커팅 영역(190)이 정의될 수 있다. 상기 커팅 영역(190)은 리세스된 영역일 수 있으며, 이의 내부가 전극 분리 패턴(미도시)에 의해 채워질 수 있다. 즉, 상기 스트링 선택 전극들(155SSE)은 상기 커팅 영역(190)을 사이에 두고 서로 이격될 수 있으며, 상기 전극 분리 패턴에 의해 전기적으로도 이격될 수 있다.
상기 게이트 전극들(155)의 상면 및 하면을 덮는 수평 절연체들(180)이 상기 게이트 전극들(155)과 절연막들(110) 사이에 개재될 수 있다. 또한 상기 수평 절연체들(180)은 상기 게이트 전극들(155)과 채널 구조체들(CS) 사이에 개재될 수 있다. 나아가, 상기 수평 절연체들(180)의 일부분은 더 연장되어, 상기 스트링 선택 전극들(155SSE) 각각의 외측벽을 덮을 수 있다. 상기 외측벽은, 상기 스트링 선택 전극들(155SSE) 각각에 있어서, 상기 커팅 영역(190)으로 노출된 측벽일 수 있다. 또한, 상기 외측벽을 덮는 상기 수평 절연체들(180)의 일부분은 상기 제3 방향(D3)으로 연장되어, 상기 커팅 영역(190)의 내측벽들을 덮을 수 있다.
잔여 희생 스페이서(195)가, 상기 절연막들(110) 중 최상부에 배치된 절연막 상에 배치될 수 있다. 상기 잔여 희생 스페이서(195)는 상기 스트링 선택 전극들(155SSE)의 상기 외측벽을 덮는 상기 수평 절연체들(180)의 연장부 상에 배치될 수 있다. 상기 잔여 희생 스페이서(195)는 상기 절연막들(110)에 대하여 식각 선택비를 갖는 유전 물질을 포함할 수 있다. 계속해서, 상기 커팅 영역(190)의 양 내측벽들 상에 한 쌍의 잔여 희생 스페이서들(195)이 각각 배치될 수 있다. 상기 잔여 희생 스페이서들(195)의 각각은 상기 최상부에 배치된 절연막과 상기 전극 분리 패턴 사이에 개재될 수 있다. 상기 한 쌍의 잔여 희생 스페이서들(195)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다.
상기 적층 구조체(SS) 상에 상기 적층 구조체(SS)를 가로지르는 비트 라인들 (미도시)이 배치될 수 있다. 상기 비트 라인들은 상기 제2 방향(D2)으로 연장되면서, 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 한편, 상기 제1 열(R1)의 채널 구조체들(CS)의 각각은 상기 제4 열(R4)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩될 수 있으므로, 이들은 동일한 비트 라인에 연결될 수 있다. 상기 제2 열(R2)의 채널 구조체들(CS)의 각각은 상기 제3 열(R3)의 채널 구조체들(CS)의 각각과 상기 제2 방향(D2)으로 중첩될 수 있으므로, 이들은 동일한 비트 라인에 연결될 수 있다.
한편, 상기 스트링 선택 전극들(155SSE)은 상기 커팅 영역(190) 및 상기 전극 분리 패턴에 의해 서로 이격될 수 있기 때문에, 상기 스트링 선택 전극들(155SSE)의 각각에 서로 다른 전압을 인가할 수 있다. 따라서, 일 실시예에 따른 상기 3차원 반도체 메모리 장치의 프로그램 동작에 있어서, 상기 스트링 선택 전극들(155SSE)을 포함하는 스트링 선택 트렌지스터들(SST) 각각을 선택적으로 턴-온 또는 턴-오프할 수 있다.
도 4a 및 도 4b를 참조하여 설명한 일 실시예에 따른 상기 적층 구조체(SS)와 같이, 상기 채널 구조체들(CS)이 제2 방향(D2)으로 복수의 열들을 이루며 나열될 경우, 앞서 도 2a 내지 도 2c를 참조하여 설명한 일 실시예에 따른 적층 구조체(SS)보다 평면적 면적은 더 넓어질 수 있다. 이는 상기 제1 방향(D1)으로 연장된 직선 라인 형태의 비교 적층 구조체(CSS)에 있어서도 동일하다. 이 경우, 앞서 설명한 바와 같이 절연막들(110) 사이에 금속막을 증착함에 있어 심 또는 보이드의 형성이 더 심화될 수 있다. 이는, 금속막의 전구체 물질들이 침투해 들어가야 할 거리가 더 길어지기 때문이다. 특히 상기 비교 적층 구조체(CSS)의 경우에는, 평면적 관점에서, 일 실시예에 따른 상기 적층 구조체(SS)에 비해 더 넓은 면적을 갖기 때문에, 앞서 설명한 셀 녹음 현상이 더욱 분명히 발생할 수 있다. 한편, 본 발명의 일 실시예에 따른 상기 적층 구조체(SS)는 지그재그의 패턴 형태를 가짐으로써, 상기 비교 적층 구조체(CSS)와 비교하여 상기 금속막의 전구체 물질들이 침투해 들어가야 할 거리를 더욱 최소화할 수 있다. 따라서, 상기 셀 녹음 현상을 최소화할 수 있다.
이상 도 4a 및 도 4b를 참조하여 설명한 반도체 메모리 장치는, 위와 같이 특별히 설명한 내용을 제외하고는, 앞서 도 2a 내지 도 2c를 참조하여 설명한 일 실시예에 따른 반도체 메모리 장치와 동일하다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5h는 도 2b의 I-I'에 대응되는 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 희생막들(151) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여, 박막 구조체(TS)가 형성될 수 있다. 상기 기판(100)은 일례로, 실리콘 기판(100), 게르마늄 기판(100) 또는 실리콘-게르마늄 기판(100)일 수 있다.
상기 희생막들(151)은 상기 절연막들(110)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 상기 희생막들(151) 및 상기 절연막들(110)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 실시예에 따르면, 상기 희생막들(151)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(151) 중 최하부 및 최상부의 희생막들(151)은 그것들 사이에 위치한 희생막들(151)에 비해 두껍게 형성될 수 있다. 상기 절연막들(110)은 동일한 두께를 가지거나, 상기 절연막들(110) 중 일부는 두께가 다를 수도 있다.
상기 희생막들(151) 및 상기 절연막들(110)은 일례로, 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다.
일 실시예에 따르면, 상기 희생막들(151) 및 상기 절연막들(110)은 절연 물질로 형성되되, 서로 다른 식각 선택성을 가질 수 있다. 예를 들어, 상기 희생막들(151)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 상기 절연막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 상기 희생막들(151)과 다른 물질일 수 있다. 일례로, 상기 희생막들(151)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 상기 희생막들(151)은 도전 물질로 형성되고, 상기 절연막들(110)은 절연 물질로 형성될 수도 있다.
이에 더하여, 상기 기판(100)과 상기 박막 구조체(TS) 사이에 하부 절연막(105)이 형성될 수 있다. 일례로, 상기 하부 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 상기 하부 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 상기 하부 절연막(105)은 그 위에 형성되는 상기 희생막들(151) 및 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
도 5b를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 채널 홀들(200)이 형성될 수 있다. 상기 채널 홀들(200)은 평면적 관점에서 제1 방향(D1)을 따라 배열될 수 있다. 일 실시예에 따르면, 상기 채널 홀들(200)은 상기 제1 방향(D1)을 따라 배열되면서 제1 열(R1) 및 제2 열(R2)을 이룰 수 있다. 상기 제2 열(R2)은, 상기 제1 열(R1)의 상기 제2 방향(D2)의 반대 방향 측에 배열될 수 있다. 즉, 상기 제1 열(R1) 및 제2 열(R2)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 나아가, 상기 제1 열(R1)의 채널 홀들(200)의 각각은 상기 제2 열(R2)의 채널 홀들(200)의 각각과 상기 제2 방향(D2)으로 중첩되지 않을 수 있다. 즉, 상기 제1 열(R1)의 채널 홀들(200)과 상기 제2 열(R2)의 채널 홀들(200)은 서로 교차로 배열되면서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다(도 2b 참조).
상기 채널 홀들(200)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 채널 홀들(200)이 형성될 영역을 정의하는 개구부들을 갖는 제1 마스크 패턴들을 형성하는 것, 및 상기 제1 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴들은 상기 희생막들(151) 및 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다. 또한, 식각 공정에 의해 상기 채널 홀들(200)의 하부의 폭이 상기 채널 홀들(200)의 상부의 폭보다 좁을 수 있다. 이 후, 상기 제1 마스크 패턴들이 제거될 수 있다.
도 5c를 참조하면, 상기 채널 홀들(200)의 내벽을 덮으며, 상기 기판(100)을 노출시키는 수직 절연체들(140) 및 제1 반도체 패턴(130)들이 형성될 수 있다. 구체적으로, 상기 채널 홀들(200)이 형성된 결과물 상에, 상기 채널 홀들(200)의 내벽을 덮는 수직 절연막 및 제 1 반도체막이 차례로 형성될 수 있다. 상기 수직 절연막 및 상기 제 1 반도체막은 상기 채널 홀들(200)의 일부를 채울 수 있다. 상기 수직 절연막 및 상기 제 1 반도체막의 두께의 합은 상기 채널 홀들(200)의 각각의 폭의 절반보다 작을 수 있다. 즉, 상기 채널 홀들(200)은 상기 수직 절연막 및 상기 제 1 반도체막에 의해 완전하게 채워지지 않을 수 있다. 나아가, 상기 수직 절연막은 상기 채널 홀들(200)에 의해 노출된 상기 기판(100)의 상면을 덮을 수 있다. 상기 수직 절연막은 복수의 박막들로 형성될 수 있으며, 예를 들어, 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
상기 수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 일례로, 상기 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 상기 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
일 실시예에 따르면, 도시되진 않았으나, 상기 수직 절연막은 차례로 적층된 블로킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 상기 블로킹 절연막은 상기 채널 홀들(200)에 의해 노출된 상기 희생막들(151) 및 상기 절연막들(110)의 측벽들과 상기 기판(100)의 상면을 덮을 수 있다. 상기 블로킹 절연막은 일례로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막은 트랩 절연막, 또는 도전성 나노 돗들을 포함하는 절연막을 포함할 수 있다. 일례로, 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일례로, 상기 터널 절연막은 실리콘 산화막일 수 있다.
상기 제1 반도체막은 상기 수직 절연막 상에 형성될 수 있다. 일 실시예에 따르면, 상기 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
상기 수직 절연막 및 상기 제1 반도체막이 차례로 형성된 후, 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하여 상기 기판(100)이 노출될 수 있다. 이에 따라, 상기 채널 홀들(200)의 내벽에 상기 제1 반도체 패턴(130)들 및 상기 수직 절연체들(140)이 형성될 수 있다. 상기 수직 절연체들(140) 및 상기 제1 반도체 패턴(130)들은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 기판(100)의 상면이 리세스될 수도 있다.
이에 더하여, 상기 제1 반도체막 및 상기 수직 절연막에 대한 이방성 식각의 결과로서, 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 수직 절연체들(140) 및 상기 제1 반도체 패턴(130)들은 상기 채널 홀들(200) 내에 국소적으로 형성될 수 있다.
도 5d를 참조하면, 상기 수직 절연체들(140) 및 상기 제1 반도체 패턴(130)들이 형성된 결과물 상에, 제2 반도체 패턴(135)들 및 수직 절연 패턴들(150)이 형성될 수 있다. 구체적으로, 도 5c를 참조하여 설명한 결과물 상에, 제2 반도체막 및 절연막이 차례로 형성될 수 있다. 상기 제2 반도체막은 상기 채널 홀들(200)을 완전히 매립하지 않는 두께로, 상기 채널 홀들(200) 내에 콘포멀하게 형성될 수 있다. 상기 제2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 상기 절연막은 상기 채널 홀들(200)의 내부를 완전히 채우도록 형성될 수 있다. 상기 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 이 후, 상기 제2 반도체막 및 상기 절연막을 평탄화하여 상기 박막 구조체(TS)의 상면을 노출함으로써, 상기 채널 홀들(200) 내에 상기 제2 반도체 패턴(135)들 및 상기 수직 절연 패턴들(150)이 국소적으로 형성될 수 있다.
상기 제2 반도체 패턴(135)들은 상기 채널 홀들(200) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 제2 반도체 패턴(135)들은 상기 채널 홀들(200)을 채우는 필라(pillar) 형태로 형성될 수도 있다.
상기 수직 절연 패턴들(150)은 상기 제2 반도체 패턴(135)이 형성된 상기 채널 홀들(200)의 내부를 채우도록 형성될 수 있다.
도 5e를 참조하면, 상기 박막 구조체(TS)를 패터닝하여 상기 기판(100)을 노출시키는 트렌치들(210)이 형성될 수 있다. 상기 트렌치들(210)은 상기 채널 홀들(200)이 상기 제1 방향(D1)을 따라 배열되어 이루어진 열(row)의 일 측에 형성될 수 있다. 상기 채널 홀들(200)이 복수의 열들(rows)을 포함하는 경우, 상기 트렌치들(210)은 상기 채널 홀들(200)의 제1 열(R1)의 일측 및 상기 채널 홀들(200)의 제2 열(R2)의 일측에 각각 형성될 수 있다.
상기 트렌치들(210)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(210)이 형성될 평면적 위치를 정의하는 제2 마스크 패턴들(MP)을 형성하는 것, 및 상기 제2 마스크 패턴들(MP)을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 트렌치들(210)은 상기 희생막들(151) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서, 상기 트렌치들(210)은 제1 방향(D1)으로 연장된 라인 형태 일 수 있으며, 수직적 깊이에 있어서, 상기 트렌치들(210)은 상기 기판(100)의 상면을 노출시키도록 형성될 수 있다. 또한, 상기 트렌치들(210)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
도 6은 도 5e에 있어서, 상기 박막 구조체(TS) 상에 형성된 상기 제2 마스크 패턴들(MP)을 나타내는 평면도이다.
구체적으로, 상기 도 6을 참조하면, 상기 제2 마스크 패턴들(MP)은 이의 제1 측(SWR1) 상에 제1 돌출영역들(PR1) 및 제1 함몰영역들(SR1)을 가질 수 있다. 나아가 상기 제2 마스크 패턴들(MP)은 상기 제1 측(SWR1)의 반대편에 위치하는 제2 측(SWR2) 상에 제2 돌출영역들(PR2) 및 제2 함몰영역들(SR2)을 가질 수 있다. 상기 제1 함몰영역들(SR1)의 각각은, 상기 제1 열(R1) 중 서로 이웃하는 두 개의 상기 채널 홀의 위쪽 영역들(CSR) 사이의 제3 영역(A3)으로 함몰된 것일 수 있다. 상기 제2 함몰영역들(SR2)의 각각은, 상기 제2 열(R2) 중 서로 이웃하는 두 개의 상기 채널 홀의 위쪽 영역들(CSR) 사이의 제4 영역(A4)으로 함몰된 것일 수 있다. 상기 제1 함몰영역들(SR1)의 각각은 제1 방향(D1)에 따른 폭(WSR1)을 가질 수 있고, 상기 폭(WSR1)은 상기 제3 영역(A3)에 인접할수록 좁아질 수 있다. 상기 제2 함몰영역들(SR2)의 각각은 제1 방향(D1)에 따른 폭(WSR2)을 가질 수 있고, 상기 폭(WSR2)은 상기 제4 영역(A4)에 인접할수록 좁아질 수 있다.
평면적 관점에서, 상기 제1 돌출영역들(PR1)은 상기 제1 열(R1)의 채널 홀의 위쪽 영역들(CSR)을 둘러싸며, 상기 제1 측(SWR1)으로부터 돌출된 것일 수 있다. 상기 제2 돌출영역들(PR2)은 상기 제2 열(R2)의 채널 홀의 위쪽 영역들(CSR)을 둘러싸며, 상기 제2 측(SWR2)으로부터 돌출된 것일 수 있다. 즉, 상기 제1 돌출영역들(PR1)은 서로 이웃하는 두 개의 상기 제1 함몰영역들(SR1) 사이에 위치하는 영역들일 수 있고, 서로 이웃하는 두 개의 상기 제1 함몰영역들(SR1)에 의해 정의되는 영역들일 수 있다. 상기 제2 돌출영역들(PR2)은 서로 이웃하는 두 개의 상기 제2 함몰영역들(SR2) 사이에 위치하는 영역들일 수 있고, 서로 이웃하는 두 개의 상기 제2 함몰영역들(SR2)에 의해 정의되는 영역들일 수 있다. 즉, 상기 제2 마스크 패턴들(MP)은 상기 제1 방향(D1)으로 지그재그로 연장된 라인 형태일 수 있다. 따라서 보다 구체적으로, 상기 트렌치들(210) 역시 제1 방향(D1)으로 지그재그로 연장된 라인 형태 일 수 있다.
상기 제2 마스크 패턴들(MP)을 이용하여, 이와 대응하는 적층 구조체(SS)의 패턴 형태를 형성할 수 있다. 상기 적층 구조체(SS)의 패턴 형태는 앞서 도 2b, 도 3 및 도 4를 참조하여 설명한 실시예들과 같다.
도 5f를 참조하면, 상기 트렌치들(210)에 의하여 노출된 상기 희생막들(151)을 선택적으로 제거하여 리세스 영역들이 형성될 수 있다. 상기 리세스 영역들은 상기 트렌치들(210)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 절연체들(140)의 측벽을 노출시키도록 형성될 수 있다.
나아가, 상기 리세스 영역들의 일부를 채우는 수평 절연체들(180)이 형성될 수 있다. 상기 수평 절연체들(180)은 상기 리세들 영역들의 내벽을 덮도록 형성될 수 있다. 상기 수평 절연체들(180) 상에 상기 리세스 영역들의 잔부를 채우는 게이트 전극들(155)이 형성될 수 있다. 상기 수평 절연체들(180) 및 상기 게이트 전극들(155)을 형성하는 것은, 상기 리세스 영역들을 차례로 채우는 수평막 및 게이트막(예를 들어, 금속막)을 차례로 형성한 후, 상기 트렌치들(210) 내에서 상기 수평막 및 상기 게이트막을 제거하는 것을 포함할 수 있다. 상기 수평 절연체들(180)은 정보 저장막을 포함할 수 있다. 상기 수평 절연체들(180)은, 상기 수직 절연체들(140)과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 절연체들(180)은 전하트랩형 비휘발성 메모리 트랜지스터의 블로킹 유전막을 포함할 수 있다.
앞서 설명한 바와 같이, 수평막 및 게이트막을 형성함에 있어, 리세스 영역들 내부로 전구체 물질들이 원활히 침투하지 못하게 됨으로써, 심 또는 보이드가 형성되는 문제가 발생할 수 있다. 상기 심 또는 보이드는 내부에 잉여 활성 가스를 수용함으로써, 게이트 전극이 녹아 내리는 셀 녹음 현상을 유발할 수 있다. 한편 본 발명의 일 실시예에 따르면, 도 6을 참조하여 설명한 상기 제2 마스크 패턴들(MP)에 의해 상기 박막 구조체(TS)가 지그재그 형태의 패턴을 이루도록 식각될 수 있다. 이로써, 상기 리세스 영역들의 상기 제2 방향(D2)으로의 길이가 줄어들 수 있다. 따라서, 상기 수평막 및 게이트막은 상기 심 또는 보이드의 형성 없이 상기 리세스 영역들 내에 채워질 수 있다. 즉, 본 발명은 상기 마스크 패턴 형태만을 변화시킴으로써, 추가적인 공정 없이도 상기 셀 녹음 현상을 상당히 개선할 수 있다.
차례로 적층된 상기 게이트 전극들(155) 및 상기 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
도 5g를 참조하면, 상기 게이트 전극들(155)이 형성된 후, 상기 기판(100)에 공통 소스 영역들(120)이 형성될 수 있다. 상기 공통 소스 영역들(120)은 이온 주입 공정을 통해 형성될 수 있고, 상기 트렌치들(210)에 의해 노출된 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소스 영역들(120)은 상기 기판(100)과 PN 접합을 구성할 수 있다. 플래시 메모리 장치를 위한 본 발명의 일 실시예에 따르면, 상기 공통 소스 영역들(120)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 공통 소스 영역들(120)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 공통 소스 영역들(120)은, 서로 다른 복수의 공통 소스 영역들(120)을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 소스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 5h를 참조하면, 상기 공통 소스 영역들(120) 상에 상기 트렌치들(210)을 채우는 전극 분리 패턴(300)이 형성될 수 있다. 상기 전극 분리 패턴(300)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 하나로 형성될 수 있다.
이에 더하여, 상기 제1 반도체 패턴(130)들 및 제2 반도체 패턴(135)들에 접속되는 도전 패드들(160)이 형성될 수 있다. 상기 도전 패드들(160)은 상기 제1 반도체 패턴(130)들 및 제2 반도체 패턴(135)들의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 상기 도전 패드들(160)은 이들의 아래에 위치하는 상기 제1 반도체 패턴(130)들 및 제2 반도체 패턴(135)들과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
상기 도전 패드들(160)에 접속되는 콘택 플러그들(170) 및 상기 콘택 플러그들(170)에 연결되는 비트 라인(BL)이 형성될 수 있다. 상기 비트 라인(BL)은 상기 콘택 플러그를 통해 상기 제1 반도체 패턴(130)들 및 제2 반도체 패턴(135)들에 전기적으로 연결될 수 있다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 7을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 8을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 110: 절연막들
120: 공통 소스 영역들 130, 135: 반도체 패턴들
140: 수직 절연체들 150: 수직 절연 패턴들
160: 도전 패드들 170: 콘택 플러그들
180: 수평 절연체들
SS: 적층 구조체 TS: 박막 구조체
CS: 채널 구조체들

Claims (10)

  1. 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연막들을 포함하고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 적층 구조체; 및
    상기 적층 구조체를 관통하고, 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들의 제1 열을 포함하고,
    상기 적층 구조체는 상기 제1 방향으로 연장되는 제1 측벽을 가지고,
    상기 제1 측벽은 제1 함몰부들 및 서로 이웃하는 두 개의 상기 제1 함몰부들에 의해 정의되는 제1 돌출부들을 가지며,
    상기 제1 함몰부들의 각각은:
    상기 제1 열 중 서로 이웃하는 두 개의 상기 채널 구조체들 사이의 제1 영역으로 함몰되며, 및
    상기 제1 방향에 따른 폭을 가지고, 상기 폭은 상기 제1 영역에 인접할수록 좁아지는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 함몰부들은 상기 적층 구조체의 상부에서 하부로 연장되는 반도체 장치.
  3. 제1항에 있어서,
    상기 적층 구조체를 관통하고, 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들의 제2 열을 더 포함하고
    상기 제1 열 및 제2 열은, 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되며,
    상기 적층 구조체는, 상기 제1 방향으로 연장되며 상기 제1 측벽에 대향하는 제2 측벽을 가지고,
    상기 제2 측벽은 제2 함몰부들 및 서로 이웃하는 두 개의 상기 제2 함몰부들에 의해 정의되는 제2 돌출부들을 가지며,
    상기 제2 함몰부들의 각각은:
    상기 제2 열 중 서로 이웃하는 두 개의 상기 채널 구조체들 사이의 제2 영역으로 함몰되며, 및
    상기 제1 방향에 따른 폭을 가지고, 상기 폭은 상기 제2 영역에 인접할수록 좁아지는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 열의 채널 구조체들의 각각은 상기 제2 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되지 않는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 열과 상기 제2 열 사이에서, 상기 적층 구조체를 관통하고 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들의 제3 열 및 제4 열을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 열의 채널 구조체들의 각각은 상기 제4 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되며,
    상기 제2 열의 채널 구조체들의 각각은 상기 제3 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되며,
    상기 제1 열의 채널 구조체들의 각각은 상기 제2 열의 채널 구조체들의 각각과 상기 제2 방향으로 중첩되지 않는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 돌출부들의 각각은 삼각형, 사다리꼴 또는 반원의 형태인 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 열의 채널 구조체의 중심으로부터, 이와 인접하는 상기 제1 돌출부들 중 어느 하나의 말단을 연결하는 제1 직선의 길이는 제1 길이이고,
    상기 제1 열의 채널 구조체의 중심으로부터, 상기 제1 돌출부들 중 어느 하나의 측면 상의 일 지점을 연결하는 제2 직선의 길이는 제2 길이이고,
    상기 제1 직선과 제2 직선은 θ의 각도를 이루며, 상기 θ는 -45° 내지 45°이고,
    상기 제2 길이는 상기 제1 길이/cosθ 보다 짧은 반도체 장치.
  9. 제1항에 있어서,
    상기 적층 구조체와 상기 채널 구조체들 사이에 개재되는 수직 절연체들을 포함하고,
    상기 수직 절연체들의 각각은 전하 저장막을 포함하는 반도체 장치.
  10. 제1항에 있어서, 상기 게이트 전극들은 상기 절연막들 사이의 공간을 완전히 채우는 반도체 장치.
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