KR20210015102A - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

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윤정호
황철성
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조영진
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Abstract

비휘발성 메모리 장치 및 그 동작 방법을 제공한다. 비휘발성 메모리 장치는 반도체층 및 저항 변화층을 포함하는 수직 적층형 구조의 메모리 셀 어레이, 독출 모드시 상기 메모리 셀 어레이 중 비선택 메모리 셀의 반도체층에만 전류-온시키는 제1 전압을 인가하고, 셀 어레이 중 선택 메모리 셀의 반도체층 및 저항 변화층 모두에 전류-온시키는 제2 전압을 인가하도록 제어하는 제어 로직을 포함한다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF THE SAME}
본 개시는 비휘발성 메모리 장치 및 이의 동작 방법에 관한다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원이 끊어진 상태에서도 정보를 유지하고 있어 전원이 공급되면 다시 저장된 정보를 사용할 수 있는 다수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치의 일 예로서, 비휘발성 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
최근에는 때 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 3차원(또는 수직형, Vertical) NAND(VNAND)를 사용하는 연구가 진행 중이다.
특히, 고집적 저전력 특성을 가지며, 메모리 셀에 랜덤 엑세스(random access)가 가능한 기술이 요구된다.
저항 상태가 선형 스케일 형태로 분포할 수 있는 비휘발성 메모리 및 그 동작 방법을 제공한다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 개시의 제1 측면은, 비휘발성 메모리 장치는 반도체층 및 저항 변화층을 포함하는 수직 적층형 구조의 메모리 셀 어레이; 독출 모드시, 상기 메모리 셀 어레이 중 비선택 메모리 셀의 반도체층에만 전류-온시키는 제1 전압을 인가하고, 상기 셀 어레이 중 선택 메모리 셀의 반도체층 및 저항 변화층 모두에 전류-온시키는 제2 전압을 인가하도록 제어하는 제어 로직; 및 상기 선택 메모리 셀에 독출 전압을 인가하는 비트 라인;을 포함한다.
그리고, 상기 제2 전압의 절대값은 상기 제1 전압의 절대값보다 작을 수 있다.
또한, 상기 제2 전압의 절대값은, 상기 메모리 셀 어레이 중 상기 선택 메모리 셀의 저항 변화층에만 전류-온 시키는 제3 전압의 절대값보다 클 수 있다.
그리고, 프로그램 모드시, 상기 제어 로직은, 상기 비선택 메모리 셀의 반도체층에만 전류-온시키는 제1 전압을 인가하고, 상기 선택 메모리 셀의 저항 변화층에만 전류-온시키는 상기 제3 전압을 인가하도록 제어하고, 상기 비트라인은, 상기 선택 메모리 셀에 프로그램 전압을 인가할 수 있다.
또한, 상기 제2 전압의 크기는, 상기 선택 메모리 셀의 반도체층의 저항이 104Ω 내지 1012 Ω이 되도록 하는 크기일 수 있다.
그리고, 상기 제2 전압의 크기는, 상기 선택 메모리 셀의 반도체층 및 저항 변화층의 합성 저항의 최소 값에 대한 최대값의 비가 10이하가 되도록 하는 크기일 수 있다.
또한, 상기 제2 전압의 크기는, 상기 선택 메모리 셀에 대응하는 반도체층의 저항이 상기 선택 메모리 셀에 대응하는 저항 변화층의 최소 저항 이상이 되도록 하는 크기일 수 있다.
그리고, 상기 제2 전압의 크기는, 상기 선택 메모리 셀에 대응하는 반도체층의 저항이 상기 선택 메모리 셀에 대응하는 저항 변화층의 최대 저항 이하가 되도록 하는 크기일 수 있다.
또한, 상기 선택 메모리 셀의 상기 반도체층과 상기 저항 변화층은 병렬 연결 구조일 수 있다.
그리고, 상기 메모리 셀 어레이는, 제 1 방향으로 연장된 반도체층(semiconducting layer); 상기 제 1 방향과 수직한 제 2 방향을 따라 연장되고, 서로 교번적으로 배치된 복수의 게이트(gate) 및 복수의 절연체(insulating layer); 상기 복수의 게이트 및 상기 복수의 절연체, 상기 반도체층 사이에서 상기 제 1 방향을 따라 연장되는 게이트 절연층; 및 상기 반도체층상에 상기 제1 방향으로 연장된 저항 변화층;을 포함할 수 있다.
또한, 상기 저항 변화층은, 상기 반도체층과 접할 수 있다.
그리고, 상기 저항 변화층은, 상기 반도체층을 사이에 두고 상기 게이트 절연층과 이격 배치될 수 있다.
또한, 상기 저항 변화층은, 산소 공공에 의한 현상 또는 전자의 트랩/디트랩에 의한 전류 전도 메커니즘에 의해 저항이 변하는 물질을 포함할 수 있다.
그리고, 상기 저항 변화층은, 전이금속산화물 및 질화물 중 적어도 하나를 포함할 수 있다.
한편, 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 반도체층 및 저항 변화층을 포함하는 수직 적층형 구조의 메모리 셀 어레이 중 비선택 메모리 셀의 반도체층에만 전류-온시키는 제1 전압을 인가하고, 상기 메모리 셀 어레이 중 선택 메모리 셀의 반도체층 및 저항 변화층 모두에 전류-온시키는 제2 전압을 인가시키는 단계; 및 상기 메모리 셀 어레이 중 선택 메모리 셀에 독출 전압을 인가하는 단계;를 포함한다.
그리고, 상기 제2 전압의 절대값은 상기 제1 전압의 절대값보다 작을 수 있다.
또한, 상기 제2 전압의 절대값은, 상기 메모리 셀 어레이 중 상기 선택 메모리 셀의 저항 변화층에만 전류-온 시키는 제3 전압의 절대값보다 클 수 있다.
그리고, 상기 제2 전압의 크기는, 상기 선택 메모리 셀의 반도체층 및 저항 변화층의 합성 저항의 최소 값에 대한 최대값의 비가 10이하가 되도록 하는 크기일 수 있다.
또한, 상기 제2 전압의 크기는, 상기 선택 메모리 셀에 대응하는 반도체층의 저항이 상기 선택 메모리 셀에 대응하는 저항 변화층의 최소 저항 이상이 되도록 하는 크기일 수 있다.
그리고, 상기 선택 메모리 셀의 반도체층과 저항 변화층은 병렬 연결 구조일 수 있다.
본 개시에 따르면, 비휘발성 메모리 장치의 메모리 셀에 저항 변화층 뿐만 아니라 반도체층도 저항이 될 수 있는 범위의 전압을 인가함으로써 메모리 셀의 저항값을 선형 스케일 범위로 분포시킬 수 있다.
이는 비휘발성 메모리 장치에서 출력되는 전류의 균일성을 향상시킬 수 있다. 그리고, 비휘발성 메모리 장치의 전류을 검출하는 검출 증폭기와의 접합이 용이해질 수 있다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 따른 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 1에 따른 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 일 실시예에 따른 메모리 블록에 대응하는 등가 회로를 나타내는 도면이다.
도 5는 일 실시예에 따른 메모리 블록에 대응하는 물리적 구조를 나타내는 도면이다.
도 6a는 도 5에 도시된 메모리 블록의 XZ평면의 단면을 나타내는 도면이다. ㄷ
도 6b는 도 5에 도시된 메모리 블록의 YZ평면의 단면을 나타내는 도면이다.
도 7은 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 모드시 도 4에 따른 메모리 블록의 등가 회로를 나타내는 도면이다.
도 8a 및 도 8b는 일 실시예에 따른 프로그램 모드시 저항 변화층에서 전류 이동과 관련된 도면이다.
도 9는 일 실시예에 따른 메모리 블록의 독출 모드시의 회로를 나타내는 도면이다.
도 10은 일 실시예에 따른 독출 모드시 선택 메모리 셀에서 전류 이동과 관련된 도면이다.
도 11a는 저항 변화층에만 전류가 흐를 때의 저항 분포를 나타낸 도면이다.
도 11b는 저항 변화층과 반도체층에 전류가 흐를 때의 저항 분포를 나타낸 도면이다.
본 명세서에서 다양한 곳에 등장하는 "일부 실시예에서" 또는 "일 실시예에서" 등의 어구는 반드시 모두 동일한 실시예를 가리키는 것은 아니다.
본 개시의 일부 실시예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들의 일부 또는 전부는, 특정 기능들을 실행하는 다양한 개수의 하드웨어 및/또는 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 본 개시의 기능 블록들은 하나 이상의 마이크로프로세서들에 의해 구현되거나, 소정의 기능을 위한 회로 구성들에 의해 구현될 수 있다. 또한, 예를 들어, 본 개시의 기능 블록들은 다양한 프로그래밍 또는 스크립팅 언어로 구현될 수 있다. 기능 블록들은 하나 이상의 프로세서들에서 실행되는 알고리즘으로 구현될 수 있다. 또한, 본 개시는 전자적인 환경 설정, 신호 처리, 및/또는 데이터 처리 등을 위하여 종래 기술을 채용할 수 있다. “매커니즘”, “요소”, “수단” 및 “구성”등과 같은 용어는 넓게 사용될 수 있으며, 기계적이고 물리적인 구성들로서 한정되는 것은 아니다.
또한, 도면에 도시된 구성 요소들 간의 연결 선 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것일 뿐이다. 실제 장치에서는 대체 가능하거나 추가된 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들에 의해 구성 요소들 간의 연결이 나타내어질 수 있다.
본 명세서에서 사용되는 “구성된다” 또는 “포함한다” 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다. 이하 첨부된 도면을 참조하면서 오로지 예시를 위한 실시예에 의해 상세히 설명하기로 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
이하 첨부된 도면을 참고하여 본 개시를 상세히 설명하기로 한다.
도 1은 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)에 대한 제어 동작을 수행하며, 일 예로서 메모리 콘트롤러(100)는 메모리 장치(200)에 어드레스(ADD) 및 커맨드(CMD)를 제공함으로써, 메모리 장치(200)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 수행할 수 있다. 또한, 프로그램 동작을 위한 데이터와 독출된 데이터가 메모리 콘트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210) 및 전압 발생부(220)를 포함할 수 있다. 메모리 셀 어레이(210)는 복수 개의 워드 라인들과 복수 개의 비트 라인들이 교차하는 영역들에 배치되는 복수 개의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)는 데이터를 비휘발성하게 저장하는 비휘발성 메모리 셀들을 포함할 수 있으며, 비휘발성 메모리 셀들로서, 메모리 셀 어레이(210)는 낸드(NAND) 플래시 메모리 셀 어레이(210) 또는 노어(NOR) 플래시 메모리 셀 어레이(210) 등의 플래시 메모리 셀들을 포함할 수 있다. 이하에서는, 메모리 셀 어레이(210)가 플래시 메모리 셀 어레이(210)를 포함하고, 이에 따라 메모리 장치(200)가 비휘발성 메모리 장치임을 가정하여 본 개시의 실시예들을 상술하기로 한다.
메모리 콘트롤러(100)는 기록/독출 제어부(110), 전압 제어부(120) 및 데이터 판별부(130)를 포함할 수 있다.
기록/독출 제어부(110)는 메모리 셀 어레이(210)에 대한 프로그램/독출 및 소거 동작을 수행하기 위한 어드레스(ADD) 및 커맨드(CMD)를 생성할 수 있다. 또한, 전압 제어부(120)는 비휘발성 메모리 장치(200) 내에서 이용되는 적어도 하나의 전압 레벨을 제어하기 전압 제어신호를 생성할 수 있다. 일예로서, 전압 제어부(120)는 메모리 셀 어레이(210)로부터 데이터를 독출하거나, 메모리 셀 어레이(210)에 데이터를 프로그램하기 위한 워드 라인의 전압 레벨을 제어하기 위한 전압 제어신호를 생성할 수 있다.
한편, 데이터 판별부(130)는 메모리 장치(200)로부터 독출된 데이터에 대한 판별 동작을 수행할 수 있다. 예컨대, 메모리 셀들로부터 독출된 데이터를 판별하여, 상기 메모리 셀들 중 온 셀(on cell) 및/또는 오프 셀(off cell)의 개수를 판별할 수 있다. 일 동작예로서, 다수의 메모리 셀들에 대해 프로그램이 수행되면, 소정의 독출 전압을 이용하여 상기 메모리 셀들의 데이터의 상태를 판별함으로써, 모든 셀들에 대해 정상적으로 프로그램이 완료되었는지가 판별될 수 있다.
한편, 메모리 장치(200)는 메모리 셀 어레이(210) 및 전압 발생부(220)를 포함할 수 있다. 전술한 바와 같이 메모리 셀 어레이(210)는 비휘발성 메모리 셀들을 포함할 수 있으며, 일예로서 메모리 셀 어레이(210)는 플래시 메모리 셀들을 포함할 수 있다. 또한, 플래시 메모리 셀들은 다양한 형태로 구현될 수 있으며, 예컨대 메모리 셀 어레이(210)는 3차원(또는 수직형, Vertical) NAND(VNAND) 메모리 셀들을 포함할 수 있다.
도 2는 도 1에 따른 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 2에 도시된 바와 같이, 메모리 장치(200)는 로우 디코더(230), 입출력 회로(240) 및 제어 로직(250)을 더 포함할 수 있다.
메모리 셀 어레이(210)는 하나 이상의 스트링 선택 라인들(SSL), 복수 개의 워드 라인(WL)들(WL1~WLm, 노멀 워드 라인(WL) 및 더미 워드 라인(WL)을 포함) 및 하나 이상의 공통 소스 라인들(CSLs)에 연결될 수 있으며, 또한 복수 개의 비트 라인들(BL1~BLn)에 연결될 수 있다. 전압 발생부(220)는 하나 이상의 워드 라인 전압들(V1~Vi)을 발생시킬 수 있으며, 상기 워드 라인 전압들(V1~Vi)은 로우 디코더(230)로 제공될 수 있다. 비트 라인들을 통해 프로그램/독출/소거 동작을 위한 신호가 메모리 셀 어레이(210)에 인가될 수 있다.
또한, 프로그램될 데이터는 입출력 회로(240)를 통해 메모리 셀 어레이(210)로 제공될 수 있으며, 또한 독출된 데이터는 입출력 회로(240)를 통해 외부(예를 들어, 메모리 컨트롤러)로 제공될 수 있다. 제어 로직(250)은 메모리 동작과 관련된 각종 제어신호들을 로우 디코더(230), 전압 발생부(220)로 제공할 수 있다.
로우 디코더(230)의 디코딩 동작에 따라, 워드 라인 전압들(V1~Vi)은 각종 라인(WL)들(SSLs, WL1~WLm, CSLs)에 제공될 수 있다. 예컨대, 워드 라인 전압들(V1~Vi)은 스트링 선택 전압, 워드 라인 전압 및 접지 선택 전압들을 포함할 수 있으며, 스트링 선택 전압은 하나 이상의 스트링 선택 라인(SSLs)에 제공되고, 워드 라인 전압은 하나 이상의 워드 라인(WL)에 제공되며, 접지 선택 전압은 하나 이상의 공통 소스 라인(CSLs)에 제공될 수 있다.
도 3은 도 1에 따른 메모리 셀 어레이(210)를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(210)는 복수 개의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 연장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 연장된 복수 개의 셀 스트링들(CSs)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수 개의 셀 스트링들(CSs)이 제공될 것이다.
각 셀 스트링(CS)은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인들(WLs), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록(BLK1~BLKz)은 복수 개의 비트 라인들(BL), 복수 개의 스트링 선택 라인들(SSLs). 복수 개의 워드 라인들(WLs), 그리고 복수 개의 공통 소스 라인(CSLs)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 일 실시예에 따른 메모리 블록(BLKi)에 대응하는 등가 회로를 나타내는 도면이다. 예시적으로, 도 3의 메모리 셀 어레이(210)의 메모리 블록들(BLK1~BLKz) 중 하나가 도 4에 도시된다.
도 3 및 도 4를 참조하면, 메모리 블록(BLKi)은 복수 개의 셀 스트링들(CLs)을 포함한다. 복수 개의 셀 스트링들(CSs)은 행 방향 및 열 방향을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
각 셀 스트링(CS11~Ckn)은 메모리 셀들(MCs) 및 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링(CS)의 메모리 셀들(MCs) 및 스트링 선택 트랜지스터(SST)는 높이 방향으로 적층될 수 있다.
복수 개의 셀 스트링들(CSs)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SSTs)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링 (CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
복수 개의 셀 스트링들(CSs)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CSk1)의 메모리 셀들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CS1n~CSkn)의 메모리 셀들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BLn)에 공통으로 연결될 수 있다.
복수 개의 셀 스트링들(CSs)의 행들은 서로 다른 공통 소스 라인들(CSL1~CSLk)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(또는 스트링 선택 트랜지스터들(SST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도 4에 도시된 메모리 블록(BLKi)은 예시적인 것이다. 본 개시의 기술적 사상은 도 4에 도시된 메모리 블록(BLKi)에 한정되지 않는다. 예를 들어, 셀 스트링들(CSs)의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들(CSs)의 행들의 수가 변경됨에 따라, 셀 스트링들(CSs)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들(CSs)의 수 또한 변경될 수 있다. 셀 스트링들(CSs)의 행들의 수가 변경됨에 따라, 셀 스트링들(CSs)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다.
셀 스트링들(CSs)의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들(CSs)의 열들의 수가 변경됨에 따라, 셀 스트링들(CSs)의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들(CSs)의 수 또한 변경될 수 있다.
셀 스트링들(CSs)의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들(CSs) 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들(CSs) 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들(CSs) 각각에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 셀 스트링들(CSs) 각각에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀들(MCs)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 독출은 셀 스트링들(CSs)의 행의 단위로 수행될 수 있다. 공통 소스 라인들(CSLs)에 의해 셀 스트링들(CSs)이 하나의 행들의 단위로 선택되고, 스트링 선택 라인들(SSLs)에 의해 셀 스트링들(CSs)이 하나의 행 단위로 선택될 수 있다. 또한, 공통 소스 라인들(CSLs)은 적어도 두 개의 공통 소스 라인들을 하나의 단위로 전압이 인가될 수 있다. 공통 소스 라인들(CSLs)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CSs)의 선택된 행에서, 쓰기 및 독출은 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CSs)의 선택된 행에서, 메모리 셀들은 워드 라인들(WLs)에 의해 페이지의 단위로 선택될 수 있다.
한편, 메모리 셀들(MCs) 각각은 트랜지스터와 저항이 병렬로 연결된 회로에 대응될 수 있다.
도 5는 일 실시예에 따른 메모리 블록에 대응하는 물리적 구조를 나타내는 도면이고, 도 6a는 도 5에 도시된 메모리 블록의 XZ평면의 단면을 나타내는 도면이며, 도 6b는 도 5에 도시된 메모리 블록의 Y Z평면의 단면을 나타내는 도면이다.
도면들을 참조하면, 우선, 기판(501)이 제공된다. 예시적으로, 기판(501)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(501)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(501)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(501)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(501)은 p 타입 실리콘으로 한정되지 않는다.
기판(501) 상에 도핑 영역(510)이 제공된다. 예를 들면, 도핑 영역(510)은 기판(501)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 도핑 영역(510)은 n-타입을 가질 것이다. 이하에서, 도핑 영역(510)은 n-타입인 것으로 가정한다. 그러나 도핑 영역(510)은 n-타입인 것으로 한정되지 않는다. 상기한 도핑 영역(510)은 공통 소스 라인이 될 수 있다.
기판(501)에는 수평방향을 따라 연장되는 복수 개의 게이트(531) 및 복수 개의 절연체(532)가 교번적으로 배열될 수 있다. 즉, 복수 개의 게이트(531) 및 복수 개의 절연체(532)는 수평방향과 수직인 수직방향을 따라 서로 교차하며 적층될 수 있다. 예를 들어, 게이트(531)는 금속 물질 (예를 들어, 구리, 은 등) 및 하이 도핑된 실리콘 중 적어도 하나를 포함하고, 복수 개의 절연체(532)는 실리콘 산화물을 포함할 수 있으나, 이에 제한되지 않는다. 각 게이트(531)는 워드 라인(WL), 스트링 선택 라인(SSL) 중 하나와 연결된다.
교번적으로 배열된 복수 개의 게이트(531) 및 복수 개의 절연체(532)을 수직방향으로 관통하는 필라(520)가 제공된다.
필라(520)는 복수 개의 층으로 구성될 수 있다. 일 실시예에서, 필라(520)의 최외각층은 게이트 절연층(521)일 수 있다. 예를 들어, 게이트 절연층(521)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다. 게이트 절연층(521)은 필라(520)에 콘포말(conformal)하게 증착될 수 있다.
또한, 게이트 절연층(521)의 내부 면을 따라 반도체층(522)이 콘포말하게 증착될 수 있다. 일 실시예에서 반도체층(522)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 반도체층(522)은 기판(501)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(501)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 반도체층(522) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 또는 반도체층(522)는 Ge, IGZO, GaAs 등의 물질도 포함될 수 있다.
반도체층(522)의 내부면을 따라 저항 변화층(523)이 배치될 수 있다. 저항 변화층(523)은 반도체층(522)과 접하게 배치될 수 있고, 반도체층(522)에 콘포말하게 증착될 수 있다. 일 실시예에서 저항 변화층(523)은 인가된 전압에 따라 저항이 달라지는 물질로 형성될 수 있다. 저항 변화층(523)은 게이트(531)에 인가된 전압에 따라 고저항 상태에서 저저항 상태 또는 저저항 상태에서 고저항 상태로 변할 수 있다. 상기한 저항 변화는 저항 변화층(523)의 산소 공공 (Oxygen vacancies)에 의한 현상일 수도 있고, 저항 변화층(523)의 전자의 트랩/디트랩에 의한 전류 전도 메커니즘의 변화에서 기인하는 현상일 수도 있다.
상기한 저항 변화층(523)은 전이금속산화물 또는 질화물을 포함할 수 있다. 구체적으로, 저항 변화층(523)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다. 또한, 저항 변화층(523)은 실리콘 질화물 및 알루미늄 질화물을 포함할 수 있다.
또한, 저항 변화층(523)내부에는 절연층(524)이 충진될 수 있다. 예를 들면, 절연층(524)은 실리콘 산화물(Silicon Oxide)을 포함할 수 있다.
반도체층(522) 및 저항 변화층(523)은 도핑 영역(510) 즉 공통 소스 영역과 접할 수 있다.
필라(520) 상에 드레인(540)이 제공될 수 있다. 드레인(540)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인(540)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다.
드레인(540) 상에, 비트 라인(550)이 제공될 수 있다. 드레인(540) 및 비트 라인(550)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 비트 라인(550)은 금속 물질을 포함할 수 있으며, 예를 들어, 비트 라인(550)은 폴리 실리콘을 포함할 수 있다. 도전 물질은 비트 라인일 수 있다.
한편, 도 4와 비교하여 설명하면, 복수 개의 게이트(531), 복수 개의 절연체(532), 게이트 절연층(521), 반도체층(522) 및 저항 변화층(523)은 셀 스트링들(CSs)의 구성요소이다. 구체적으로, 게이트(531), 게이트 절연층(521) 및 반도체층(522)은 트랜지스터의 일 구성요소가 되고, 저항 변화층(523)은 저항이 될 수 있다.
도면에 도시된 바와 같이, 트랜지스터의 반도체층(522)과 저항 변화층(523)이 직접 접합되어 있어, 저항 변화층(523)은 고저항 또는 저저항 상태를 가질 수 있어, 메모리 셀(MC)에 '0'과 '1'이 기록될 수 있다. 각 메모리 셀(MC)은 트랜지스터의 반도체층(222)와 저항 변화층(523)이 병렬 연결되어 있으며, 이러한 병렬 구조가 수직방향으로 연속적으로 배열됨으로서 셀 스트링(CS)이 구성될 수 있다. 그리고, 셀 스트링(CS)의 양단에 각각 공통 소스 라인(510)과 비트 라인(550)이 연결될 수 있다. 그리고, 공통 소스 라인(510)과 비트 라인(550)에 전압을 인가됨으로써 복수 개의 메모리 셀(MCs)에 프로그램, 독출, 소거 과정이 이루어질 수 있다.
본 개시에 따르면, 상변화(phase change) 물질을 이용하여 메모리 블록을 구성하는 대신 저항 변화층(523)을 이용하여 메모리 블록을 구성함으로써, 상변화 물질을 이용함에 따른 열발생, 응력(압력) 문제를 해결할 수 있다. 또한, 상술한 바와 같이 메모리 블록을 구성하고, 메모리 블록을 동작시킴으로써, 메모리 블록에 포함된 메모리 셀들을 반복하여 동작시키는 경우에도 인접 메모리 셀 간의 이온(ion) 이동 및 그에 따른 누설 전류, 동작 실패를 방지할 수 있다. 또한, 본 개시에 따른 메모리 블록은 차세대 VNAND에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 비약적으로 증가시킬 수 있다.
한편, 본 개시에 따른 메모리 블록은 칩 형태로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있다. 또한, 본 개시에 따른 블록은 chip 형태로 구현되어 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
한편, 메모리 컨트롤러(100)는 프로그램 모드로 동작하도록 메모리 장치(200)를 제어할 수 있다.
도 7은 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 모드시 도 4에 따른 메모리 블록의 등가 회로를 나타내는 도면이다.
도 7의 복수 개의 메모리 셀(710, 720) 각각은 도 5의 게이트(531), 게이트(531) 산화물층(521), 저항 변화층(523) 및 반도체층(522)을 포함할 수 있다.
메모리 블록(700)의 복수 개의 메모리 셀(710, 720)은 선택 메모리 셀(710)과 비선택 메모리 셀(720)로 구분될 수 있다. 비휘발성 장치의 프로그램 모드는 메모리 블록에 포함된 메모리 셀에 프로그램 동작을 수행하는 모드를 의미하고, 선택 메모리 셀(710)은 프로그램 동작의 대상이 되는 메모리 셀을 의미할 수 있다.
제어 로직(250)은 복수 개의 스트링 선택 라인(SSLs) 중에서, 선택 메모리 셀(710)과 연결된 스트링 선택 라인(SSL)에 턴-온 전압(Von)을 인가하도록 제어할 수 있다 .그리고, 제어 로직(250)은 복수 개의 워드 라인(WLs) 중에서 비선택 메모리 셀(720)들과 연결된 워드 라인(WL)에 턴-온 전압(Von)을 인가하고, 제어 로직(250)은 복수 개의 워드 라인(WLs) 중 선택 메모리 셀(710)과 연결된 워드 라인(WL)에 턴-오프 전압(Voff)을 인가할 수 있다. 여기서 턴-온 전압(Von)은 트랜지스터를 턴-온시키는 크기의 전압으로서, 트랜지스터의 반도체층에만 전류-온 시키는 전압이라고도 할 수 있다. 턴-오프 전압(Voff)은 트랜지스터를 턴-오프시키는 크기의 전압으로서, 트랜지스터의 반도체층에 전류가 흐르지 않도록 하는 전압이라고도 할 수 있다. 턴-온 전압(Von) 및 턴-오프 전압(Voff)의 크기는 복수 개의 메모리 셀(MC)을 형성하는 게이트(531), 게이트 절연층(521), 반도체층(522) 및 저항 변화층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 일반적으로 턴-온 전압(Von)의 절대값은 턴-오프 전압(Voff)의 절대값보다 클 수 있다.
그리고, 복수 개의 비트 라인(BLs) 중 선택 메모리 셀(710)에 연결된 비트 라인(BL)에 프로그램 전압(Vprogram)이 인가될 수 있다. 상기한 프로그램 전압(Vprogram)은 입출력 회로(240)를 통해 외부, 예를 들어, 메모리 컨트롤러(100)로부터 제공될 수 있다. 프로그램 전압(Vprogram)은 메모리 셀(MC)에 데이터를 기록하기 위한 전압으로서, 데이터에 따라 프로그램 전압(Vprogram)의 크기가 다를 수 있다.
복수 개의 비트 라인(BLs) 중 선택 메모리 셀(710)과 연결되지 않는 비트 라인(BL)은 접지되거나 플로팅(floating)될 수 있다. 선택 메모리 셀(710)과 연결되지 않는 비트 라인이 접지되거나 플로팅됨으로써 누설 전류로 인한 전력 손실을 방지할 수 있다. 이로써 제어 로직(250)은 선택 메모리 셀(710)에 대한 프로그램 동작을 수행할 수 있다.
프로그램 모드에서, 비선택 메모리 셀(720)은 턴-온 전압(Von)됨에 따라 비선택 메모리 셀(720)의 반도체층(522)은 도체 특성을 갖게 되고, 선택 메모리 셀(710)은 턴-오프 전압(Voff)됨에 따라 선택 메모리 셀(710)의 반도체층(522)은 절연 특성을 갖게 된다. 그리하여, 선택 메모리 셀(710)에 프로그램 전압(Vprogram)에 따른 전압차가 발생하게 된다. 선택 메모리 셀(710)의 저항 변화층(523)은 선택 메모리 셀(710)의 전압차에 의해 산소 공공이 반도체층(522) 방향으로 이동함에 따라 저저항 상태(low resistance state)가 될 수 있다. 선택 메모리 셀(710)의 저항 변화층(523)이 저저항 상태가 된다는 것은 선택 메모리 셀(710)에 포함된 저항의 값이 감소한다는 것을 의미할 수 있다. 상기한 선택 메모리 셀(710)은 저항 변화층(523)의 저저항상태에서 오믹(ohmic) 전도 특성을 가질 수 있다.
도 8a 및 도 8b는 일 실시예에 따른 프로그램 모드시 저항 변화층에서 전류 이동과 관련된 도면이다.
도 8a에 도시된 도시된 바와 같이, 메모리 블록은 기판(미도시) 상에는 게이트(531), 절연체(532), 게이트 절연층(521), 반도체층(522), 저항 변화층(523) 및 절연층(524)을 포함할 수 있다. 게이트 절연층(521), 반도체층(522), 저항 변화층(523) 및 절연층(524)은 제 1 방향을 따라 연장될 수 있다. 게이트(531)와 절연층(532)는 교번적으로 제 1 방향과 수직인 제 2 방향을 따라 연장될 수 있다.
한편, 게이트 게이트(531), 게이트 절연층(521) 및 반도체층(522)은 트랜지스터의 일 구성요소가 되고, 저항 변화층(523)은 저항에 대응될 수 있다.
프로그램 모드시, 제어 로직(250)은 비선택 메모리 셀의 게이트(531b)에 턴-온 전압(Von)를 인가하고, 선택 메모리 셀의 게이트(531a)에 턴-오프 전압(Voff)를 인가하도록 제어할 수 있다. 그리하여, 비선택 메모리 셀의 게이트(531b)에 대응하는 반도체층(522b)은 도체 특성을 갖고, 선택 메모리 셀의 게이트(531a)에 대응하는 반도체층(522a)은 절연 특성을 갖게 될 수 있다. 선택 메모리 셀(710)에 전기적으로 연결된 비트 라인에 프로그램 전압(Vprogram)이 인가함에 따라 선택 메모리 셀(710)에 대응하는 저항 변화층(523a)에는 전압차가 발생하게 된다.
상기한 전압차는 선택 메모리 셀(710)에 대응하는 저항 변화층(523a) 내부의 산소 공공을 반도체층(522a)으로 방향으로 향하게 된다. 도 8a에 도시된 바와 같이, 저항 변화층(523a) 중 반도체층(522a)과 가까운 영역에 산소 공공의 밀도가 높은 경우, 전도성 필라멘트가 형성된다. 그리하여, 저항 변화층(523a)은 저저항 상태가 되고 선택 메모리 셀(710) 은 오믹(ohmic) 전도 특성을 가질 수 있다. '
또는, 도 8b에 도시된 바와 같이, 저항 변화층(523a) 중 반도체층(522a)과 가까운 영역에 산소 공공의 밀도가 낮은 경우, 저항 변화층(523a)의 일정한 거리 간격으로 떨어져 있는 트랩에 전자가 채워진다. 그리하여, 전류 전도 형상의 변화로 인해 저항 변화층(523a)은 저저항 상태가 되고, 선택 메모리 셀(710)은 Hopping, SCLC, Poole-Frenkel과 같은 벌크(bulk) 전도 특성을 가질 수 있다.
결국, 프로그램 전압(Vprogram)에 대응하여 선택 메모리 셀(710)의 저항 변화층(523a)의 저항 상태가 변함으로써 선택 메모리 셀(710)에 프로그램 동작이 수행된다.
한편, 일반적으로 저항 변화층(523a)의 저항 상태는 로그 스케일(Dynamic range)에서의 분포를 가지게 된다. 그리하여, 저항 변화층(523a)의 최저 저항에 대한 최고 저항의 비는 클 수 있으며, 편차도 클 수 있다. 상기한 저항 변화층(523)의 저항 변화는 저항을 감지하는 감지 증폭기(Sense amplifier)의 동작 범위(Dynamic range)의 한계를 벗어날 수 있다. 그리하여 감지 증폭기를 메모리 셀 또는 메모리 장치에 접합하기 어려운 문제가 있다.
도 9는 일 실시예에 따른 메모리 블록의 독출 모드시의 회로를 나타내는 도면이다. 도 9를 참조하면, 메모리 블록(800)에 포함된 복수 개의 메모리 셀들(810, 820) 각각은 도 5에 도시된 게이트(531), 게이트 절연층(521), 반도체층(522) 및 저항 변화층(523)을 포함할 수 있다.
메모리 블록(800)의 메모리 셀들은 선택 메모리 셀(810)과 비선택 메모리 셀(820)로 구분될 수 있다. 비휘발성 장치의 독출 모드는 메모리 블록에 포함된 메모리 셀에 독출 동작을 수행하는 모드를 의미하고, 선택 메모리 셀(810)은 독출 동작의 대상이 되는 메모리 셀을 의미할 수 있다.
독출 모드시, 제어 로직(250)은 복수 개의 스트링 선택 라인(SSLs) 중에서, 선택 메모리 셀(810)과 연결된 스트링 선택 라인(SSL)에 턴-온 전압(Von)을 인가하고, 복수 개의 워드 라인(WLs) 중에서 비선택 메모리 셀(820)들과 연결된 워드 라인(WL)에 턴-온 전압(Von)을 인가할 수 있다. 여기서 턴-온 전압(Von)은 트랜지스터를 턴-온시키는 크기의 전압으로서, 트랜지스터의 반도체층(522)에만 전류-온 시키는 전압이라고도 할 수 있다. 턴-오프 전압(Voff)은 트랜지스터를 턴-오프시키는 크기의 전압으로서, 트랜지스터의 반도체층(522)에 전류가 흐르지 않도록 하는 전압이라고도 할 수 있다. 턴-온 전압(Von) 및 턴-오프 전압(Voff)의 값은 복수 개의 메모리 셀(MC)을 형성하는 게이트(531), 게이트 절연층(521), 반도체층(522) 및 저항 변화층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 일반적으로 턴-온 전압(Von)의 절대값은 턴-오프 전압(Voff)의 절대값보다 클 수 있다.
한편, 제어 로직(250)은 선택 메모리 셀(710)과 연결된 워드 라인(WL)에는 전류-온 전압(Vion)을 인가할 수 있다. 상기한 전류-온 전압(Vion)은 선택 메모리 셀(710)에 포함된 트랜지스터의 반도체층(522)과 저항 변화층(523) 모두에 전류가 흐를 수 있는 크기의 전압을 의미할 수 있다. 전류-온 전압(Vion)의 절대값은 턴-오프 전압(Voff)의 절대값보다 크고 턴-온 전압(Von)의 절대값보다 작을 수 있다. 전류-온 전압(Vion)은 값은 복수 개의 메모리 셀을 형성하는 게이트(531), 게이트 절연층(521), 반도체층(522) 및 저항 변화층(523)을 구성하는 물질의 종류, 두께 등에 의해 달라질 수 있다. 특히, 전류-온 전압(Vion)은 선택 메모리 셀(810)의 저항 분포가 선형 스케일을 갖도록 하는 크기일 수 있다.
그리고, 복수 개의 비트 라인(BLs) 중 선택 메모리 셀(810)에 연결된 비트 라인(BL)에 독출 전압(Vread)이 인가될 수 있다. 상기한 독출 전압(Vread)은 입출력 회로(240)를 통해 외부, 예를 들어, 메모리 컨트롤러(100)로부터 제공될 수 있다. 독출 전압(Vread)은 선택 메모리 셀(810)에 기록된 데이터를 독출하기 위한 전압일 수 있다. 뿐만 아니라, 복수 개의 비트 라인(BLs) 중 선택 메모리 셀(810)과 연결되지 않는 비트 라인(BL)은 접지 또는 플로팅(floating)될 수 있다. 이로써 선택 메모리 셀(810)에 대한 독출 동작이 수행될 수 있다.
도 10은 일 실시예에 따른 독출 모드시 선택 메모리 셀에서 전류 이동과 관련된 도면이다.
독출 모드에서, 선택 메모리 셀(810)과 연결된 비트 라인(BL)에 독출 전압(Vread)이 인가되고 비선택 메모리 셀(820)에는 턴-온 전압(Von)이 인가되기 때문에 비선택 메모리 셀(820)의 반도체층(522d)은 도체 특성을 갖는다. 그리하여, 독출 전류(Iread)는 비선택 메모리 셀(820)의 반도체층(522d)을 통해 흐르게 된다. 그러나, 선택 메모리 셀(810)에서는 전류-온 전압(Vion)이 인가되기 때문에 독출 전류는 선택 메모리 셀(810)의 반도체층(522c)과 저항 변화층(523c) 모두에 흐르게 된다.
여기서 전류-온 전압(Vion)은 반도체층(522c)의 저항이 저항 변화층(523c)의 저항과 유사 범위가 되도록 하는 크기일 수 있다. 전류-온 전압(Vion)의 크기는 선택 메모리 셀(810)에 대응하는 반도체층(522c)의 저항이 상기 선택 메모리 셀(810)에 대응하는 저항 변화층(523c)의 최소 저항 이상이거나, 선택 메모리 셀에 대응하는 반도체층(522c)의 저항이 상기 선택 메모리 셀에 대응하는 저항 변화층(523c)의 최대 저항 이하일 수 있다. 또는 저항 변화층(523c)의 저항이 104Ω 내지 1012 Ω인 경우, 전류-온 전압(Vion)의 크기는 반도체층(522c)의 저항 범위도 104Ω 내지 1012 Ω가 되도록 하는 범위일 수 있다. 또는, 전류-온 전압(Vion)의 크기는 선택 메모리 셀의 반도체층(522c) 및 저항 변화층(523c)의 합성 저항의 최소 값에 대한 최대값의 비가 10이하가 되도록 하는 크기일 수 있다. 그리하여, 선택 메모리 셀(810)의 전체 저항은 반도체층(522c)의 저항과 저항 변화층(523c)의 저항의 병렬 저항으로 결정될 수 있다.
선택 메모리 셀(810)의 전체 저항이 반도체층(522c)과 저항 변화층(523c)의 병렬 연결의 저항으로 결정되기 때문에 저항 변화층(523c)의 저항 상태가 로그 스케일이라 하더라도 선택 메모리 셀(810)의 전체 저항은 선형 스케일의 분포를 가질 수 있다. 그리하여 메모리 셀에 대한 저항 상태의 균일성을 향상시키고, 선택 메모리 셀(710)에서는 일정 범위의 전류가 출력될 수 있어 선택 메모리 셀(810)을 감지하는 감지 증폭기와의 접합성도 높일 수 있다.
도 11a는 저항 변화층에만 전류가 흐를 때의 저항 분포를 나타낸 도면이고, 도 11b는 저항 변화층과 반도체층에 전류가 흐를 때의 저항 분포를 나타낸 도면이다. 도 11a는 저항 변화층(523c)의 저항변화 현상에 대한 이해를 바탕으로 하여 임의로 형성된 정규 분포를 가지는 10kΩ, 30kΩ, 100kΩ, 1MΩ의 저항 평균값에 대한 저항 분포를 나타낸다. 상기한 저항 평균값 각각의 표준편차도 1kΩ, 3kΩ, 10kΩ, 100kΩ 로그 스케일 분포를 보인다.
한편, 독출 모드시 반도체층(522c)이 약 10kΩ의 저항값을 가지는 경우를 가정하였다. 반도체층(522c)과 저항 변화층(523c)이 병렬 회로로 형성되기 때문에 합성 저항의 분포는 도 11b와 같다. 병렬저항의 존재로 인해 합성 저항의 평균값 각각 약 8.5kΩ, 18.9kΩ, 33.2kΩ, 47.6Ω로 저항 변화층(523c)보다 선형 스케일 분포를 가짐을 확인할 수 있다. 또한, 표준 편차 각각 0.6kΩ, 1.2kΩ, 1.1kΩ, 0.2kΩ으로서 작아졌음을 확인할 수 있다.
독출 동작시, 도 11a의 저항 분포로 저항 변화층(523)에만 전류를 흐르게 하면, 메모리 셀의 최저 저항에 대한 최고 저항의 비가 약 100배일 수 있다. 그러나, 반도체층(522) 및 저항 변화층(523) 모두에 전류를 흐르게 하면, 도 11b의 저항 분포를 갖게 된다. 그리고, 메모리 셀의 최저 저항에 대한 최고 저항의 비가 약 5 내지 6으로 감소함을 확인할 수 있다. 이는 메모리 셀에서 출력되는 신호의 편차를 줄임으로써 감지 증폭기의 접합을 용이하게 할 수 있다.
전술한 본 명세서의 설명은 예시를 위한 것이며, 본 명세서의 내용이 속하는 기술분야의 통상의 지식을 가진 자는 본 개시의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

Claims (20)

  1. 반도체층 및 저항 변화층을 포함하는 수직 적층형 구조의 메모리 셀 어레이;
    독출 모드시,
    상기 메모리 셀 어레이 중 비선택 메모리 셀의 반도체층에만 전류-온시키는 제1 전압을 인가하고, 상기 셀 어레이 중 선택 메모리 셀의 반도체층 및 저항 변화층 모두에 전류-온시키는 제2 전압을 인가하도록 제어하는 제어 로직; 및
    상기 선택 메모리 셀에 독출 전압을 인가하는 비트 라인;을 포함하는 상기 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제2 전압의 절대값은 상기 제1 전압의 절대값보다 작은 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 제2 전압의 절대값은,
    상기 메모리 셀 어레이 중 상기 선택 메모리 셀의 저항 변화층에만 전류-온 시키는 제3 전압의 절대값보다 큰 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    프로그램 모드시,
    상기 제어 로직은,
    상기 비선택 메모리 셀의 반도체층에만 전류-온시키는 제1 전압을 인가하고, 상기 선택 메모리 셀의 저항 변화층에만 전류-온시키는 상기 제3 전압을 인가하도록 제어하고,
    상기 비트라인은,
    상기 선택 메모리 셀에 프로그램 전압을 인가하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제2 전압의 크기는,
    상기 선택 메모리 셀의 반도체층의 저항이 104Ω 내지 1012 Ω이 되도록 하는 크기인 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 제2 전압의 크기는,
    상기 선택 메모리 셀의 반도체층 및 저항 변화층의 합성 저항의 최소 값에 대한 최대값의 비가 10이하가 되도록 하는 크기인 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 제2 전압의 크기는,
    상기 선택 메모리 셀에 대응하는 반도체층의 저항이 상기 선택 메모리 셀에 대응하는 저항 변화층의 최소 저항 이상이 되도록 하는 크기인 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 제2 전압의 크기는,
    상기 선택 메모리 셀에 대응하는 반도체층의 저항이 상기 선택 메모리 셀에 대응하는 저항 변화층의 최대 저항 이하가 되도록 하는 크기인 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 선택 메모리 셀의 상기 반도체층과 상기 저항 변화층은 병렬 연결 구조인 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 메모리 셀 어레이는,
    제 1 방향으로 연장된 반도체층(semiconducting layer);
    상기 제 1 방향과 수직한 제 2 방향을 따라 연장되고, 서로 교번적으로 배치된 복수의 게이트(gate) 및 복수의 절연체(insulating layer);
    상기 복수의 게이트 및 상기 복수의 절연체, 상기 반도체층 사이에서 상기 제 1 방향을 따라 연장되는 게이트 절연층; 및
    상기 반도체층상에 상기 제1 방향으로 연장된 저항 변화층;을 포함하는 비휘발성 메모리.
  11. 제 1항에 있어서,
    상기 저항 변화층은,
    상기 반도체층과 접하는 비휘발성 메모리.
  12. 제 1항에 있어서,
    상기 저항 변화층은,
    상기 반도체층을 사이에 두고 상기 게이트 절연층과 이격 배치되는 비휘발성 메모리.
  13. 제 1항에 있어서,
    상기 저항 변화층은,
    산소 공공에 의한 현상 또는 전자의 트랩/디트랩에 의한 전류 전도 메커니즘에 의해 저항이 변하는 물질을 포함하는 비휘발성 메모리 장치.
  14. 제 1항에 있어서,
    상기 저항 변화층은,
    전이금속산화물 및 질화물 중 적어도 하나를 포함하는 비휘발성 메모리 장치.
  15. 반도체층 및 저항 변화층을 포함하는 수직 적층형 구조의 메모리 셀 어레이 중 비선택 메모리 셀의 반도체층에만 전류-온시키는 제1 전압을 인가하고, 상기 메모리 셀 어레이 중 선택 메모리 셀의 반도체층 및 저항 변화층 모두에 전류-온시키는 제2 전압을 인가시키는 단계; 및
    상기 메모리 셀 어레이 중 선택 메모리 셀에 독출 전압을 인가하는 단계;를 포함하는 비휘발성 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 제2 전압의 절대값은 상기 제1 전압의 절대값보다 작은 비휘발성 메모리 장치의 동작 방법.
  17. 제 15항에 있어서,
    상기 제2 전압의 절대값은,
    상기 메모리 셀 어레이 중 상기 선택 메모리 셀의 저항 변화층에만 전류-온 시키는 제3 전압의 절대값보다 큰 비휘발성 메모리 장치의 동작 방법.
  18. 제 15항에 있어서,
    상기 제2 전압의 크기는,
    상기 선택 메모리 셀의 반도체층 및 저항 변화층의 합성 저항의 최소 값에 대한 최대값의 비가 10이하가 되도록 하는 크기인 비휘발성 메모리 장치의 동작 방법.
  19. 제 15항에 있어서,
    상기 제2 전압의 크기는,
    상기 선택 메모리 셀에 대응하는 반도체층의 저항이 상기 선택 메모리 셀에 대응하는 저항 변화층의 최소 저항 이상이 되도록 하는 크기인 비휘발성 메모리 장치의 동작 방법.
  20. 제 16항에 있어서,
    상기 선택 메모리 셀의 반도체층과 저항 변화층은 병렬 연결 구조인 비휘발성 메모리 장치의 동작 방법.
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