KR102008365B1 - 전자 장치 - Google Patents

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Abstract

전자 장치가 제공된다. 반도체 메모리를 포함하는 전자 장치로서, 본 발명의 일 실시예에 따른 반도체 메모리는, 기판상에 형성되는 제 1 수직 전극; 상기 제 1 수직 전극을 둘러싸는 제 1 가변저항층; 상기 제 1 가변저항층을 둘러싸는 제 2 수직 전극; 상기 제 2 수직 전극을 둘러싸는 제 2 가변저항층; 상기 제 2 가변저항층 외측에 접속하여 형성되며 상하로 상호 이격되어 적층된 복수의 수평 전극을 포함한다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 반도체 메모리 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM( Resistive Random Access Memory), PRAM ( Phase - change Random Access Memory ), FRAM( Ferroelectric Random Access Memory ), MRAM ( Magnetic Random Access Memory ), 이-퓨즈(E- fuse ) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 멀티 레벨 셀 구현이 가능하고 이에따라 집적도가 증가한 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 제 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제 1 수직 전극; 상기 제 1 수직 전극을 둘러싸는 제 1 가변저항층; 상기 제 1 가변저항층을 둘러싸는 제 2 수직 전극; 상기 제 2 수직 전극을 둘러싸는 제 2 가변저항층; 및 상기 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다.
상기 제 1 수직 전극은 필라형태를 포함하고, 상기 제 2 수직 전극은 링타입 필라 형태(Ring-typed pillar)를 포함할 수 있다.
상기 복수의 수평 전극 각각은 상기 제 2 가변저항층 일부와 접하거나, 또는 상기 제 2 가변저항층을 둘러쌀 수 있다.
상기 복수의 수평 전극은 다층 구조를 갖고, 어느 한 층에서 상기 제 1 및 제 2 수직 전극을 기준으로 한쌍의 상기 수평 전극이 서로 대칭되도록 배치될 수 있다.
상기 제 1 가변저항층과 상기 제 2 가변저항층은 서로 상이한 물질을 포함할 수 있다.
상기 제 1 및 제 2 가변저항층은 링타입 필라형태를 포함할 수 있다.
상기 제 1 및 제 2 가변저항층은 페로브스카이트(perovskite)계 산화물, 전이금속 산화물, 칼코게나이드(chalcogenide)계 화합물 중 어느 하나를 포함하는 단일막 또는 다중막을 포함할 수 있다.
반도체 메모리를 포함하는 전자 장치에서, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 상기 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 상기 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 상기 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함하는 상기 반도체 메모리의 동작방법은 상기 복수의 수평 전극과 상기 제 1 또는 제 2 수직전극 양단에 전압을 인가하여 상기 제 1 또는 제 2 가변저항층의 저항상태를 스위칭하는 프로그램 방법; 및 상기 복수의 수평 전극과 상기 제 1 수직전극에 전압을 인가하여 제 1 및 제 2 가변저항층의 저항값의 합을 센싱하는 리드 방법을 포함할 수 있다.
상기 리드 방법은 상기 제 1 가변저항층은 셋 전압 및 리셋 전압을 포함하고, 상기 복수의 수평 전극과 상기 제 1 수직전극 양단에 상기 셋 전압과 상기 리셋 전압 사이의 범위에 있는 전압을 인가하여 데이터를 리드하는 전자 장치.
상기 제 1 가변저항층과 상기 제 2 가변저항층은 서로 상이한 물질을 포함하고, 상기 제 1 및 제 2 가변저항층 양단에 인가되는 전압에 따라, 상기 제 1 및 제 2 가변저항물층이 고저항 상태인 제 1 상태, 상기 제 1 가변저항층이 고저항 상태이고 상기 제 2 가변저항층이 저저항 상태인 제 2 상태, 상기 제 1 가변저항층이 저저항 상태이고 상기 제 2 가변저항층이 고저항 상태인 제 3 상태 및 상기 제 1 및 제 2 가변 저항층이 저저항 상태인 제 4 상태 중 어느 하나를 갖는 전자 장치.
제 1 수직 전극을 둘러싸는 제 1 가변저항층, 상기 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 상기 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 상기 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함하는 상기 반도체 메모리의 동작방법은 상기 복수의 수평 전극과 상기 제 1 전극 양단에 전압을 인가하여 상기 제 1 및 제 2 가변저항층의 저항상태가 동일하게 스위칭되는 프로그램 방법; 및 상기 제 1 가변저항층의 저항값 또는 상기 제 2 가변저항층의 저항값을 검출하는 리드 방법을 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 실시예들에 의한 전자 장치에 의하면, 멀티 레벨 셀 (Multi Level Cell : MLC)구현이 가능하고 이에따라 집적도의 증가가 가능하다. 동작 방법에 있어서는, 프로그램 동작시 스니크 전류(sneak current)를 감소시킬 수 있다. 또한, 리드 동작시 전류 레벨(current level)을 상향시켜 센싱마진(sensing margin) 확보에 유리하다.
도 1은 본 발명의 실시예에 따른 반도체 메모리의 사시도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리를 도 1에 도시된 A-A' 절취선을 따라 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 가변저항층의 동작을 설명하기 위한 개략적인 I-V 그래프이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리를 도 1에 도시된 B-B' 절취선을 따라 도시한 평면도이다.
도 5는 본 발명의 실시예의 변형 실시예의 반도체 메모리의 사시도이다.
도 6은 본 발명의 실시예에 따른 마이크로프로세서의 구성도이다.
도 7은 본 발명의 실시예에 따른 프로세서의 구성도이다.
도 8은 본 발명의 실시예에 따른 시스템의 구성도이다.
도 9는 본 발명의 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템의 구성도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제 1 층이 제 2 층 상에 있거나 또는 기판상에 있는 경우, 제 1 층이 제 2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제 1 층과 제 2 층 사이 또는 제 1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리의 사시도이다. 도 2는 본 발명의 실시예에 따른 반도체 메모리를 도 1에 도시된 A-A' 절취선을 따라 도시한 단면도이며 전극에 연결되는 콘택을 포함하여 도시하였다. 도 3은 본 발명의 실시예에 따른 가변저항층의 동작을 설명하기 위한 개략적인 I-V 그래프이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리는 제 1 수직 전극(110), 제 1 수직 전극(110)을 둘러싸는 제 1 가변저항층(120), 제 1 가변저항층(120)을 둘러싸는 제 2 수직 전극(130), 제 2 수직 전극(130)을 둘러싸는 제 2 가변저항층(140), 제 2 가변저항층(140)의 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극(150)을 포함할 수 있다.
구체적으로, 제 1 및 제 2 가변저항층(120, 140)과 제 1 및 제 2 수직 전극(110, 130)은 기판에 수직한 방향(DR1) 으로 관통하는 홀(H)내에 교대로 형성될 수 있다. 홀(H)은 제 2 방향(DR2)으로 연장되는 복수의 수평 전극(150) 사이에 접하며 필라(Pillar)형태로 형성될 수 있다.
제 1 수직 전극(110)은 제 1 방향(DR1)으로 연장되는 필라형태를 포함할 수 있다. 또한, 제 1 수직 전극은(110) 제 1 방향(DR1) 으로 연장되는 원형, 사각형 중 하나의 형태를 포함할 수 있다. 제 1 수직 전극(110)은 도전성 물질로서 예컨대, Ti, Hf, Zr, Mn, Cr, Zn, Mg, Al, W, Ta 등과 같은 금속, 이 금속의 질화물, 또는 이 금속의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
제 2 수직 전극(130)은 제 1 방향(DR1)으로 연장되며 제 1 가변저항층(120)을 둘러쌀 수 있다. 또한, 제 1 가변저항층(120)의 외주면을 덮는 원주형 또는 각주형일 수 있다. 예컨대, 링타입 필라(Ring-typed pillar) 형태를 포함할 수 있다.제 2 수직 전극(130)은 도전성 물질로서 예컨대, Ti, Hf, Zr, Mn, Cr, Zn, Mg, Al, W, Ta 등과 같은 금속, 이 금속의 질화물, 또는 이 금속의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
제 1 수직 전극(110)은 상부 콘택(160)과 연결될 수 있다. 또한, 제 2 수직 전극(130)은 하부 콘택(170)과 연결될 수 있다. 상부 콘택(160) 및 하부 콘택(170)은 비트 라인(미도시) 또는 소스 라인(미도시)과 같은 배선과 연결될 수 있다.
제 1 가변저항층(120)은 제 1 방향(DR1)으로 연장되며 제 1 수직 전극(110)을 둘러쌀 수 있다. 또한, 제 1 수직 전극(110)의 외주면을 덮는 원주형 또는 각주형일 수 있다. 예컨대, 링타입 필라 형태를 포함할 수 있다.
제 2 가변저항층(140)은 제 1 방향(DR1)으로 연장되고 제 2 수직 전극(130)을 둘러쌀 수 있다. 또한, 제 2 수직 전극(130)의 외주면을 덮는 원주형 또는 각주형일 수 있다. 예컨대, 링타입 필라 형태를 포함할 수 있다.
한편, 도면에는 제 1 및 제 2 가변저항층(120, 140)이 단일막으로 도시되어 있으나, 제 1 및 제 2 가변저항층(120, 140)은 필요에 따라 얼마든지 이중막, 삼중막등 다중막 구조로 형성될 수 있다.
제 1 및 제 2 가변저항층(120, 140)은 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항변화 메모리 소자에 사용되는 저항 변환 물질(Variable resistance material)로 형성될 수 있다. 이러한 저항체로는 예를 들어 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다.
자세히는, 인가되는 전압에 의해 제 1 및 제 2 가변저항층(120, 140)의 저항상태는 저저항 상태(Low Resistance State; LRS1, LRS2) 및 고저항 상태(High Resistance State; HRS1, HRS2)의 두 가지 저항 상태 사이에서 스위칭하며 이에 따라 데이터의 정보를 저장할 수 있다. 제 1 및 제 2 가변저항층(120, 140)의 저저항 상태(LRS)에 있는 경우를 예컨대, 데이터 '1'이 저장된 상태라 한다면, 고저항 상태(HRS)에 있는 경우를 예컨대, 데이터 '0'이 저장된 상태라 할 수 있다. 즉, 저저항 상태(LRS)와 고저항 상태(HRS) 사이에서 스위칭하는 반도체 메모리는 '0' 및 '1'의 1 비트 데이터 저장이 가능하다.
또한, 제 1 및 제 2 가변저항층(120, 140)을 구성하는 물질은 서로 상이한 물질을 포함할 수 있으며 양극성(Bipolar) 저항 변환 물질을 포함할 수 있다. 따라서, 제 1 및 제 2 가변저항층(120, 140)의 셋 전압(Vset1, Vset2) 및 리셋 전압(Vreset1, Vreset2)은 각각 서로 상이할 수 있다.
도 3을 참조하면, 제 1 및 제 2 가변저항층(120, 140)의 저항 상태가 제 1 및 제 2 고저항 상태(HRS1, HRS2)에서 제 1 및 제 2 저저항 상태(LRS1, LRS2)로 스위칭하는 셋 동작(①)과 제 1 및 제 2 저저항 상태(LRS1, LRS2)에서 제 1 및 제 2 고저항 상태(HRS1, HRS2)로 스위칭하는 리셋 동작(②)이 서로 다른 극성의 전압에서 수행될 수 있다.
이와 같이, 제 1 및 제 2 가변저항층(120, 140) 각각의 셋 전압(Vset1, Vset2) 및 리셋 전압(Vreset1, Vreset2)이 모두 상이하기 때문에, 전압을 조절하여 복수의 가변저항층 각각의 저항 상태를 제어할 수 있다.
복수의 수평 전극(150)들 각각은 제 2 방향(DR2)으로 연장될 수 있고 상기 제 2 가변저항층(140)의 일부와 접하거나(도 1 참조), 또는 제 2 가변저항층(140)을 둘러쌀 수 있다(도 5 참조).
복수의 수평 전극(150)은 다층 구조를 갖고, 어느 한 층에서 제 1 및 제 2 수직 전극(110, 130)을 기준으로 한쌍의 수평 전극(150)이 서로 대칭되도록 배치될 수 있다. 예컨대, 제 1 수평 전극(150_1)과 제 2 수평 전극(150_2)이 대칭되며 제 3 수평 전극(150_3)과 제 4 수평 전극(150_4)이 서로 대칭될 수 있다. 복수의 수평 전극(150)은 도전성 물질로서 예컨대, Ti, Hf, Zr, Mn, Cr, Zn, Mg, Al, W, Ta 등과 같은 금속, 이 금속의 질화물, 또는 이 금속의 산화물을 포함하는 단일막 또는 다중막일 수 있다.
복수의 수평 전극(150)은 전기적 신호(예를 들어, 데이터를 프로그램하기 위한 프로그램 전류, 데이터를 리드하기 위한 리드 전류 등)을 제 1 및 제 2 가변저항층(120,140)에 전달할 수 있다. 복수의 수평 전극(150)은 글로벌 워드라인(미도시)에 연결될 수 있다.
상술한 바에 따르면, 제 1 및 제 2 수직 전극(110, 130) 사이에 제 1 가변저항층(120)을 포함하고 제 2 수직 전극(130) 및 수평 전극(150) 사이에 제 2 가변저항층(140)을 포함할 수 있다. 이때, 하부전극(510) 및 제 1 수직 전극(110)에 동시에 전압을 인가할 시 제 2 수직 전극(130)은 공유되기 때문에, 제 1 가변저항층(120)의 양단에 인가되는 전압과 제 2 가변저항층(140)의 양단에 인가되는 전압은 동일할 수밖에 없다.
따라서, 제 1 수직 전극(110)과 수평 전극(150)을 이용하여 복수의 가변저항층(110, 140) 각각이 갖는 고저항 상태(HRS) 또는 저저항 상태(LRS)의 조합에 따라 복수의 데이터 저장 상태가 가능하므로, 멀티 레벨 셀이 구현될 수 있다.
이하, 본 발명의 실시예에 따른 메모리 셀의 동작 원리를 더욱 자세하게 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리를 B-B' 절취선을 따라 도시한 평면도이다.
도 4를 참조하면, 제 1 및 제 2 수직 전극(110, 130)과 제 1 및 제 2 수평 전극들(150_1, 150_2)에 의해서 두개의 메모리 셀(MC1, MC2)을 구성할 수 있다.
자세히는, 제 1 수직 전극(110)과 제 1 수평 전극(150_1) 사이에 제 1 메모리 셀(MC1)이 형성되고 제 1 수직 전극(110)과 제 2 수평 전극(150_2) 사이에 제 2 메모리 셀(MC2)이 형성된다. 제 1 메모리 셀(MC1)은 제 1 및 제 2 가변저항층(120, 140)에 프로그램 가능한 제 1 및 제 2 프로그램 영역(P1, P2)을 포함할 수 있다. 제 2 메모리 셀(MC2)는 제 1 및 제 2 가변저항층(120, 140)에 프로그램 가능한 제 3 및 제 4 프로그램 영역(P3, P4)를 포함할 수 있다. 여기서, 제 1 내지 제 4 프로그램 영역(P1, P2, P3, P4)은 셋(set) 또는 리셋(reset)동작을 통하여 고저항상태(HRS) 와 저저항상태(LRS)를 스위칭하여 '0' 및 '1'의 1 비트 데이터를 저장할 수 있다.
더욱 구체적으로, 제 1 수직 전극(110) 과 제 1 수평 전극(150_1)에 전기적 신호가 인가된 경우, 제 1 및 제 2 프로그램 영역(P1, P2)은 저항 상태가 변할 수 있다. 즉, 제 1 및 제 2 프로그램 영역(P1, P2)에 데이터가 저장될 수 있다. 또한, 제 1 수직 전극(110)과 제 2 수평 전극(510_2)에 전기적 신호가 인가된 경우, 제 3 및 제 4 프로그램 영역(P3, P4)은 저항 상태가 변할 수 있다. 즉, 제 3 및 제 4 프로그램 영역(P3, P4)에 데이터가 저장될 수 있다. 정리하면, 제 1 및 제 2 가변저항층(120, 140)는 4개의 프로그램 영역(P1, P2, P3, P4)을 포함할 수 있고, 각 프로그램 영역은 별도로 프로그램되거나 리드될 수 있다. 또한, 제 3 및 제 4 수평 전극(150_3, 150_4)을 포함할 경우, 보다 많은 프로그램 영역을 확보할 수도 있다.
본 실시예의 메모리 셀(MC)은 전압 조건에 따라 네 가지 상태 즉, 제 1 및 제 2 가변저항층(120, 140)이 모두 고저항 상태(HRS1, HRS2)인 제 1 상태, 제 1 가변저항층(120)은 고저항 상태(HRS1)이나 제 2 가변저항층(140)은 저저항 상태(LRS2)인 제 2 상태, 제 1 가변저항층(120)은 저저항 상태(LRS1)이나 제 2 가변 저항층(140)은 고저항 상태(HRS2)인 제 3 상태, 및 제 1 및 제 2 가변저항층(120, 140)이 모두 저저항 상태(LRS1, LRS2)인 제 4 상태 사이에서 스위칭할 수 있다. 이와같이, 제 1 상태, 제 2 상태, 제 3 상태 및 제 4 상태인 경우를 각각 단위 셀에 데이터 '00', '01', 10' 및 '11'이 저장된 상태라 할 수 있으므로, 결국 2 비트의 데이터 저장이 가능하다.
본 발명의 실시예에 따른 반도체 메모리는 멀티-비트 방식으로 동작 가능하며 싱글-비트 방식으로도 동작할 수 있다.
이하, 본 발명의 실시예에 따른 멀티-비트 방식으로 동작하는 메모리 셀(MC)의 프로그램 방법 및 리드 방법을 먼저 설명하도록 한다. 또한, 제 1 메모리 셀(MC1)을 기준으로 본 발명의 실시예에 동작을 설명하도록 한다.
본 발명의 실시예에 따른 멀티-비트 방식의 프로그램 방법은 다음과 같다.
먼저, 제 1 수평전극(150_1)과 제 2 수직전극(130) 양단에 전압을 인가하여 제 1 프로그램 영역(P1)에 데이터를 프로그램할 수 있다. 또한, 제 1 수평전극(150_1)과 제 1 수직전극(110) 양단에 전압을 인가하여 제 2 프로그램 영역(P2)에 데이터를 프로그램할 수 있다.
자세히는, 메모리 셀(MC)의 제 1 및 제 2 프로그램 영역(P1, P2)은 제 1 및 제 2 가변저항층(120, 140)의 저항상태에 따라 프로그램될 수 있다. 제 1 프로그램 영역(P1)을 프로그램하기 위해서, 제 2 가변저항층(140)의 저항상태를 스위칭하여야 한다. 따라서, 제 1 수평전극(150_1)과 제 2 수직전극(130)에 셋 전압(Vset) 또는 리셋 전압(Vreset)을 인가하여 제 2 가변저항층(140)의 저항상태를 스위칭한다.
구체적으로, 제 2 가변저항층(140)이 고저항 상태(HRS2)에 있다고 가정한다. 이와 같은 경우, 제 1 프로그램 영역(P1) 은 '0' 의 값을 갖을 수 있다. 이어서, 제 2 수직 전극(130)과 제 1 수평 전극(150_1)에 인가되는 전압을 음의 방향으로 이동시키면 제 2 셋 전압(Vset2)에 도달하는 시점에서 제 2 가변저항층(140)은 고저항 상태(HRS2)에서 저저항 상태(LRS2)로 스위칭하는 셋 동작이 수행된다(① 참조). 이와 같은 경우, 제 1 프로그램 영역(P1)은 '1' 이 저장될 수 있다.
이어서, 제 2 수직 전극(130)과 제 1 수평 전극(150_1)에 인가되는 전압을 양의 방향으로 이동시키면 제 2 리셋 전압(Vreset2)에 도달하는 시점에서 제 2 가변저항층(140)의 저저항 상태(LRS2)가 고저항 상태(HRS2)로 스위칭하는 리셋 동작이 수행된다(② 참조). 이와 같은 경우, 제 1 프로그램 영역(P1)은 '0'이 저장될 수 있다. 이처럼, 제 1 프로그램 영역(P1)은 제 2 수직 전극(130)과 제 1 수평 전극(150_1)에 셋 전압(Vset1) 또는 리셋 전압(Vreset)를 인가하여 저항상태를 스위칭할 수 있다.
또한, 제 2 프로그램 영역(P2)을 프로그램 하기 위해서, 제 1 가변저항층(120)의 저항상태를 스위칭하여야 한다. 따라서, 제 1 수평전극(150_1)과 제 1 수직전극(110)에 셋 전압(Vset) 또는 리셋 전압(Vreset)을 인가하여 제 1 가변저항층(120)의 저항상태를 스위칭한다. 이때는, 제 2 수직전극(130)은 플로팅 상태가 되어야할 것이다.
구체적으로, 제 1 가변저항층(120)이 고저항 상태(HRS1)에 있다고 가정한다. 이와 같은 경우, 제 2 프로그램 영역(P1) 은 '0' 의 값을 갖을 수 있다. 이어서, 제 1 수직 전극(110)과 제 1 수평 전극(150_1)에 인가되는 전압을 음의 방향으로 이동시키면 제 1 셋 전압(Vset1)에 도달하는 시점에서 제 1 가변저항층(120)은 고저항 상태(HRS1)에서 저저항 상태(LRS1)로 스위칭하는 셋 동작이 수행된다(③ 참조). 이와 같은 경우, 제 2 프로그램 영역(P2)은 '1' 이 저장될 수 있다.
이어서, 제 2 수직 전극(130)과 제 1 수평 전극(150_1)에 인가되는 전압을 양의 방향으로 이동시키면 제 2 리셋 전압(Vreset2)에 도달하는 시점에서 제 2 가변저항층(140)의 저저항 상태(LRS2)가 고저항 상태(HRS2)로 스위칭하는 리셋 동작이 수행된다(④ 참조). 제 2 프로그램 영역(P2)은 '0'이 저장될 수 있다.
또한, 제 2 셋 전압(Vset2) 이하의 음의 전압 또는 제 2 리셋 전압(Vreset2) 이상의 양의 전압을 인가하지 않도록 한다. 이와 같은 경우, 제 1 프로그램영역(P1) 의 데이터가 스위칭 될 수 있다.
이처럼, 제 1 프로그램 영역(P1)과 제 2 프로그램 영역(P2)은 서로 상이한 셋 전압(Vset) 또는 리셋 전압(Vreset)를 인가하여 개별적으로 프로그램할 수 있다.
본 발명의 실시예에 따른 멀티-비트 방식의 리드 방법은 다음과 같다.
제 1 수평전극(150_1)과 제 1 수직전극(110) 양단에 전압을 인가하여 제 1 및 제 2 가변저항층(120, 140)의 저항값의 합을 센싱하여 메모리 셀(MC) 제 1 및 제 2 프로그램 영역(P1, P2)에 저장된 데이터를 리드 한다.
구체적으로는, 제 1 및 제 2 가변저항층(120, 140)의 양단에 제 1 셋 전압(Vset1)과 제 1 리셋 전압(Vreset1) 사이의 범위에 있는 전압을 인가하여 수행될 수 있다.
예를들어, 제 1 수평 전극(150_1)과 제 1 수직 전극(110)의 양단에 제 1 리셋 전압(Vreset1)보다 크기가 작은 양전압을 리드 전압(Vread)으로 인가하고 감지 전류(Iread)를 검출하여 제 1 가변저항층(120)이 고저항 상태(HRS1) 및 저저항 상태(LRS1) 중 어느 상태에 있는지 제 2 가변저항층(140)이 고저항 상태(HRS2) 및 저저항 상태(LRS2) 중 어느 상태에 있는지를 확인할 수 있다. 이 정보를 조합하면 메모리 셀(MC)이 전술한 제 1 내지 제 4 상태 중 어느 하나에 있는지를 확인할 수 있다. 제 1 셋 전압(Vset1)과 제 1 리셋 전압(Vreset1) 사이의 범위에 있는 전압을 인가하기 때문에 제 1 및 제 2 가변저항층(120, 140)의 저항상태는 변하지 않는다.
더욱 자세히 설명하면, 제 1 및 제 2 가변저항층(120,140)이 고저항 상태(HRS1, HRS1)인 제 1 상태, 제 1 가변저항층(120)은 고저항 상태(HRS1)이나 제 2 가변저항층(140)은 저저항 상태(LRS2)인 제 2 상태, 제 1 가변저항층(120)은 저저항 상태(LRS1)이나 제 2 가변저항층(140)은 고저항 상태(HRS2)인 제 3 상태 및 제 1 및 제 2 가변저항층(120, 140)이 모두 저저항 상태(LRS1, LRS2)인 제 4 상태를 갖을 수 있다. 이때, 제 1 및 제 2 가변저항층(120, 140)의 저항값을 합하여 검출하면 제 1 및 제 2 프로그램 영역(P1, P2)의 데이터를 판별할 수 있다. 예컨대, 저항의 크기는 제 1 상태, 제 2 상태 , 제 3 상태, 제 4 상태로 순서로 낮아질 수 있다. 이에 따라 메모리 셀(MC)에 저장된 데이터를 판별할 수 있다.
이어서, 본발명의 실시예에 따른 싱글-비트 방식으로 동작하는 메모리 셀(MC)의 프로그램 방법 및 리드 방법을 설명하기로 한다.
본발명의 실시예에 따른 싱글-비트 방식의 프로그램 방법은 다음과 같다.
제 1 수평 전극(150_1)과 제 1 수직 전극(110)에 전압을 인가하여 제 1 및 제 2 가변저항층(120, 140)이 동일한 저항상태를 갖도록 스위칭한다. 따라서, 제 1 및 제 2 프로그램 영역(P1, P2)에 동일한 데이터가 프로그램된다. 또한, 제 1 및 제 2 가변저항층(120, 140)은 동일한 물질일 수 있다.
또한, 제 1 및 제 2 가변저항층(120, 140)의 저항값의 합은 제 1 가변저항층(120) 또는 제 2 가변저항층(140) 중 어느 하나의 저항값의 합보다 크다. 예컨대, 수평 전극(150)과 제 1 수직 전극(110)에 전압을 인가하여 제 1 및 제 2 가변저항층(120, 140)에 대한 프로그램 동작시, 제 1 및 제 2 가변저항층(120, 140)은 고저항 상태(HRS1, HRS2) 또는 저저항 상태(LRS2, LRS2)가 될 것이다. 이때, 고저항 상태(HRS1, HRS2)의 저항값의 합은 하나의 제 1 가변저항층(120)의 고저항 상태(HRS1) 또는 제 2 가변저항층(140)의 고저항 상태(HRS2)의 저항값보다 클것이다.
즉, 본 발명의 실시예에 따른 싱글-비트 방식의 프로그램 방법은 높은 저항값을 이용할 수 있다.
이와 같이 싱글-비트 방식의 프로그램 방법으로 구동시 다음과 같은 효과가 있다. 기존의 크로스-포인트 어레이(cross-point array) 구조에서는 선택되지 않은 저저항 상태의 셀을 통한 예기치 못한 전류 흐름인 스니크 패스(sneak path)를 유발시키고 이에 따라 스니크 전류(sneak current)가 발생할 수 있다. 따라서, 수평 전극(150)과 제 1 수직 전극(110)을 이용하여 프로그램 동작을 수행할 경우 메모리셀(MC)의 저항을 증가시켜 스니크 전류(sneak current)를 감소시킬 수 있다.
본발명의 실시예에 따른 싱글-비트 방식의 리드 동작은 다음과 같다.
제 1 가변저항층(120) 또는 제 2 가변저항층(140) 중 어느 하나의 저항값만을 검출하여 제 1 프로그램 영역(P1) 또는 제 2 프로그램 영역(P2)의 데이터를 리드 하도록 한다.
예컨대, 제 1 수평전극 전극(150_1)과 제 2 수직 전극(130)에 리드 전압(Vread)을 인가하여 제 2 가변저항층(140)의 저항값을 검출하거나 제 1 수평 전극(150_1)과 제 1 수직 전극(110)에 전압을 인가하여 제 1 가변저항층(120)의 저항값을 검출하여 제 1 메모리 셀(MC1)의 제 1 및 제 2 프로그램 영역(P1, P2)에 저장된 데이터를 리드할 수 있다.
이는, 제 1 메모리셀(MC1)이 포함하는 제 1 가변저항층(120)과 제 2 가변저항층(140)이 동일한 저항상태(LRS 또는 HRS)를 갖기 때문이다.
이와 같이, 두개의 가변저항층(120, 140)에 리드 전압(Vread)을 인가하지 않고 하나의 가변저항층(120)에만 리드 전압(Vread)을 인가하기 때문에 감지 전류(Iread) 검출시 작은 저항값을 갖을 수 있다. 따라서, 리드 동작시 전류 레벨(current level)을 상향시킬 수 있으므로 센싱마진 확보에 유리할 수 있다.
이하, 본 발명의 실시예의 변형실시예를 설명하도록 한다.
도 5는 본 발명의 실시예에 변형 실시예의 반도체 메모리의 사시도이다.
도 5를 참조하면, 변형 실시예의 반도체 메모리는 제 1 수직 전극(210), 제 1 가변저항층(220), 제 2 수직 전극(230), 제 2 가변저항층(240), 복수의 수평 전극(250)을 포함할 수 있다. 제 1 수직 전극(210), 제 1 가변저항층(220), 제 2 수직 전극(230), 제 2 가변저항층(240)은 본 발명의 실시예의 구성과 동일할 수 있다.
복수의 수평 전극(250)은 제 2 방향(DR2) 또는 제 3 방향(DR3)으로 연장될 수 있고 제 2 가변저항층(240)과 접촉하도록 형성될 수 있다. 또한, 필라(H) 외부에 접하도록 형성되어 제 2 가변저항층(240)을 둘러쌀 수 있다. 또한, 상하로 상호 이격되어 적층될 수 있다.
제 1 및 제 2 가변저항층(220, 240)은 동일한 물질 또는 서로 상이한 물질일 수 있다. 본 발명의 변형 실시예에서는 동일한 물질을 사용한다. 또한, 본 발명의 변형실시예는 하나의 수평 전극을 포함하는 하나의 층에 하나의 메모리 셀(MC)을 갖을 수 있다.
본 발명의 변형실시예의 멀티-비트 방식의 프로그램 방법은 다음과 같다.
제 2 수직전극(230)과 제 1 수평전극(250_1) 양단에 전압을 인가하여 제 1 가변 저항층(240)의 저항상태를 스위칭하고, 제 1 수직전극(210)과 제 1 수평전극(250_1) 양단에 전압을 인가하여 제 1 가변저항층(220)의 저항상태를 스위칭하여 데이터를 프로그램 한다.
자세히는, 제 2 가변저항층(240)을 스위칭하기 위해서는 제 2 수직전극(230)과 제 1 수평전극(250_1) 양단에 셋 전압(Vset2) 또는 리셋 전압(Vreset2)을 인가하고 제 1 가변저항층(220)을 프로그램하기 위해서는 제 1 수직전극(220)과 제 1 수평전극(250_1) 양단에 셋 전압(Vset1) 또는 리셋 전압(Vreset1)을 인가하여 제 1 가변저항층(120)의 저항상태를 스위칭한다. 또한, 제 2 수직전극(130)은 플로팅 상태가 되어야할 것이다. 이와 같은 프로그램 방법은 본 발명의 실시예와 동일할 수 있다.
본 발명의 변형 실시예의 멀티-비트 방식의 리드 방법은 다음과 같다.
제 1 수평전극(250_1)과 제 1 수직전극(210) 양단에 전압을 인가하여 제 1 및 제 2 가변저항층(220, 240)의 저항값의 합을 센싱하여 메모리 셀의 데이터를 판별한다. 구체적으로는, 제 1 및 제 2 가변저항층(220, 240)의 양단에 제 1 셋 전압(Vset1)과 제 1 리셋 전압(Vreset1) 사이의 범위에 있는 전압을 인가하여 수행될 수 있다. 이와 같은 리드 방법은 본발명의 실시예와 동일하다.
본 발명의 변형 실시예의 싱글-비트 방식의 프로그램 동법은 다음과 같다.
복수의 수평 전극(250)과 제 1 수직 전극(210)을 이용하여 제 1 및 제 2 가변저항층(220, 240)의 저항상태를 동일하게 스위칭할 수 있다.
구체적으로, 복수의 수평 전극(250)과 제 1 수직 전극(210)의 양단에 전압을 인가하여 제 1 가변저항층과 제 2 가변저항층을 고저항 상태(HRS1, HRS2) 또는 저저항 상태(LRS2, LRS2)로 저항상태로 동일하게 스위칭할 수 있다.
본 발명의 변형 실시예의 리드 동작은 다음과 같을 수 있다.
본 발명의 실시예와 동일하게, 리드 동작시에는 제 1 가변저항층(220) 또는 제 2 가변저항층(240) 중 어느 하나의 저항상태만을 식별하여도 메모리 셀의 데이터를 읽을 수 있다.
예컨대, 제 2 수직 전극(230) 및 수평 전극(250)의 양단에 리드 전압(Vread)를 인가하여 제 2 가변저항층(240)의 감지 전류(Iread)를 검출하거나 제 1 수직 전극(210) 및 수평 전극(250)의 양단에 리드 전압(Vread)을 인가하여 제 1 가변저항층(220)의 감지 전류(Iread)를 검출할 수 있다. 이때, 제 2 수직 전극(230)은 플로팅 상태일 수 있다.
이때, 제 1 가변저항층(220)과 제 2 가변저항층(240)의 저항상태는 동일하다. 따라서, 하나의 가변저항층의 저항상태만을 식별하여도 메모리 셀에 있는 데이터를 읽을 수 있다.
이와 같이 싱글-비트 방식의 프로그램 방법으로 구동시 다음과 같은 효과가 있다.
프로그램 동작시에는 복수의 수평 전극(250)과 제 1 수직 전극(210)에 전압을 인가하여 제 1 가변저항층(220)과 제 2 가변저항층(240)에 전압을 인가한다. 따라서, 제 1 가변저항층(220)과 제 2 가변저항층(240)의 저항을 같이 이용하게 되어 메모리 셀(MC)의 저항이 증가한다. 따라서, 선택되지 않은 저저항 상태의 셀을 통한 스니크 전류(sneak current)를 감소시킬 수 있다. 또한, 리드 동작시에는 하나의 가변저항층만을 선택하여 메모리 셀의 데이터를 읽을 수 있다. 이와 같은 경우,두개의 가변저항층을 선택하여 리드 동작을 수행할때보다 낮은 저항을 확보할 수 있다. 따라서, 리드 동작시 전류 레벨을 상향시킬 수 있으므로 센싱마진 확보에 유리할 수 있다.
이상으로 설명한 실시예들에서는, 3개의 전극 사이에 두개의 가변저항층이 개재된 구조물에 관한 반도체 메모리에 관하여 예시하였으나, 복수의 전극과 이들사이에 개재된 복수의 가변저항층을 갖는 복수의 메모리 셀이 구현 가능함은 당연하다.
또한, 3개의 전극을 사용하여 이들 사이에 위치하는 복수의 가변저항층이 개별적으로 제어될 수 있다. 따라서, 두개의 전극중 어느하나를 선택소자로 구성하여 1S1R구조로 형성할 수도 있을 것이다.
이와 같은 본 발명의 실시예의 따르면, 복수의 멀티 레벨 셀 구현이 가능하고 이에 따라 집적도가 증가한 반도체 메모리를 제공할 수 있다. 또한, 단일-비트방식으로 동작할 시 스니크 전류를 감소시키며 센싱마진을 확보할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 6 내지 도 10은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제 1 수직 전극, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다. 따라서, 멀티 레벨 셀 구현이 가능하다. 이를 통해, 기억부(1010)의 집적도 증가가 가능하다. 결과적으로, 마이크로프로세서(1000)의 크기를 감소시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제 1 수직 전극, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다. 따라서, 멀티 레벨 셀 구현이 가능하다. 이를 통해, 캐시 메모리부(1120)의 집적도 증가가 가능하다. 결과적으로, 프로세서(1100)의 크기를 감소시킬 수 있다.
도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제 1 수직 전극, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다. 따라서, 멀티 레벨 셀 구현이 가능하다. 이를 통해, 주기억장치(1220)의 집적도 증가가 가능하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제 1 수직 전극, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다. 따라서, 멀티 레벨 셀 구현이 가능하다. 이를 통해, 보조기억장치(1230)의 집적도 증가가 가능하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 9의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 9의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 받노체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제 1 수직 전극, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다. 따라서, 멀티 레벨 셀 구현이 가능하다. 이를 통해, 임시 저장 장치(1340)의 집적도 증가가 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성을 향상시키고 크기를 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 10을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제 1 수직 전극, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다. 따라서, 멀티 레벨 셀 구현이 가능하다. 이를 통해, 메모리(1410)의 집적도 증가가 가능하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성이 향상되고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제 1 수직 전극, 제 1 수직 전극을 둘러싸는 제 1 가변저항층, 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함할 수 있다. 따라서, 멀티 레벨 셀 구현이 가능하다. 이를 통해, 버퍼 메모리(1440)의 집적도 증가가 가능하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성을 향상시킬 수 있고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 6 내지 도 10의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
제 1 수직 전극 : 110, 210
제 2 수직 전극 : 130, 230
수평 전극 : 150
제 1 가변저항층 : 120, 220
제 2 가변저항층 : 140, 240

Claims (16)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    도전성의 제 1 수직 전극;
    상기 제 1 수직 전극을 둘러싸는 제 1 가변저항층;
    상기 제 1 가변저항층을 둘러싸는 도전성의 제 2 수직 전극;
    상기 제 2 수직 전극을 둘러싸는 제 2 가변저항층; 및
    상기 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함하고,
    상기 제1 가변저항층 및 상기 제2 가변저항층 각각에 프로그램 영역이 형성되는
    전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 수직 전극은 필라형태를 포함하고, 상기 제 2 수직 전극은 링타입 필라 형태(Ring-typed pillar)를 포함하는
    전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 수평 전극 각각은 상기 제 2 가변저항층 일부와 접하거나, 또는 상기 제 2 가변저항층을 둘러싸는
    전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 수평 전극은 다층 구조를 갖고,
    어느 한 층에서 상기 제 1 및 제 2 수직 전극을 기준으로 한쌍의 상기 수평 전극이 서로 대칭되도록 배치된
    전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 가변저항층과 상기 제 2 가변저항층은 서로 상이한 물질을 포함하는
    전자 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 및 제 2 가변저항층은 링타입 필라형태를 포함하는
    전자 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 및 제 2 가변저항층은 페로브스카이트(perovskite)계 산화물, 전이금속 산화물, 칼코게나이드(chalcogenide)계 화합물 중 어느 하나를 포함하는 단일막 또는 다중막을 포함하는
    전자 장치.
  8. 반도체 메모리를 포함하는 전자 장치에서,
    제 1 수직 전극을 둘러싸는 제 1 가변저항층, 상기 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 상기 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 상기 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함하는 상기 반도체 메모리의 동작방법은
    상기 복수의 수평 전극과 상기 제 1 또는 제 2 수직전극 양단에 전압을 인가하여 상기 제 1 또는 제 2 가변저항층의 저항상태를 스위칭하는 프로그램 방법; 및
    상기 복수의 수평 전극과 상기 제 1 수직전극에 전압을 인가하여 제 1 및 제 2 가변저항층의 저항값의 합을 센싱하는 리드 방법을 포함하는 전자장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서
    상기 리드 방법은
    상기 제 1 가변저항층은 셋 전압 및 리셋 전압을 포함하고,
    상기 복수의 수평 전극과 상기 제 1 수직전극 양단에 상기 셋 전압과 상기 리셋 전압 사이의 범위에 있는 전압을 인가하여 데이터를 리드하는
    전자 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 1 가변저항층과 상기 제 2 가변저항층은 서로 상이한 물질을 포함하고,
    상기 제 1 및 제 2 가변저항층 양단에 인가되는 전압에 따라, 상기 제 1 및 제 2 가변저항물층이 고저항 상태인 제 1 상태, 상기 제 1 가변저항층이 고저항 상태이고 상기 제 2 가변저항층이 저저항 상태인 제 2 상태, 상기 제 1 가변저항층이 저저항 상태이고 상기 제 2 가변저항층이 고저항 상태인 제 3 상태 및 상기 제 1 및 제 2 가변 저항층이 저저항 상태인 제 4 상태 중 어느 하나를 갖는 전자 장치.
  11. 반도체 메모리를 포함하는 전자 장치에서,
    제 1 수직 전극을 둘러싸는 제 1 가변저항층, 상기 제 1 가변저항층을 둘러싸는 제 2 수직 전극, 상기 제 2 수직 전극을 둘러싸는 제 2 가변저항층 및 상기 제 2 가변저항층 외측에 접하고, 상하로 상호 이격된 복수의 수평 전극을 포함하는 상기 반도체 메모리의 동작방법은
    상기 복수의 수평 전극과 상기 제 1 전극 양단에 전압을 인가하여 상기 제 1 및 제 2 가변저항층의 저항상태가 동일하게 스위칭되는 프로그램 방법; 및
    상기 제 1 가변저항층의 저항값 또는 상기 제 2 가변저항층의 저항값을 검출하는 리드 방법을 포함하는
    전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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