KR102082932B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 매립형 워드라인 및 그를 이용한 반도체 장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체 장치는 반도체 기판 내 활성영역을 정의하는 소자분리막, 제 1 방향으로 상기 활성영역들 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트 및 상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트를 포함할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 매립형 워드라인 및 그를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 산업의 발전에 따라 전자기기의 고집적화 및 고성능화가 요구되고 있으며, 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 그러나 반도체 소자의 고집적화에 따라 반도체 소자에 포함되는 트랜지스터의 사이즈도 축소되고, 그에 따른 전기적 특성의 저하도 야기되고 있다. 이에 따라, 매립형 워드라인을 가지는 트랜지스터가 도입되고 있다.
[선행문헌 1] 공개특허공보 제10-2008-0088907호(2008.10.06)
[선행문헌 2] 공개특허공보 제10-2009-0032401호(2009.04.01)
[선행문헌 3] 등록특허공보 제10-1096188호(2011.12.22)
[선행문헌 1] 공개특허공보 제10-2008-0088907호(2008.10.06)
[선행문헌 2] 공개특허공보 제10-2009-0032401호(2009.04.01)
[선행문헌 3] 등록특허공보 제10-1096188호(2011.12.22)
본 발명의 일실시예는 활성 영역의 선폭(Width)을 증가시키고, 워드라인의 채널(Channel) 너비를 확보하기 위한 소자분리막 내에 워드라인의 선폭(Width)을 확장하는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는 반도체 기판 내 활성영역을 정의하는 소자분리막, 제 1 방향으로 상기 활성영역들 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트 및 상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치의 제조 방법은 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 제 1 방향으로 상기 활성 영역 및 상기 소자분리막을 가로지르는 제 1 게이트를 형성하는 단계 및 상기 소자분리막에 매립된 제 1 게이트와 연결되며, 제 2 방향으로 연장된 제 2 게이트를 형성하는 단계를 포함할 수 있다.
본 기술은 활성 영역의 선폭(Width)을 증가시켜 패터닝을 용이하게 하고, 소자분리막 내에 워드라인의 선폭(Width)을 확장시킴으로써 워드라인 저항을 감소시키고 워드라인 구동 전류를 증가시킬 뿐만 아니라, 활성 영역의 채널 너비가 증가하여 디램 셀의 스케일 다운(Scale-down) 시 공정 마진 향상과 반도체 장치의 특성 향상이 가능한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 입체도이다.
도 4는 본 발명의 일 실시예에 따른 프로세서의 구성도이다.
도 5는 본 발명의 일 실시예에 따른 시스템의 구성도이다.
도 6은 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 7는 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 입체도이다.
도 4는 본 발명의 일 실시예에 따른 프로세서의 구성도이다.
도 5는 본 발명의 일 실시예에 따른 시스템의 구성도이다.
도 6은 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 7는 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체 기판상에 활성 영역(110), 제 1 소자분리막(120), 매립 게이트 트렌치(140a), 확장된 트렌치(140b), 활성 영역(110) 내 매립 게이트(160), 제 1 소자분리막(120) 내 매립 게이트(160a), 확장된 매립 게이트(160c) 및 비트라인(200)을 포함한다. 구체적이고 명확한 설명을 위하여 매립 게이트(160, 160a)를 활성 영역(110) 내 매립 게이트(160)와 제 1 소자분리막(120) 내 매립 게이트(160a)로 구분한다.
구체적으로, 반도체 기판상에 라인 구조의 활성 영역(미도시)을 형성한 후, 라인 구조의 활성 영역의 장축(L, Length) 방향에 교차하는 라인 구조의 식각 마스크를 이용하여 활성 영역을 일부 식각하여 아일랜드(Island) 구조의 활성 영역(110)을 정의하는 제 1 소자분리막(120)을 형성한다. 여기서, 활성 영역(110)은 6F2 구조로서, Y축(장축)을 기준으로 사선 방향으로 구비될 수 있다. 이러한 활성 영역(110)의 선폭(W)을 종래에 비해 크게 형성함으로써, 활성 영역(110) 형성 시 패터닝이 용이한 효과가 있다.
그리고, 제 1 방향(활성 영역(110)의 장축(L) 방향에 교차하는)의 라인 구조의 매립 게이트(160, 160a)를 형성한다. 여기서, 매립 게이트(160, 160a)는 활성 영역(110) 내 매립 게이트(160) 및 제 1 소자분리막(120) 내 매립 게이트(160a)로 명명될 수 있으며, 매립 게이트(160, 160a)를 제 1 게이트라고 정의하거나 명명할 수 있다.
아울러, 제 1 소자분리막(120) 내 매립 게이트(160a)에 연결되며, 확장된 매립 게이트(160c)를 추가로 형성할 수 있으며, 확장된 매립 게이트(160c)는 제 2 게이트라고 정의하거나 명명할 수 있다.
구체적으로, 제 2 게이트(160c)는 제 2 방향(활성 영역(110)의 장축(L) 방향)을 따라 활성 영역(110)들 사이의 제 1 소자분리막(120) 내에 형성될 수 있으며, 제 2 방향을 따라 한 방향으로만 형성될 수 있다.
아울러, 제 2 게이트(160c)는 활성 영역(110)의 일단부까지 연장될 수 있으나, 저항 감소를 위하여 활성 영역(110)의 일단부 보다 더 확장되어 연장될 수 있다. 도 1에서는 활성 영역(110)의 일단부 보다 더 확장되어 연장된 도면을 개시한 것이다. 단, 이웃하게 배열된 제 2 게이트(160c) 간에 서로 맞닿지 않도록 형성한다.
도 1에서, 활성 영역(110)의 너비(Width, W)를 크게 형성하면, 활성 영역(110)을 형성하고자 할 때, 패터닝이 쉬운 장점을 갖으나, 매립 게이트(160, 160a)의 선폭이 작아져서 매립 게이트(160, 160a)의 저항이 증가하는 문제점이 있기 때문에 이를 방지하기 위하여 매립 게이트(160, 160a)의 구조를 본 발명과 같이 변형할 수 있다.
여기서, 활성 영역(110) 내 매립 게이트(160)의 선폭(P)과 제 1 소자분리막(120) 내 매립 게이트(160a)의 선폭(P)은 동일한 선폭이며, 제 2 게이트(160c)의 선폭(P')은 제 1 소자분리막(120) 내에서 확장된다. 즉, 제 1 소자분리막(120) 내에는 매립 게이트(160a)의 선폭(P)와 제 2 게이트(160c)의 선폭(P')의 조합된 선폭(P'')을 갖는다. 이러한 제 1 소자분리막(120) 내 매립 게이트(160a) 및 제 2 게이트(160c)의 조합된 선폭(P")은 핀(Fin)의 너비를 증가시켜 게이트 저항을 감소시키고, 게이트 구동 전류를 증가시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도로서, (i)은 도 1의 X-X' 절단면을 도시한 것이고, (ii)는 도 1의 Y-Y' 절단면을 도시한 것이다.
도 2a의 (i) 및 도 2a의 (ii)를 참조하면, 반도체 기판(100)에 감광막을 형성한 후, 라인(Line) 타입의 활성 영역 형성을 위한 마스크를 이용한 노광 및 현상 공정으로 제 1 감광막 패턴(미도시, 제 1 마스크 패턴)을 형성한다.
다음에는, 제 1 감광막 패턴을 식각 마스크로 반도체 기판(100)을 식각하여 라인 구조의 활성 영역을 정의하는 제 1 소자분리막(120)을 형성한다.
이후, 라인 구조의 활성 영역을 라인 구조의 식각 마스크를 이용한 식각 공정으로 아일랜드(island) 형상의 활성 영역(110)을 형성한다. 여기서, 활성 영역(110)은 6F2 구조로서, Y축을 기준으로 사선 방향으로 구비되며, 구체적인 배열은 도 1을 참조한다.
다음에는, 활성 영역(110) 및 제 1 소자분리막(120)의 상부에 감광막을 형성한 후, 매립 게이트를 형성하기 위한 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(130, 제 2 마스크 패턴)을 형성한다. 여기서, 라인(Line) 타입의 활성 영역 형성을 위한 마스크 및 매립 게이트를 형성하기 위한 마스크는 별개의 마스크를 이용하거나 하나의 통합된 마스크를 이용할 수 있다.
도 2b의 (i) 및 도 2b의 (ii)를 참조하면, 제 2 감광막 패턴(130)을 식각 마스크로 활성 영역(110) 및 제 1 소자분리막(120)을 식각하여 트렌치(140a, 140b)를 형성한다. 여기서, 도 2b의 (i)에서의 트렌치(140a)는 매립 게이트 트렌치라고 정의하거나 명명할 수 있으며, 도 2b의 (ii)에서의 트렌치(140b)는 확장된 트렌치라고 정의하거나 명명할 수 있다.
예컨대, 매립 게이트 트렌치(140a)는 제 1 방향(활성 영역(110)의 장축(L) 방향에 교차하는)으로 연장되어 구비된다. 즉, 매립 게이트 트렌치(140a)는 제 1 방향을 따라 활성 영역(110) 및 소자분리막(120)을 식각하여 홀을 형성하고, 확장된 트렌치(140b)는 제 2 방향(활성 영역(110)의 장축(L) 방향)을 따라 소자분리막(120)을 식각하여 홀을 형성한다. 또한, 매립 게이트 트렌치(140a) 및 확장된 트렌치(140b)는 동일한 감광막 패턴을 이용하여 한 번에 형성하거나, 복수 개의 감광막 패턴을 이용하여 따로 형성할 수 있다.
도 2c의 (i)을 참조하면, 매립 게이트 트렌치(140a)에 게이트 절연막(150)을 형성한다. 이러한 게이트 절연막(150)은 게이트 절연막을 증착하거나, 게이트 산화(Oxidation) 공정을 이용하여 형성할 수 있으며, 게이트 절연막(150)은 산화막(Oxide)을 포함할 수 있다.
이후, 게이트 절연막(150) 상부에 게이트 금속층(미도시)을 매립한 후, 게이트 금속층(미도시) 및 게이트 절연막(150)을 에치백(etch-back)하여 매립 게이트(160)를 형성한다. 여기서, 매립 게이트(160)는 활성 영역(110) 내 구비된 매립 게이트를 의미한다. 또한, 게이트 금속층은 티타늄(Ti), 질화티타늄(TiN), 티타늄/질화티타늄(Ti/TiN), 질화텅스텐(WN), 텅스텐/질화텅스텐(W/WN), 질화탄탈륨(TaN), 탄탈륨/질화탄탈륨(Ta/TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN) 및 질화텅스텐실리콘(WSiN) 중의 어느 하나 또는 이들의 조합을 포함하여 형성할 수 있다.
도 2c의 (ii)를 참조하면, 확장된 트렌치(140b)에 매립 게이트(160a)를 형성한 후, 활성 영역(110) 사이에 구비되고, 매립 게이트(160a)에 연결되며, 확장된 매립 게이트(160c)를 형성한다. 이러한 확장된 매립 게이트(160c) 또한 티타늄, 티타늄질화막 또는 텅스텐을 포함할 수 있다. 여기서, 매립 게이트(160, 160a)는 활성 영역(110) 내 매립 게이트(160) 및 제 1 소자분리막(120) 내 매립 게이트(160a)로 명명될 수 있으며, 매립 게이트(160, 160a)를 제 1 게이트라고 정의하거나 명명할 수 있다. 아울러, 확장된 매립 게이트(160c)는 제 2 게이트라고 정의하거나 명명할 수 있다.
도 2d의 (i)을 참조하면, 제 1 게이트(160, 160a)의 상부에 절연막을 매립한 후, 활성 영역(110) 및 제 1 소자분리막(120)이 노출될 때까지 절연막을 평탄화 식각하여 제 2 소자분리막(170)을 형성한다. 이때, 절연막은 질화막(Nitirde)을 포함할 수 있다.
도 2d의 (ii)를 참조하면, 제 2 게이트(160c) 사이의 트렌치(140c)를 포함한 전체 표면에 절연막을 매립한 후, 소자분리막(120)이 노출될 때까지 절연막을 평탄화 식각하여 제 2 소자분리막(170)을 형성한다. 여기서, 제 2 소자분리막(170)은 T 형상으로 형성 가능하며, 제 2 게이트(160c)를 서로 격리시켜주는 역할을 할 수 있다. 아울러, 절연막은 질화막(Nitirde)을 포함할 수 있다.
도 2e의 (i) 및 도 2e의 (ii)를 참조하면, 활성 영역(110)을 교차하며, 제 1 게이트(160, 160a)와 서로 수직한 방향의 비트라인(200)을 형성한다. 여기서, 비트라인(200)은 제 1 방향으로 구비된 제 1 게이트(160, 160a)와 수직한 방향의 라인 구조로 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 매립형 워드라인을 포함하는 반도체 장치 및 그 제조 방법을 설명하기 위한 입체도이다.
도 3을 참조하면, 소스/드레인 영역(210)이 구비된 활성 영역(110) 내 매립 게이트(160)의 선폭(P) 및 제 1 소자분리막(120) 내 매립 게이트(160a)의 선폭(P)을 포함하는 제 1 게이트(160, 160a)의 선폭(P) 보다 제 2 게이트(160c)의 선폭(P')을 더 크게 형성함으로써, 게이트 저항을 감소시키고, 게이트 구동 전류를 증가시키는 반도체 장치 및 그 제조 방법을 제공한다. 여기서, 활성 영역(110) 내 매립 게이트(160)의 선폭(P)과 제 1 소자분리막(120) 내 매립 게이트(160a)의 선폭(P)은 서로 동일할 수 있으며, 제 2 게이트(160c)는 제 1 소자분리막(120) 내 한 방향으로만 구비될 수 있다.
아울러, 매립된 새들 핀(Saddle Fin) 트랜지스터 형성 시, 제 1 소자분리막(120)에 워드라인 선폭을 확장시켜 워드라인 저항을 개선할 수 있고, 특히 소자분리막(120)을 더 식각하여 확장된 소자분리막(120)의 영역이 핀(Fin) 구조의 너비로 작용하여 셀 트랜지스터의 구동 전류를 개선할 수 있는 효과가 있다.
도 4는 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 4에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다. 임베디드 메모리부(1140)는 반도체 기판 내 활성영역을 정의하는 소자분리막, 제 1 방향으로 상기 활성영역들 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트 및 상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트를 포함한다.
위와 같이 활성 영역의 선폭(Width)을 증가시켜 패터닝을 용이하게 하고, 소자분리막 내에 워드라인의 선폭(Width)을 확장시킴으로써 워드라인 저항을 감소시키고 워드라인 구동 전류를 증가시킬 뿐만 아니라, 활성 영역의 채널 너비가 증가하여 디램 셀의 스케일 다운(Scale-down) 시 공정 마진 향상과 반도체 장치의 특성 향상이 가능한 효과가 있다. 이를 통해 임베디드 메모리부(1140)를 포함하는 프로세서(1100)의 동작 특성을 향상시킬 수 있으므로 프로세서(1100)의 고성능화가 가능하다.
또한, 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 5에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 반도체 기판 내 활성영역을 정의하는 소자분리막, 제 1 방향으로 상기 활성영역들 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트 및 상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트를 포함한다.
위와 같이 활성 영역의 선폭(Width)을 증가시켜 패터닝을 용이하게 하고, 소자분리막 내에 워드라인의 선폭(Width)을 확장시킴으로써 워드라인 저항을 감소시키고 워드라인 구동 전류를 증가시킬 뿐만 아니라, 활성 영역의 채널 너비가 증가하여 디램 셀의 스케일 다운(Scale-down) 시 공정 마진 향상과 반도체 장치의 특성 향상이 가능한 효과가 있다. 이를 통해 주기억장치(1220)를 포함하는 시스템(1200)의 동작 특성을 향상시킬 수 있으므로 시스템(1200)의 고성능화가 가능하다.
더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템을 더 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 6에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310)는 반도체 기판 내 활성영역을 정의하는 소자분리막, 제 1 방향으로 상기 활성영역들 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트 및 상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트를 포함한다.
위와 같이 활성 영역의 선폭(Width)을 증가시켜 패터닝을 용이하게 하고, 소자분리막 내에 워드라인의 선폭(Width)을 확장시킴으로써 워드라인 저항을 감소시키고 워드라인 구동 전류를 증가시킬 뿐만 아니라, 활성 영역의 채널 너비가 증가하여 디램 셀의 스케일 다운(Scale-down) 시 공정 마진 향상과 반도체 장치의 특성 향상이 가능한 효과가 있다. 이를 통해 임시 저장 장치(1340)를 포함하는 데이터 저장 시스템(1300)의 동작 특성을 향상시킬 수 있으므로 데이터 저장 시스템(1300)의 고성능화가 가능하다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 7에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리부(1440)는 반도체 기판 내 활성영역을 정의하는 소자분리막, 제 1 방향으로 상기 활성영역들 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트 및 상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트를 포함한다.
위와 같이 활성 영역의 선폭(Width)을 증가시켜 패터닝을 용이하게 하고, 소자분리막 내에 워드라인의 선폭(Width)을 확장시킴으로써 워드라인 저항을 감소시키고 워드라인 구동 전류를 증가시킬 뿐만 아니라, 활성 영역의 채널 너비가 증가하여 디램 셀의 스케일 다운(Scale-down) 시 공정 마진 향상과 반도체 장치의 특성 향상이 가능한 효과가 있다. 이를 통해 버퍼 메모리부(1440)를 포함하는 메모리 시스템(1400)의 동작 특성을 향상시킬 수 있으므로 메모리 시스템(1400)의 고성능화가 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100 : 반도체 기판 110 : 활성 영역
120 : 제 1 소자분리막 130 : 제 2 감광막 패턴
140a, 140b : 트렌치 150 : 게이트 절연막
160, 160a : 매립 게이트 160c : 확장된 매립 게이트
170 : 제 2 소자분리막 200 : 비트라인
210 : 소스/드레인 영역
120 : 제 1 소자분리막 130 : 제 2 감광막 패턴
140a, 140b : 트렌치 150 : 게이트 절연막
160, 160a : 매립 게이트 160c : 확장된 매립 게이트
170 : 제 2 소자분리막 200 : 비트라인
210 : 소스/드레인 영역
Claims (22)
- 반도체 기판 내 활성영역을 정의하는 소자분리막;
제 1 방향으로 연장되며, 상기 활성영역에 매립된 제 1 부분 및 상기 소자분리막에 매립된 제 2 부분을 포함하는 제 1 게이트; 및
상기 제 1 게이트의 상기 제 2 부분과 연결되며, 상기 제 1 방향과 교차되는 제 2 방향으로 연장된 제 2 게이트를 포함하되,
상기 제 2 게이트는 상기 제 2 방향으로 상기 제 2 부분의 일측에 위치하는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 게이트는 상기 활성 영역의 일단부까지 연장되어 구비된 것을 특징으로 하는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 게이트는 상기 활성 영역의 일단부보다 더 확장되어 연장된 것을 특징으로 하는 반도체 장치. - 삭제
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 게이트 및 제 2 게이트 상부에 구비된 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 게이트와 교차하는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 활성 영역 상부에 구비된 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 활성 영역은 6F2 구조의 섬(island) 형상인 것을 특징으로 하는 반도체 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 활성 영역은 장축을 기준으로 사선 방향으로 배열된 것을 특징으로 하는 반도체 장치. - 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
제 1 방향으로 연장되며, 상기 활성 영역에 매립된 제 1 부분 및 상기 소자분리막에 매립된 제 2 부분을 포함하는 제 1 게이트를 형성하는 단계; 및
상기 제 1 게이트의 상기 제 2 부분과 연결되며, 상기 제 1 방향과 교차되는 제 2 방향으로 연장된 제 2 게이트를 형성하는 단계를 포함하되,
상기 제 2 게이트는 상기 제 2 방향으로 상기 제 2 부분의 일측에 위치하는 반도체 장치의 제조 방법. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 제 2 게이트는 상기 활성 영역의 일단부까지 연장되어 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 제 2 게이트는 상기 활성 영역의 일단부보다 더 확장되어 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법. - 삭제
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 제 1 게이트 및 제 2 게이트 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 제 1 게이트와 교차하는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 활성 영역 상부에 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 활성 영역은 6F2 구조의 섬(island) 형상으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈청구항 10에 있어서,
상기 활성 영역은 장축 기준으로 사선방향으로 배열되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법. - 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부;
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스;
데이터를 저장하는 임베디드(Embedded) 메모리부;
외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부;
외부 기억 장치를 구동하는 메모리 컨트롤부;및,
외부 인터페이스 장치에 프로세서에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부를 포함하고,
상기 임베디드(Embedded) 메모리부는
반도체 기판 내 활성영역을 정의하는 소자분리막;
제 1 방향으로 상기 활성영역 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트; 및
상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트
를 포함하는 프로세서. - 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 주기억장치는
반도체 기판 내 활성영역을 정의하는 소자분리막;
제 1 방향으로 상기 활성영역 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트; 및
상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트
를 포함하는 시스템. - 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 임시 저장 장치는
반도체 기판 내 활성영역을 정의하는 소자분리막;
제 1 방향으로 상기 활성영역 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트; 및
상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트
를 포함하는 데이터 저장 시스템. - 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 버퍼 메모리는
반도체 기판 내 활성영역을 정의하는 소자분리막;
제 1 방향으로 상기 활성영역 및 상기 소자분리막을 가로지르며 매립된 제 1 게이트; 및
상기 소자분리막에 매립된 제 1 게이트와 연결되며 제 2 방향으로 연장된 제 2 게이트
를 포함하는 메모리 시스템.
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| US13/937,116 US9153579B2 (en) | 2012-07-09 | 2013-07-08 | Semiconductor device having extended buried gate |
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|---|---|---|---|
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|---|---|---|---|
| KR1020130073249A KR102082932B1 (ko) | 2012-07-09 | 2013-06-25 | 반도체 장치 및 그 제조 방법 |
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-
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|---|---|---|---|---|
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| KR20140007265A (ko) | 2014-01-17 |
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