KR20150085154A - 가변 저항층을 구비한 반도체 집적 회로 장치 및 그 제조방법 - Google Patents
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Abstract
반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판 상부에 형성되는 하부 전극, 상기 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며 상기 하부 전극을 노출시키는 가변 저항 영역을 포함하는 층간 절연막; 및 상기 가변 저항 영역에 충진되는 가변 저항층을 포함하며, 상기 가변 저항 영역은 상부 및 하부를 향할수록 확장되는 직경을 갖도록 형성된다.
Description
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 가변 저항층을 구비한 저항 메모리 장치 및 그 제조방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 물질을 메모리 매체로 사용하는 저항 가변 메모리 장치가 제안되고 있다. 대표적인 저항 변화 메모리 장치로는, 상변화 메모리 장치, 저항 메모리 장치, 및 자기 저항 메모리 장치가 있다.
저항 변화 메모리 장치는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터가 저장된다.
이와 같은 저항 변화 메모리 장치 역시, 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다.
현재, 저항 소자를 구성하는 가변 저항층은 다양한 구조를 갖도록 형성되고 있다. 일반적으로, 층간 절연막내에 쓰루 홀을 형성하여 가변 저항 영역을 한정하고, 상기 가변 저항 영역내에 상변화 물질층을 매립시키는 방식이 주로 이용되고 있다.
현재, 저항 소자를 구성하는 가변 저항층은 다양한 형태로 형성되고 있으며, 그 중 일반적인 방식은 가변 저항 영역내에 저항층을 충진시키는 방식이다.
그러나, 저항 변화 메모리 장치의 집적 밀도가 증대됨에 따라, 가변 저항 영역의 직경(또는 선폭)또한 감소되고 있다. 이에 따라, 좁은 가변 저항 영역에 보이드 없이 저항층을 충진시키는 방식에 대한 요구가 높아지고 있다.
본 발명은 보이드가 없는 가변 저항층을 갖는 반도체 집적 회로 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 반도체 기판; 상기 반도체 기판 상부에 형성되며, 상부 표면에 등방성 리세스를 구비하는 하부 전극; 및 상기 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며 상기 하부 전극을 노출시키는 가변 저항 영역을 포함하는 층간 절연막; 상기 가변 저항 영역에 충진되는 가변 저항층을 포함하며, 상기 가변 저항층은 상기 하부 전극의 등방성 리세스내에 충진되도록 구성된다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 반도체 기판; 상기 반도체 기판 상부에 형성되는 하부 전극; 상기 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며, 상기 하부 전극을 노출시키는 가변 저항 영역을 포함하는 층간 절연막; 및 상기 가변 저항 영역에 충진되는 가변 저항층을 포함하며, 상기 가변 저항 영역은 상부 및 하부를 향할수록 확장되는 직경을 갖도록 형성된다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법은, 반도체 기판 상부에 하부 전극을 형성하는 단계, 상기 하부 전극이 형성된 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 소정 부분 식각하여, 상기 하부 전극을 노출시키는 쓰루 홀을 형성하는 단계, 상기 노출된 하부 전극의 상부 표면을 등방성 식각하여, 등방성 리세스를 형성하는 단계, 및 상기 쓰루 홀 및 상기 등방성 리세스 내부에 가변 저항층을 형성하는 단계를 포함할 수 있다.
본 발명에 의하면, 가변 저항층, 예를 들어, 상변화 물질층 하부에 위치되는 하부 전극에 등방성 리세스를 형성한다. 이에 따라, 가변 저항층의 증착후 열처리시, 가변 저항층의 퍼짐 공간이 확보되어, 가변 저항 영역내에 보이드 없이 가변 저항층의 충전이 가능하다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 특성을 갖는 반도체 집적 회로 장치의 개략적인 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 각 공정별 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 각 공정별 단면도이다.
도 5는 본 발명의 일 실시예에 따라 제작된 반도체 집적 회로 장치의 사시도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 각 공정별 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 각 공정별 단면도이다.
도 5는 본 발명의 일 실시예에 따라 제작된 반도체 집적 회로 장치의 사시도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 저항 가변 특성을 갖는 반도체 집적 회로 장치(100)는 하부 전극(110), 가변 저항층(120) 및 상부 전극(130)을 포함할 수 있다.
하부 전극(110)은 반도체 기판(101) 상부에 형성되는 제 1 절연막(105) 내에 형성될 수 있다. 도면에 도시되지는 않았지만, 반도체 기판(101)과 제 1 절연막(105) 사이에 스위칭 소자가 형성될 수 있다. 하부 전극(110)은 그 상부에 등방성 리세스(110a)를 포함할 수 있다. 하부 전극(110)은 불순물이 도핑된 폴리실리콘막 또는 금속 물질이 이용될 수 있다.
가변 저항층(120)은 제 2 절연막(115)내에 형성될 수 있다. 이와 같은 가변 저항층(120)은 등방성 리세스(110a)를 포함하는 하부 전극(110) 상부에 위치될 수 있다. 가변 저항층(120)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 가변 저항층(120)은 하부 전극(110)의 등방성 리세스(110a) 내부가 충진되도록 형성될 수 있다.
여기서, 제 2 절연막(115)은 가변 저항층(120)이 형성될 가변 저항 영역(115a)을 포함할 수 있다. 가변 저항 영역(115a)은 예를 들어, 하부 전극(110)을 노출시키는 쓰루 홀(through hole)의 형태를 가질 수 있으며, 상부로 갈수록 넓어지는 직경을 가질 수 있다.
이에 따라, 가변 저항층(120)은 하부 전극(110)의 등방성 리세스(110a)를 충진시키면서, 상부로 갈수록 넓어지는 가변 저항 영역(115a)내에 형성될 수 있다.
상부 전극(125)은 가변 저항층(120) 상부에 형성될 수 있다.
상기 가변 저항 영역(115a)은 저항 가변 메모리 장치의 높은 집적 밀도로 인해 좁은 직경을 갖도록 설계되지만, 그것의 하부는 하부 전극(110)의 등방성 리세스와 도통되고, 상부로 갈수록 넓은 구조를 갖기 때문에, 가변 저항층(120)의 증착이 용이하다.
도 2a를 참조하면, 베이스 절연막(205)을 준비한다. 베이스 절연막(205)은 스위칭 소자(도시되지 않음)를 구비한 반도체 기판(201) 상부에 위치될 수 있다. 베이스 절연막(205)에 소정 부분을 식각하여 콘택홀(도시되지 않음)을 형성한다음, 상기 콘택홀 내부에 도전 물질을 충진하여, 하부 전극(210)을 형성한다. 이때, 하부 전극(210)은 상기 스위칭 소자와 전기적으로 연결될 수 있다.
하부 전극(210)이 형성된 베이스 절연막(205) 상부에 층간 절연막(215)을 증착하고, 하부 전극(210) 표면이 노출되도록 층간 절연막(215)을 식각하여 예비 가변 저항 영역에 해당하는 쓰루 홀(215a)을 형성한다.
도 2b를 참조하면, 쓰루 홀(215a) 측벽에 스페이서(220)를 공지의 방식으로 형성한다. 스페이서(220)는 예를 들어 실리콘 질화막 물질로 형성될 수 있으며, 스페이서(220)의 형성에 의해 상부로 갈수록 넓어지는 형상의 가변 저항 영역(215a)이 한정된다.
도 2c를 참조하면, 스페이서(220)의해 노출된 하부 전극(210)을 등방성 식각 처리(220)를 실시하여, 노출된 하부 전극(210) 표면에 등방성 리세스(210)를 형성한다. 상기 리세스(210)는 상기 등방성 식각 처리(220)에 의해 하부면이 라운딩된 구조를 가질 수 있다. 이때, 등방성 리세스(210a)는 상기 가변 저항 영역(215a)과 연통될 수 있다.
도 2d를 참조하면, 가변 저항 영역(215a) 내부에 가변 저항층(230)을 증착한다. 가변 저항층(230)은 ALD(Atomic layer deposition) 방식을 이용하여 증착할 수 있으며, 예를 들어 200 내지 400ㅀC, 바람직하게는 250 내지 300ㅀC 범위에서 증착될 수 있다. ALD 방식에 의해 저온 증착된 가변 저항층(230)은 비정질 상을 가질 수 있다. 또한, 가변 저항 영역(215a)이 최소 선폭 수준의 좁은 선폭을 가지기 때문에, 상기 가변 저항층(230)이 상기 가변 저항 영역(215a)내에 완벽이 충전되지 않을 수 있다.
그후, 상기 가변 저항층(230)을 저온에서 열처리를 진행하여 예를 들어, 결정화 공정을 수행할 수 있다. 상기 열처리 온도 범위는 가변 저항층(230)을 리플로우시킬 수 있으면서, 하부의 스위칭 소자의 특성에 영향을 미치지 않는 수준의 온도, 예를 들어, 300 내지 500-C의 온도 범위에서 진행될 수 있다 (확인 부탁드립니다). 그러면, 가변 저항층(230)이 하부의 등방성 리세스(230) 방향으로 리플로우(reflow)와 같은 현상이 발생되어, 상기 가변 저항층(230)은 가변 저항 영역(215a) 및 등방성 리세스(210a)가 완벽히 충전될 수 있다. 이와 같은 가변 저항층(230)은 상부 영역으로 확장된 가변 저항 영역(215a) 및 하부 영역으로 확장된 등방성 리세스(210a)에 형성된다. 다시 말해, 가변 저항층(230)은 상하 방향으로 확장된 공간내에 증착이 이루어지므로, 기존 원통 형태의 가변 저항 영역에 형성될 때보다 보이드 없이 증착이 용이하다.
가변 저항층(230)을 평탄화한 다음, 도 2e에 도시된 바와 같이, 가변 저항층(230) 상부에 상부 전극(240)을 공지의 방식으로 형성할 수 있다.
또한, 도 3a에 도시된 바와 같이, 상기 층간 절연막(215a)은 제 1 층간 절연막(215-1) 및 제 2 층간 절연막(215-2)으로 구성될 수 있다. 이때, 제 1 및 제 2 층간 절연막(215-1,215-2)은 서로 다른 식각 선택비를 가질 수 있다. 그후, 가변 저항 영역을 한정하기 위하여 쓰루 홀(215a)을 형성한다.
다음, 도 3b에 도시된 바와 같이, 상기 제 1 층간 절연막(215-1) 및 노출된 하부 전극(210)을 등방성 식각하여, 등방성 리세스(210b)를 형성할 수도 있다.
이하, 도 4a 내지 도 4c를 참조하여, 본 발명의 일 실시예에 따른 수평 채널 스위칭 소자를 갖는 반도체 집적 회로 장치의 제조방법을 설명할 것이다.
도 4a을 참조하면, 반도체 기판(305) 상에 공통 소스 영역(CS)에 의해 지지되는 액티브 영역(315)을 형성한다. 공통 소스 영역(CS)과 액티브 영역(315)은 서로 다른 반도체층으로 구성될 수 있다. 공통 소스 영역(CS)은 노드 또는 라인 형태를 가질 수 있으며, 이러한 노드 또는 라인 형태의 공통 소스 영역(CS)을 한정하기 위하여, 공통 소스 영역(CS)과 액티브 영역(315)은 서로 다른 식각 선택비를 갖는 반도체 물질이 이용될 수 있다. 본 실시예의 공통 소스 영역(CS)은 실리콘 저마늄 물질(SiGe)로 구성될 수 있고, 액티브 영역(315)은 실리콘 물질(Si)로 구성될 수 있다.
게이트 홈(GH)이 액티브 영역(315)의 소정 영역에 형성되어, 소스 영역(S) 및 드레인 영역(D)이 한정된다. 게이트 홈(GH) 양측의 액티브 영역(315)이 소스 영역(S) 및 드레인 영역(D)이 될 수 있고, 본 실시예에서는 하나의 소스 영역(S)이 한 쌍의 드레인 영역(D) 사이에 위치할 수 있도록 소스 영역(S) 및 드레인 영역(D)을 구성한다. 또한, 상기 소스 영역(S)은 공통 소스 영역(CS)과 대응하는 위치에 한정될 수 있다.
반도체 기판 결과물을 산화하여, 게이트 홈(GH) 및 액티브 영역(315) 표면에 게이트 절연막(335)을 형성한다. 다음, 액티브 영역(315) 사이의 공간에 갭필층(350)을 매립한다.
다음, 게이트 홈(GH) 하부에 게이트 전극(360)을 형성한다. 게이트 전극(360)은 상기 게이트 홈(GH) 내부에 도전층을 형성하는 단계, 및 상기 도전층을 과도 식각하여 게이트 홈(GH)의 바닥부에 잔류시키는 단계로 구성될 수 있다. 게이트 전극(360) 형성후, 상기 게이트 홈(GH) 내부에 실링 절연막(365)을 충진시킨다.
도 4b에 도시된 바와 같이, 게이트 홈(GH) 양측의 소스 및 드레인 영역(S,D)을 일정 깊이 만큼 식각하여, 예비 가변 저항 영역(PA)을 한정한다. 예비 가변 저항 영역(PA)에 의해 노출된 소스 및 드레인 영역(S,D)에 불순물을 주입하여, 소스 및 드레인을 한정할 수 있다.
예비 가변 저항 영역(PA) 내부의 소스 및 드레인 영역(S,D) 상부에 공지의 방식으로 하부 전극(370)을 형성한다. 하부 전극(370)을 형성하는 단계는, 상기 예비 가변 저항 영역(PA)이 매립되도록 도전층을 형성하는 단계, 및 도전층을 리세스하여 상기 예비 가변 저항 영역 하부에 잔류시키는 단계를 포함할 수 있다.
하부 전극(370)이 형성된 결과물 상부에 스페이서용 절연막을 증착한 다음, 식각 처리를 진행하여, 제 1 스페이서(375a) 및 제 2 스페이서(375b)를 형성할 수 있다. 제 1 스페이서(375a)는 소스 영역(S)에 위치될 수 있으며, 소스 영역(S) 상부의 하부 전극(370)을 차폐하도록 형성될 수 있다. 제 2 스페이서(375b)는 드레인 영역(D)에 위치될 수 있으며, 드레인 영역(D) 상부의 하부 전극(370)이 노출되도록 형성될 수 있다.
다음, 제 2 스페이서(375b)를 마스크로 이용하여, 노출된 하부 전극(370)의 일부 두께만큼을 등방성 식각한다. 이에 따라, 하부 전극(370) 표면에 등방성 리세스(370a)가 형성된다. 이에 따라, 드레인 영역(D) 상에 등방성 리세스(370a)를 포함하는 실질적인 가변 저항 영역(VA)이 한정된다.
도 4c에 도시된 바와 같이, 가변 저항 영역(VA)이 충진되도록 가변 저항층(380)을 형성한다. 가변 저항층(380)은 ALD 방식을 이용하여 증착할 수 있으며, 예를 들어 200 내지 400ㅀC, 바람직하게는 250 내지 300ㅀC 범위에서 증착될 수 있다. ALD 방식에 의해 저온 증착된 가변 저항층(380)은 비정질 상을 가질 수 있다. 그후, 비정질 상을 갖는 가변 저항층(380)을 저온에서 열처리할 수 있다. 상기 열처리 공정중, 가변 저항층(380)은 하부의 등방성 리세스(370a)방향으로 리플로우와 같은 퍼짐이 발생되어, 가변 저항 영역(VA)을 완벽히 충진시킬 수 있다.
또한, 상기 가변 저항 영역(VA)은 제 1 및 제 2 스페이서(375a,375b)에 의해 상부쪽으로 갈수록 넓어지는 직경을 가짐에 따라, 더욱 완벽히 가변 저항층(380)이 충진될 수 있다.
다음, 가변 저항층(380) 상부에 상부 전극(390)을 공지의 방식으로 형성할 수 있다.
도 5를 참조하면, 수평 채널을 갖는 트랜지스터(TRA)는 반도체 기판(305) 상부에 공통 소스 노드(CS)에 의해 지지되도록 구성된다.
트랜지스터(TRA)는 수평 채널 영역(200), 상기 수평 채널 영역(400)으로 부터 z 방향으로 분기된 소스 및 드레인 영역(S,D)을 포함한다.
소스 영역(S)은 상기 공통 소스 영역(CS)과 대응되도록 위치되고, 소스 영역(S)의 양측에 드레인 영역(D)이 구비되도록 구성되어, 한 쌍의 드레인 영역이 하나의 소스 영역(S)을 공유하는 구조를 갖는다. 소스 및 드레인 영역(S,D) 각각은 일정 간격을 가지고 이격될 수 있다.
소스 및 드레인 영역(S,D) 사이의 공간에 게이트 전극(360)이 위치될 수 있고, 소스 및 드레인 영역(S,D)과 게이트(360) 사이 각각에 게이트 절연막(335)이 위치될 수 있다.
소스 및 드레인 영역(S,D) 상부에 하부 전극(370)이 각각 위치되고, 하부 전극(370) 상부에 가변 저항 물질층(180)이 위치된다. 이때, 드레인 영역(D) 상의 하부 전극(370)은 그 상부 표면에 등방성 리세스(370a)를 포함할 수 있다.
또한, 소스 영역(S) 상부의 제 1 스페이서(375a)는 하부 전극(370)을 차폐하도록 구성되어, 가변 저항층(380)과 하부 전극(370)간이 전기적으로 단절될 수 있다.
드레인 영역(D) 상부의 제 2 스페이서(375b)는 하부 전극(370)을 노출시키도록 구성되어, 가변 저항층(380)이 하부 전극(370)의 등방성 리세스(370) 표면에 접하게 된다. 이에 따라, 트랜지스터(TRA)의 드레인 영역(D)에 가변 저항층(380)은 실질적으로 메모리 동작을 수행하게 된다. 도면에는 도시되지 않았지만, 상부 전극(390)은 상기 가변 저항층(380) 상부에 형성될 수 있다.
이와 같은 구조를 갖는 반도체 집적 회로 장치는 하부 전극(370) 표면에 등방성 리세스(370a)를 형성하여, 가변 저항층(380) 형성시 하부로의 퍼짐을 유도하여, 가변 저항 영역내에 보이드 없이 가변 저항층(370)을 형성할 수 있다.
본 실시예에 따른 반도체 장치가 적용된 마이크로프로세서(Micro Processor Unit, 1000)는 도 6에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 등방성 리세스를 구비한 하부 전극을 구비하는 반도체 장치를 포함할 수 있다. 이러한 반도체 장치의 상세 구성은 도 1의 구조와 동일할 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
본 실시예에 따른 반도체 장치가 적용된 프로세서(1100)는 도 7에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다.
전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 등방성 리세스를 구비한 하부 전극을 구비하는 반도체 장치를 포함할 수 있다. 이러한 반도체 장치의 상세 구성은 도 1의 구조와 동일할 수 있다.
또한, 도 7에 있어서, 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변화 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 본 실시예에 따른 반도체 장치는 상기 임베디드 메모리(1140)에도 적용될 수 있음은 물론이다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치가 적용되는 시스템(1200)은 도 8에 도시된 바와 같이, 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 등방성 리세스를 구비한 하부 전극을 구비하는 반도체 장치를 포함할 수 있다. 이러한 반도체 장치의 상세 구성은 도 1의 구조와 동일할 수 있다.
본 실시예에 따른 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230) 등방성 리세스를 구비한 하부 전극을 구비하는 반도체 장치를 포함할 수 있다. 이러한 반도체 장치의 상세 구성은 도 1의 구조와 동일할 수 있다.
본 실시예에 따른 보조기억장치(1230)는 면적을 줄일 수 있으므로 시스템(1200)의 사이즈를 줄이고 휴대성을 높일 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도시되지 않음)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
210, 370 : 하부 전극 210a, 370a : 등방성 리세스
220, 375a, 375b : 스페이서 230, 380 : 가변 저항층
220, 375a, 375b : 스페이서 230, 380 : 가변 저항층
Claims (17)
- 반도체 기판;
상기 반도체 기판 상부에 형성되며, 상부 표면에 등방성 리세스를 구비하는 하부 전극; 및
상기 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며, 상기 하부 전극을 노출시키는 가변 저항 영역을 포함하는 층간 절연막;
상기 가변 저항 영역에 충진되는 가변 저항층을 포함하며,
상기 가변 저항층은 상기 하부 전극의 등방성 리세스내에 충진되도록 구성되는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 가변 저항 영역은 상부로 갈수록 넓어지는 직경을 갖도록 구성되는 반도체 집적 회로 장치. - 제 2 항에 있어서,
상기 가변 저항 영역은 상기 등방성 리세스와 연통되도록 구성되는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 가변 저항 영역의 측벽에 형성되는 절연막 스페이서를 더 포함하는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 가변 저항층은 PCMO막, 칼코게나이드막, 자성층, 자화 반전 소자층 또는 폴리머층을 포함하는 반도체 집적 회로 장치. - 제 1 항에 있어서,
상기 가변 저항층 상부에 형성되는 상부 전극을 더 포함하는 반도체 집적 회로 장치. - 반도체 기판;
상기 반도체 기판 상부에 형성되는 하부 전극;
상기 하부 전극을 포함하는 반도체 기판 결과물 상부에 형성되며, 상기 하부 전극을 노출시키는 가변 저항 영역을 포함하는 층간 절연막; 및
상기 가변 저항 영역에 충진되는 가변 저항층을 포함하며,
상기 가변 저항 영역은 상부 및 하부를 향할수록 확장되는 직경을 갖도록 형성되는 반도체 집적 회로 장치. - 제 7 항에 있어서,
상기 층간 절연막은,
상기 하부 전극 상부에 형성되는 제 1 층간 절연막; 및
상기 제 1 층간 절연막 상부에 형성되는 제 2 층간 절연막을 포함하는 반도체 집적 회로 장치. - 제 8 항에 있어서,
상기 제 1 층간 절연막 및 상기 하부 전극은 각각 그것의 측벽 및 상부면에 등방성 리세스를 포함하는 반도체 집적 회로 장치. - 제 7 항에 있어서,
상기 가변 저항 영역의 측벽에 형성되는 절연막 스페이서를 더 포함하는 반도체 집적 회로 장치. - 제 7 항에 있어서,
상기 가변 저항층은 PCMO막, 칼코게나이드막, 자성층, 자화 반전 소자층 또는 폴리머층을 포함하는 반도체 집적 회로 장치. - 반도체 기판 상부에 하부 전극을 형성하는 단계;
상기 하부 전극이 형성된 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 소정 부분 식각하여, 상기 하부 전극을 노출시키는 쓰루 홀을 형성하는 단계;
상기 노출된 하부 전극의 상부 표면을 등방성 식각하여, 등방성 리세스를 형성하는 단계; 및
상기 쓰루 홀 및 상기 등방성 리세스 내부에 가변 저항층을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 12 항에 있어서,
상기 쓰루 홀을 형성하는 단계, 및 상기 등방성 리세스를 형성하는 단계 사이에 상기 쓰루 홀 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법. - 제 12 항에 있어서,
상기 층간 절연막을 형성하는 단계는,
상기 하부 전극 상부에 제 1 층간 절연막을 형성하는 단계; 및
상기 제 1 층간 절연막과 식각 선택비가 상이한 제 2 층간 절연막을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법. - 제 14 항에 있어서,
상기 쓰루홀을 형성하는 단계와, 상기 등방성 리세스를 형성하는 단계 사이에, 상기 제 1 층간 절연막의 측벽을 등방성 식각하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법. - 제 15 항에 있어서,
상기 가변 저항층을 형성하는 단계는,
상기 가변 저항 영역에 가변 저항 물질을 증착하는 단계; 및
상기 가변 저항 물질을 상기 쓰루홀 및 상기 등방성 리세스에 리플로우 되어 충진되도록 열처리하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 16 항에 있어서,
상기 가변 저항 물질은 ALD(atomic layer deposition) 방식으로 증착하는 반도체 집적 회로 장치의 제조방법.
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