KR20150085155A - 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법 - Google Patents
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Abstract
상변화 구조물을 구비한 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 하부 전극을 구비한 반도체 기판을 준비하는 단계, 상기 반도체 기판 상부에 복수의 상변화 물질막을 순차적으로 적층하는 단계, 및 상기 적층된 상변화 물질막들을 계단 형태로 패터닝하여 상변화 구조물을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 가변 저항 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치(phase changeable memory device), 저항 메모리(resistive memory device), 및 자기 저항 메모리(Spin-Torque Transfer Magnetic Random Access Memory)가 있다.
이러한 저항성 메모리는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 이러한 저항성 메모리 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다.
현재, 상변화 메모리 장치는 그것의 저항 소자로 이용되는 상변화 물질막을 "콘파인드(confined)" 방식으로 형성하고 있다. 콘파인드 방식은 상변화 공간을 미리 형성한 다음, 한정된 상변화 공간내에 상변화 물질막을 증착시키는 방식이다.
상변화 물질막은 조성 균일도를 조절하기 위하여, PVD(physical vapor deposition) 방식으로 형성하는 것이 일반적이다.
그러나, 상변화 메모리 장치 역시 집적 밀도의 증가로 인하여, 상변화 공간이 점점 협소해지는 추세이다. 이로 인해, 협소한 단면적을 갖는 상변화 공간내에 PVD 방식을 이용하여 상변화 물질막을 증착하는 데 어려움이 따른다. 알려진 바와 같이, PVD 방식은 상술한 바와 같이, 증착 물질의 조성 균일도를 유지하는 측면에서는 유리하나, 갭필(gap-fill) 특성이 열악하다는 문제점을 갖는다.
이에 종래의 다른 방식으로 ALD(atomic layer deposition)을 이용하여 상변화 물질막을 충진하는 기술이 제안되었다. 그러나, ALD 방식은 PVD 방식에 비해 갭필 특성 측면에서는 우수하나, 상변화 물질막의 균일도 측면 및 하부 전극과의 계면 특성이 불리하다는 문제점이 있다.
본 발명은 갭필 특성 및 조성 특성을 만족할 수 있는 콘파인드 구조의 상변화 구조를 갖는 반도체 집적 회로 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법은, 하부 전극을 구비한 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 복수의 상변화 물질막을 순차적으로 적층하는 단계; 및 상기 적층된 상변화 물질막들을 계단 형태로 패터닝하여 상변화 구조물을 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법은, 하부 전극을 구비하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 상이한 물성을 갖는 복수의 상변화 물질층을 PVD 방식에 의해 순차적으로 적층하는 단계; 및 상기 복수의 상변화 물질층을 상기 상이한 물성을 이용하여 패터닝하여 상변화 구조물을 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 하부 전극을 구비한 반도체 기판; 및 상기 하부 전극 상부에 형성되며, 복수의 상변화 물질막으로 구성되고 상부로 향할수록 증대 또는 감소되는 선폭을 갖도록 구성되는 상변화 구조물을 포함할 수 있다.
본 발명에 따르면 복수의 상변화 물질층이 조성 균일도를 유지할 수 있는 PVD 방식으로 증착된 후, 하부로 갈수록 그 선폭이 점진적으로 감소되는 계단 형태로 패터닝된다. 이에 따라, 상변화 패턴은 매립 방식이 아닌 증착 및 패터닝 방식으로 얻어지므로, 조성 균일도를 유지할 수 있을 뿐만 아니라, ALD 방식이 배제됨에 따라, 하부 전극과의 접착 특성을 개선할 수 있다.
또한, 상변화 구조물이 실질적인 역삼각형 형태의 구조물로 구성됨에 따라, 인접하는 상변화 구조물 사이의 공간은 그와 반대인 실질적인 삼각형 형태를 갖게 된다. 이에 따라, 절연 공간의 형태가 실질적인 삼각형 구조를 가짐에 따라, 매립시 열 전도도가 낮은 에어 갭을 구축할 수 있으며, 열적 디스터번스 측면에서도 유리하다.
또한, 최상부 상변화 물질층의 면적이 상대적으로 넓게 형성되므로, 비정질화 동작(즉, 리셋 동작)시에, 완벽히 비정질화가 이루어지지 않을 수 있다. 이것이, 추후 결정화 동작(즉, 셋 동작)시 결정핵(nucleation seed)으로 작용하기 때문에, 결정핵 생성을 위한 별도 시간의 요구없이 결정 성장을 진행할 수 있다. 이에 따라, 결정화 속도를 개선할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 7 내지 도 14은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 각 공정별 단면도이다.
도 15는 본 발명의 실시예에 따른 반도체 집적 회로 장치의 사시도이다.
도 16은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 17는 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 7 내지 도 14은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 각 공정별 단면도이다.
도 15는 본 발명의 실시예에 따른 반도체 집적 회로 장치의 사시도이다.
도 16은 본 발명의 일 실시예에 따른 마이크로프로세서를 보여주는 블록도이다.
도 17는 본 발명의 일 실시예에 따른 프로세서를 보여주는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
이하, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 기판(110) 상부에 층간 절연막(115)을 형성한다. 도면에 도시되지는 않았지만, 반도체 기판(110)과 층간 절연막(115) 사이에 스위칭 소자가 공지의 방식으로 형성될 수 있다. 층간 절연막(115)의 소정 부분을 식각하여, 하부 전극 영역(도시되지 않음)을 형성한다. 다음, 상기 하부 전극 영역에 도전 물질을 충진시켜, 하부 전극(120)을 형성한다. 하부 전극(120)은 여기에 한정되지 않고 다양한 방식으로 형성될 수 있다.
하부 전극이 형성된 층간 절연막(115) 상부에 식각 선택비가 상이한 제 1 상변화 물질막(125), 제 2 상변화 물질막(130) 및 제 3 상변화 물질막(135)을 순차적으로 증착한다. 예를 들어, 제 1 상변화 물질막(125)은 제 1 식각 조건에서는 동일한 식각 속도를 가질 수 있고, 상기 제 1 식각 조건과 상이한 제 2 식각 조건에서는 제 2 상변화 물질막(135) 보다 식각 속도가 빠를 수 있고, 제 2 상변화 물질막(135)은 상기 특정 식각 조건 하에서 제 3 상변화 물질막(135) 보다 식각 속도가 빠를 수 있다. 여기서, 제 1 식각 조건은 비등방성 건식 식각 조건일 수 있고, 제 2 식각 조건은 건식 식각 또는 습식 식각일 수 있다. 또한, 상변화 물질막의 식각 속도 조절은 예를 들어, 그것들을 구성하는 성분비의 변화를 통해 달성될 수 있다. 제 1 내지 제 3 상변화 물질막(125,130,135)은 조성 균일도를 유지할 수 있도록 예를 들어, PVD 방식으로 형성될 수 있다. 제 1 내지 제 3 상변화 물질막(125,130,135)은 동일 두께, 또는 서로 상이한 두께로 형성될 수 있다. 다음, 제 3 상변화 물질막(135) 상부에 상부 전극막(140)을 증착한다.
도 2를 참조하면, 상부 전극막(140), 제 3 상변화 물질막(135), 제 2 상변화 물질막(130) 및 제 1 상변화 물질막(125)을 예비 식각하여, 상부 전극(140a), 및 상기 상부 전극(140a)과 동일한 크기를 갖는 제 3 내지 제 1 상변화 패턴(135a,130a,125a)으로 구성되는 예비 상변화 구조물(PPC)을 형성한다. 상기 예비 식각은 상기 제 1 식각 조건, 즉, 상기 제 1 내지 제 3 상변화 물질막(125,130,135)이 동일 식각 속도를 가지고 식각될 수 있는 조건 하에서 진행될 수 있다.
도 3을 참조하면, 상기 예비 상변화 구조물(PPC)을 메인 식각한다. 상기 메인 식각은 상기 제 2 식각 조건, 즉, 상기 제 3 상변화 패턴(135a)에 비해 제 2 및 제 1 상변화 패턴(130a,125a)이 더 많이 식각될 수 있는 식각 조건하에서 진행될 수 있다. 이에 따라, 하부로 갈수록 단계적으로 감소되는 선폭을 갖는 상변화 구조물(PC)이 형성된다. 도면 부호 135b, 130b 및 125b는 메인 식각이 이루어져 상변화 구조물(PC)을 구성하는 제 3 내지 제 1 상변화 패턴들을 지시한다.
도 4를 참조하면, 상변화 구조물(PC) 표면 및 층간 절연막(115) 표면에 보호막(145)을 형성한다. 보호막(145)은 예를 들어, 실리콘 질화막 또는 실리콘 산화막이 이용될 수 있다. 또한, 상기 제 1 보호막(145)은 상기 상변화 패턴들과 병렬 저항을 이룰 수 있도록, 금속 산화막, 금속 질화막 또는 질화막이 이용될 수 있다.
도 5를 참조하면, 상변화 구조물(PC) 사이의 공간이 충진되도록 갭필 절연막(150)을 매립한다. 이때, 상변화 구조물(PC)의 어스펙트 비(aspect ratio)로 인해, 상기 층간 절연막(150) 내에 에어 보이드(155)가 발생될 수 있다. 하지만, 에어 보이드(air void: 150)는 알려진 바와 같이 높은 유전율을 가지고 있기 때문에, 에어 갭으로 작용되어, 충분한 절연층의 역할을 수행할 수 있다. 알려진 바와 같이, 상기 에어 갭은 낮은 열전도를 가지며, 단열층으로 충분한 역할을 수행할 수 있다. 이어서, 상부 전극(140a)의 표면이 노출되도록 상기 갭필 절연막(150)을 평탄화한다.
이와 같은 본 실시예의 상변화 구조물(PC)은 상변화 물질막을 증착한 후, 소정 형태로 패터닝하여 그 형태가 구축되므로, 매립 방식을 사용하지 않기 때문에, PVD 방식으로 상변화 물질막을 형성할 수 있다. 그러므로, 상변화 물질막의 조성 균일도를 유지할 수 있다.
또한, 상변화 구조물은 다층의 식각 선택비가 상이한 상변화 물질막을 적층하여 형성하고, 측면이 계단형 구조를 갖도록 형성하므로써, 이후 상변화 구조물 사이에 충진될 갭필 절연막의 충전율을 높일 수 있다.
또한, 본 실시예의 상변화 구조물(PC)은 제 1 상변화 물질막(125)에서 제 3 상변화 물질막(135)으로 갈수록 식각 선택비가 높도록 구성되었지만, 도 6에 도시된 바와 같이, 제 3 상변화 물질막(135)에서 제 1 상변화 물질막(125)으로 갈수록 식각 선택비가 높도록 구성하여, 제 1 상변화 패턴(125b-1) 선폭 보다 제 2 상변화 패턴(130b-1)의 선폭이 좁고, 제 2 상변화 패턴(130b-1)의 선폭보다 제 3 상변화 패턴(135b-1)의 선폭이 좁도록 구성할 수도 있다.
도 7 내지 도 14를 참조하여, 본 발명의 다른 실시예를 설명하도록 한다.
도 7을 참조하면, 상기 도 1의 설명과 유사하게, 하부 전극(220)을 구비한 반도체 기판(210) 상부에 식각 선택비가 상이한 제 1 내지 제 3 상변화 물질막(225,230,235)을 순차적으로 적층한 후, 제 3 상변화 물질막(235) 상부에 상부 전극층(240)을 형성한다. 제 1 내지 제 3 상변화 물질막(225,230,235)은 상부로 향할수록 식각 선택비가 높은 물질, 즉, 식각이 덜 되는 순서로 적층될 수 있으며, 조성비 변화가 최소화될 수 있도록 PVD 방식을 이용하여 증착될 수 있다. 미설명 부호 215는 층간 절연막을 지시한다.
도 8을 참조하면, 상부 전극층(240) 및 제 3 상변화 물질막(235)을 예정된 부 전극의 크기로 패터닝하여, 상부 전극(240a) 및 제 3 상변화 패턴(235a)을 형성한다.
도 9를 참조하면, 상부 전극(240a) 및 제 3 상변화 패턴(235a)의 측벽에 제 1 보호막(245)을 피복한다. 제 1 보호막(245)은 예를 들어, 실리콘 질화막 또는 실리콘 산화막이 이용될 수 있다. 또한, 여기에 한정되지 않고, 제 1 보호막(245)과 상기 상변화 패턴들과 병렬 저항을 구성할 수 있도록, 금속 산화막 또는 금속 질화막이 이용될 수도 있다. 제 1 보호막(245)이 상부 전극(240a) 및 제 3 상변화 패턴(235a)의 측벽에 존재할 수 있도록, 전체 구조물 상부에 제 1 보호막(245)을 증착한 후, 상부 전극(240a) 및 제 2 상변화 물질층(230) 표면이 노출되도록 비등방성 식각 처리될 수 있다.
도 10을 참조하면, 제 1 보호막(245)이 피복된 제 3 상변화 패턴(235a) 및 상부 전극(240a)을 마스크 패턴으로서 이용하여, 제 2 및 제 1 상변화 물질층(230,225)을 예비 식각하여, 예비 상변화 구조물(PPC)을 형성한다. 상기 예비 식각은 상기 제 2 및 제 1 상변화 물질층(230,225)이 동일 식각 속도로 식각이 이루어질 수 있는 조건 하에서 진행될 수 있다. 여기서, 도면 부호 225a는 제 1 상변화 패턴을 지시하고, 230a는 제 2 상변화 패턴을 지시한다.
도 11을 참조하면, 상기 예비 상변화 구조물(PPC)을 추가적으로 메인 식각한다. 상기 메인 식각은 상기 특정 식각 조건 하에서 진행될 수 있다. 즉, 노출된 제 2 상변화 패턴(230a)이 제 1 상변화 패턴(225a)보다 더 적은 양이 식각될 수 있는 식각 분위기하에서 진행될 수 있다.
메인 식각을 통해, 하부로 갈수록 단계적으로 감소되는 선폭을 갖는 상변화 구조물(PC)이 형성된다. 상기 메인 식각은 건식 식각 방식 또는 습식 식각 방식이 모두 이용될 수 있다.
도 12를 참조하면, 노출된 상변화 구조물(PC) 즉, 제 2 및 제 1 상변화 패턴(230b,225b) 표면 및 노출된 층간 절연막(215) 상부에 제 2 보호막(247)을 피복한다.
이어서, 도 13에 도시된 바와 같이, 제 1 보호막(245)을 마스크 패턴으로서 이용하여, 층간 절연막(115) 상에 노출된 제 2 보호막(247)을 제거할 수 있다. 하지만, 경우에 따라, 제 2 보호막(247)은 잔류될 수도 있다. 이에 따라, 보호막 패턴(250)이 형성되고, 상기 보호막 패턴(250)은 상변화 구조물(PC)의 측벽부를 밀봉한다.
도 14를 참조하면, 상변화 구조물(PC) 사이의 공간이 충진되도록 갭필 절연막(255)을 매립한다. 이때, 상변화 구조물(PC)의 어스펙트 비(aspect ratio)로 인해, 상기 층간 절연막(255) 내에 에어 보이드(155)가 발생될 수 있다. 하지만, 에어 보이드(air void: 260)는 알려진 바와 같이 높은 유전율을 가지고 있기 때문에, 에어 갭으로 작용되어, 충분한 절연층의 역할을 수행할 수 있으며, 낮은 열전도도를 가지는 에어 갭으로 작용하여, 충분한 단열층의 역할을 수행할 수 있다. 이어서, 상부 전극(240a)의 표면이 노출되도록 상기 갭필 절연막(250)을 평탄화한다.
도 5, 도 14 및 도 15를 참조하면, 본 실시예의 복수의 상변화 물질층(125,225/130,230/135,235)은 순차적으로 증착된 후 하부로 갈수록 그 선폭이 점진적으로 감소되는 계단 형태로 패터닝된다. 이에 따라, 상변화 패턴(125b,225b/130b,230b/135a,235b)은 매립 방식이 아닌 증착 및 패터닝 방식으로 얻어지므로, 조성 균일도를 유지할 수 있는 PVD 방식을 이용할 수 있다.
또한, 상변화 구조물(PC)이 실질적인 역삼각형 형태의 구조물로 구성됨에 따라, 인접하는 상변화 구조물(PC) 사이의 공간은 그와 반대인 실질적인 삼각형 형태를 갖게 된다. 이에 따라, 절연 공간의 형태가 실질적인 삼각형 구조를 가짐에 따라, 갭필 절연막의(150, 255) 내에 매립시 열전도도가 낮은 에어 갭을 형성 할 수 있다. 이에 따라, 상변화 구조물(PC)간의 열적 디스터번스 측면을 개선할 수 있다.
또한, 최상부 상변화 물질층의 면적이 상대적으로 넓게 형성되므로, 비정질화 동작(즉, 리셋 동작)시에, 완벽히 비정질화가 이루어지지 않을 수 있다. 이것이, 추후 결정화 동작(즉, 셋 동작)시 결정핵(nucleation seed)으로 작용하기 때문에, 결정핵 생성을 위한 별도 시간의 요구없이 결정 성장을 진행할 수 있다. 이에 따라, 결정화 속도를 개선할 수 있다.
본 실시예에 따른 반도체 장치가 적용된 마이크로프로세서(Micro Processor Unit, 1000)는 도 16에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030) 를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 PVD 방식으로 증착된 적층 계단 구조의 상변화 구조를 포함할 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
본 실시예에 따른 반도체 장치가 적용된 프로세서(1100)는 도 17에 도시된 바와 같이, 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 PVD 방식으로 증착된 적층 계단 구조의 상변화 구조를 포함할 수 있다. 또한, 도 17에 있어서, 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변화 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 본 실시예에 따른 반도체 장치는 상기 임베디드 메모리(1140)에도 적용될 수 있음은 물론이다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device ElectroniP_CS), SATA(Serial Advanced Technology Attachment), SP_CSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어 처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(GraphiP_CS Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치가 적용되는 시스템(1200)은 도 18에 도시된 바와 같이, 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(TelematiP_CS), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 PVD 방식으로 증착된 적층 계단 구조의 상변화 구조를 포함할 수 있다.
본 실시예에 따른 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230) PVD 방식으로 증착된 적층 계단 구조의 상변화 구조를 포함할 수 있다.
본 실시예에 따른 보조기억장치(1230)는 면적을 줄일 수 있으므로 시스템(1200)의 사이즈를 줄이고 휴대성을 높일 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도시되지 않음)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110,210 : 반도체 기판 120,220 : 하부 전극
125,225 : 제 1 상변화 물질막 130,230 : 제 2 상변화 물질막
135,235 : 제 3 상변화 물질막 140a,240a: 상부 전극
PPC : 예비 상변화 구조물 PC : 상변화 구조물
125,225 : 제 1 상변화 물질막 130,230 : 제 2 상변화 물질막
135,235 : 제 3 상변화 물질막 140a,240a: 상부 전극
PPC : 예비 상변화 구조물 PC : 상변화 구조물
Claims (20)
- 하부 전극을 구비한 반도체 기판을 제공하는 단계;
상기 반도체 기판 상부에 복수의 상변화 물질막을 순차적으로 적층하는 단계; 및
상기 적층된 상변화 물질막들을 계단 형태로 패터닝하여 상변화 구조물을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 1 항에 있어서,
상기 복수의 상변화 물질막들은 각각 PVD(Physical vapor deposition) 방식으로 형성하는 반도체 집적 회로 장치의 제조방법. - 제 2 항에 있어서,
상기 복수의 상변화 물질막들은 상부로 향할수록 느린 식각 속도를 갖는 막인 반도체 집적 회로 장치의 제조방법. - 제 2 항에 있어서,
상기 복수의 상변화 물질막들은 하부로 향할수록 느린 식각 속도를 갖는 막인 반도체 집적 회로 장치의 제조방법. - 제 1 항에 있어서,
상기 복수의 상변화 물질막을 적층하는 단계와, 상기 적층된 상변화 물질막들을 패터닝하는 단계 사이에, 상기 복수의 상변화 물질막 상부에 상부 전극층을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법. - 제 5 항에 있어서,
상기 적층된 상변화 물질막들을 패터닝하는 단계는,
상기 상부 전극층 및 상기 복수의 상변화 물질막들이 일정 선폭을 갖도록 예비 식각하여 예비 구조물을 형성하는 단계; 및
상기 예비 상변화 구조물을 구성하는 상기 복수의 상변화 물질막들이 하부로 갈수록 점진적으로 작아지는 선폭을 갖도록 메인 식각하여 상기 상변화 구조물을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 6 항에 있어서,
상기 예비 식각은 상기 복수의 상변화 물질막들이 동일한 식각 속도로 식각되는 조건하에서 진행되는 반도체 집적 회로 장치의 제조방법. - 제 6 항에 있어서,
상기 메인 식각은 상기 복수의 상변화 물질막들중 하부쪽 상변화 물질막이 상부쪽 상변화 물질막에 비해 빠른 속도로 식각될 수 있는 조건 하에서 진행되는 반도체 집적 회로 장치의 제조방법. - 제 5 항에 있어서,
상기 적층된 상변화 물질막들을 패터닝하는 단계는,
상기 상부 전극층 및 최상부에 위치하는 상기 상변화 물질막을 예비 식각하여 예비 구조물을 형성하는 단계
상기 예비 구조물을 마스크로서 이용하여, 하부에 위치하는 상기 상변화 물질막을 메인 식각하여 상기 상변화 구조물을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 9 항에 있어서,
상기 예비 식각은 비등방성 식각 방식으로 진행되는 반도체 집적 회로 장치의 제조방법. - 제 6 항에 있어서,
상기 메인 식각은 상기 복수의 상변화 물질막들중 하부쪽 상변화 물질막이 상부쪽 상변화 물질막에 비해 빠른 속도로 식각될 수 있는 조건 하에서 진행되는 반도체 집적 회로 장치의 제조방법. - 제 1 항에 있어서,
상기 상변화 구조물을 형성하는 단계 이후에,
상기 상변화 구조물의 측벽을 피복하는 보호막을 형성하는 단계; 및
상기 상변화 구조물 사이의 공간에 갭필 절연막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 하부 전극을 구비하는 반도체 기판을 제공하는 단계;
상기 반도체 기판 상부에 상이한 물성을 갖는 복수의 상변화 물질층을 PVD 방식에 의해 순차적으로 적층하는 단계; 및
상기 복수의 상변화 물질층을 상기 상이한 물성을 이용하여 패터닝하여 상변화 구조물을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 13 항에 있어서,
상기 상변화 구조물은 상부로 향할수록 넓은 선폭을 갖도록 패터닝하는 반도체 집적 회로 장치의 제조방법. - 제 13 항에 있어서,
상기 상변화 구조물은 상부로 향할수록 좁은 선폭을 갖도록 패터닝하는 반도체 집적 회로 장치의 제조방법. - 제 13 항에 있어서,
상기 상변화 구조물을 형성하는 단계 이후에,
인접하는 상변화 구조물 사이에 공간에 갭필 절연막을 충진하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법. - 제 16 항에 있어서,
상기 상변화 구조물을 형성하는 단계와 상기 갭필 절연막을 형성하는 단계 사이에, 상기 상변화 구조물 측면에 보호막을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법. - 하부 전극을 구비한 반도체 기판; 및
상기 하부 전극 상부에 형성되며, 복수의 상변화 물질막으로 구성되고 상부로 향할수록 증대 또는 감소되는 선폭을 갖도록 구성되는 상변화 구조물을 포함하는 반도체 집적 회로 장치. - 제 18 항에 있어서,
상기 복수의 상변화 물질막들은 제 1 식각 조건 하에서는 동일한 식각 속도로 식각되고, 상기 제 1 식각 조건과 상이한 제 2 식각 조건 하에서는 상기 서로 상이한 식각 속도로 식각되는 특성을 갖는 막들인 반도체 집적 회로 장치. - 제 19 항에 있어서,
상기 상변화 구조물과 그것과 이웃하는 상변화 구조물 사이에 에어 보이드를 구비한 층간 절연막이 매립되어 있는 반도체 집적 회로 장치.
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