CN104779347A - 具有相变结构的半导体集成电路器件及其制造方法 - Google Patents
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Abstract
提供了包括相变结构的半导体集成电路器件及其制造方法。该方法包括：提供包括下电极的半导体衬底；在所述半导体衬底上顺序层叠多个相变材料层；以及以台阶形式图案化所述层叠的多个相变材料层以形成相变结构。
Description
相关申请的交叉引用
本申请要求2014年1月13日提交的申请号为10-2014-0003927的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思的各种实施例涉及半导体集成电路器件及其制造方法，并且更具体地，涉及具有相变结构的半导体集成电路器件及其制造方法。
背景技术
随着移动和数字信息通信以及消费电子工业的快速发展，研究揭示了现存的电子电荷控制设备的局限。因而，需要开发具有除了现有电子电荷设备的概念之外的新概念的新功能存储器件。具体地，需要开发具有大容量、超高速以及超低功率的新一代存储器件以满足对于大容量存储的电子信息设备的需求。
将电阻材料用作存储媒介的电阻式可变存储器件已被推荐作为新一代存储器件，以及电阻式可变存储器件的典型实例可以包括相变随机存取存储器(PCRAM)、电阻RAM(RRAM)或自旋力矩转移磁阻RAM。
电阻式可变存储器件可以由开关器件和电阻器件形成，且可以根据电阻器件的状态来储存“0”或“1”的数据值。
即使在电阻式可变存储器件中，最优先的是通过在有限小的区域中集成尽可能多的存储器单元来改善集成密度。
当前，PCRAM在限定法(confined method)中使用相变材料层(用作电阻器件)。限定法是提前形成相变空间且在限定的相变空间中沉积相变材料层的方法。在美国专利公开号2013/099188中公开了限定法。
相变材料层通常经由物理气相沉积(PVD)方法形成以控制成分均匀性。
随着PCRAM中的集成密度的增大，相变空间收窄。因而，难以使用PVD方法在窄的相变空间中沉积相变材料层。如公知，PVD方法在维持沉积材料的成分均匀性方面是有利的，但PVD方法具有较差的间隙填充特性。
已经提出了使用原子层沉积(ALD)来沉积相变材料层的技术。与PVD方法相比，ALD方法具有良好的间隙填充特性，但ALD方法在相变材料层的均匀性以及相变材料层和下电极之间的界面特性方面不利。
发明内容
示例性实施例提供了一种制造半导体集成电路器件的方法。该方法可以包括：提供包括下电极的半导体衬底；在半导体衬底上顺序层叠多个相变材料层；以及以台阶形式来将层叠的多个相变材料层图案化以形成相变结构。
在另一个示例性实施例中，该方法可以包括：提供具有下电极的半导体衬底；通过物理气相沉积(PVD)来在半导体衬底上顺序层叠多个相变材料层(每个具有不同的材料特性)；以及基于不同的材料特性来将层叠的多个相变材料层图案化以形成相变结构。
在以下标题为“具体实施方式”的部分来描述这些和其他特征、方面和实施例。
附图说明
结合附图从以下详细描述中将更清楚地理解本公开的主题的以上和其他方面、特征和优点，在附图中：
图1至图5是说明根据本发明构思的示例性实施例的制造半导体集成电路器件的方法的截面图；
图6是说明根据本发明构思的示例性实施例的半导体集成电路器件的截面图；
图7至图14是说明根据本发明构思的示例性实施例的制造半导体集成电路器件的方法的截面图；
图15是说明根据本发明构思的示例性实施例的半导体集成电路器件的立体图；
图16是说明根据本发明构思的示例性实施例的微处理器的框图；
图17是说明根据本发明构思的示例性实施例的处理器的框图；以及
图18是根据本发明构思的实施例的系统的框图。
具体实施方式
将参照附图更详细地描述示例性实施例。这里参照示例性实施例(以及中间结构)的截面示意图示来描述示例性实施例。为了使得实施例应用于实践，形状和尺寸的变化相对于附图中所示的实施例可以预期。这些变化对于给定制造方法是正常的或可以来自于本发明的范围和精神内的设计变化。因而，示例性实施例不应当被解释为限制所示的区域的特定形状，而可以包括例如由于制造引起的形状上的偏差。在附图中，为了清楚，层和区域的长度和尺寸可以被夸大。在本公开中，附图标记直接对应于本发明的各种附图和实施例中的相同标记的部分。应当理解的是，本公开中的“上”和“之上”的含义应当以最宽泛的方式来解释，使得“上”不仅表示“直接在某物上”，还表示在某物上且其间有中间特征或层的意思。还应注意到，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，而且还表示一个部件经由中间部件与另一个部件间接耦接的意思。另外，只要未被特意提及，单数形式可以包括复数形式。
本文参照截面图示和/或平面图示来描述本发明构思的实施例。然而，本发明构思的示例性实施例不应当被解释为限制本发明构思。本领域中的普通技术人员将理解的是，在不脱离本发明构思的原理和精神的情况下，在这些示例性实施例中可以作出变化。
参见图1，层间绝缘层115形成在半导体衬底110上。尽管在图1中未示出，开关器件可以经由已知方法形成在半导体衬底110和层间绝缘层115之间。可以通过刻蚀层间绝缘层115的预定部分来形成下电极区(未示出)。导电材料填充在下电极区以形成下电极120。下电极120的形成可以经由各种方法形成。
第一相变材料层125、第二相变材料层130和第三相变材料层135被顺序沉积在形成有下电极120的层间绝缘层115上。例如，在第一刻蚀条件下，第一相变材料层125可以具有与第二相变材料层130相同的刻蚀速率，而在与第一刻蚀条件不同的第二刻蚀条件下，第一相变材料层125可以具有比第二相变材料层130的刻蚀速率大的刻蚀速率。在特定刻蚀条件下，第二相变材料层130可以具有比第三相变材料层135的刻蚀速率大的刻蚀速率。换言之，第一相变材料层125、第二相变材料层130和第三相变材料层135可以根据刻蚀条件(例如，刻蚀溶液或温度)具有不同刻蚀选择性。第一刻蚀条件可以是各向异性干法蚀刻条件，以及第二刻蚀条件可以是干法或湿法蚀刻条件。此外，可以例如经由其成分比的变化来控制相变材料层的刻蚀速率。可以例如经由PVD方法来形成第一相变材料层125、第二相变材料层130和第三相变材料层135以保持成分均匀性。第一相变材料层125、第二相变材料层130和第三相变材料层135可以具有相同厚度或不同厚度。上电极层140沉积在第三相变材料层135上。
参见图2，上电极层140、第三相变材料层135、第二相变材料层130以及第一相变材料层125被初步刻蚀以形成上电极140a和初步相变结构PPC，该初步相变结构PPC包括均具有与上电极140a相同的宽度的第一相变图案125a、第二相变图案130a和第三相变图案135a。可以在第一刻蚀条件下(例如，在以相同刻蚀速率来刻蚀第一相变材料层125、第二相变材料层130和第三相变材料层135的条件下)来执行初步刻蚀。
参见图3，初步相变结构PPC经历主刻蚀。可以在第二刻蚀条件下执行主刻蚀，例如，在第一相变图案125a和第二相变图案130a比第三相变图案135a被刻蚀得更多的条件下。因此，形成具有以台阶形式减少的线宽的相变结构PC。附图标记125b、130b和135b表示形成相变结构PC的第一相变图案至第三相变图案。
参见图4，保护层145形成在相变结构PC的表面、层间绝缘层115的表面和下电极120的表面上。保护层145可以包括例如氮化硅层或氧化硅层。可替选地，保护层145可以包括金属氧化物层、金属氮化物层或氮化物层以形成与相变图案并行的电阻器。在一些情况下，保护层145可以被部分地去除以暴露出层间绝缘层115。
参见图5，相变结构PC之间的空间被绝缘层150填充。这时，由于相变结构PC的纵横比，空隙(air void)155可以形成在绝缘层150中。由于空隙155具有高介电常数，所以空隙可以用作气隙(air gap)而充当绝缘层。空隙155具有低导热率，且还可以执行绝热层的功能。随后，将绝缘层150平坦化以暴露出上电极140a的表面。
在上述示例性实施例中，通过沉积相变材料层且以预定形式图案化相变材料层来构造相变结构PC的形状。相变材料层可以经由PVD方法形成，而不掩埋相变材料层。因此，可以保持相变材料层的成分均匀性。
可以通过层叠多层相变材料层(每个相变材料层具有不同刻蚀选择性)且将相变材料层图案化成具有台阶结构来形成相变结构PC。因此，使用绝缘层对相变结构之间的空间的填充可以被改善。
根据示例性实施例，相变结构PC的刻蚀选择性可以沿着远离衬底110的方向从第一相变材料层125至第三相变材料层135增大。然而，如在图6中所示的，在可替选的实施例中，相变结构的刻蚀选择性可以沿着朝向衬底110的方向从第三相变材料层135至第一相变材料层125增大，使得第二相变图案130b-1的线宽小于第一相变材料图案125b-1的线宽、以及第三相变图案135b-1的线宽小于第二相变图案130b-1的线宽。
将参照图7至图14来描述根据本发明构思的示例性实施例的制造半导体集成电路器件的方法。
参见图7，类似于图1中描述的工艺，具有不同刻蚀选择性的第一相变材料层225、第二相变材料层230和第三相变材料层235顺序层叠在包括下电极220的半导体衬底210上，以及上电极层240形成在第三相变材料层235上。第一相变材料层225、第二相变材料层230和第三相变材料层235可以被层叠成使得第一相变材料层225、第二相变材料层230和第三相变材料层235的刻蚀选择性沿着远离衬底210的方向增大。第一相变材料层225、第二相变材料层230和第三相变材料层235可以经由PVD方法沉积以使成分比的变化最小化。附图标记215表示层间绝缘层。
参见图8，上电极层240和第三相变材料层235被图案化成预设尺寸以形成上电极240a和第三相变图案235a。
参见图9，第一保护层245形成在上电极240a和第三相变图案235a的侧壁上。保护层245可以包括例如氮化硅层或氧化硅层。第一保护层245不限于此，且可以包括金属氧化物层或金属氮化物层以形成与相变图案并行的电阻器。第一保护层245可以沉积在半导体衬底、上电极240a和第三相变图案235a上。接下来，第一保护层245可以被各向异性地刻蚀以暴露出上电极240a和第二相变材料层230的表面，使得第一保护层245形成在上电极240a和第三相变图案235a的侧壁上。
参见图10，利用被第一保护层245覆盖的第三相变图案235a和上电极240a作为掩模图案来初步刻蚀第一相变材料层225和第二相变材料层230以形成初步相变结构PPC。可以在以相同速率刻蚀第一相变材料层225和第二相变材料层230的条件下执行初步刻蚀。附图标记225a表示第一相变图案，以及230a表示第二相变图案。
参见图11，初步相变结构PPC经历主刻蚀。主刻蚀可以在例如以上参照图3讨论的特定刻蚀条件下执行。主刻蚀可以被执行使得暴露出的第二相变图案230a相比于第一相变图案225a被刻蚀更少。
在主刻蚀中，形成具有以台阶形式减少的线宽的相变结构PC。可以使用干式蚀刻法或湿式蚀刻法执行主刻蚀。
参见图12，第二保护层247可以形成在暴露出的相变结构PC(即，第二相变图案230b和第一相变图案225b的表面)、层间绝缘层215的表面以及下电极220的表面上。
参见图13，可以使用各向异性刻蚀方法将第一保护层245、上电极240a和第三相变图案235用作掩模图案来去除层间绝缘层215上的第二保护层247的一部分。在可替选的实施例中，形成在层间绝缘层215上的第二保护层247可以保留。因此，相变结构PC的侧部被包括第一保护层245和第二保护层247的保护图案250覆盖。
参见图14，绝缘层255被形成为填充相变结构PC之间的空间。由于相变结构PC的纵横比，空隙260可以形成在绝缘层255中。由于空隙260具有高介电常数，所以空隙260可以作为气隙而充当绝缘层。此外，空隙260可以用作具有低导热率的气隙，且因而空隙260还可以充当绝热层。随后，填充绝缘层255被平坦化以暴露出上电极240a的表面。
参见图5、14和15，第一相变材料层125或225、第二相变材料层130或230和第三相变材料层135或235可以被顺序沉积且以台阶形式图案化，在所述台阶形式中，第一相变材料层125或225、第二相变材料层130或230和第三相变材料层135或235的线宽沿着朝向衬底110或210的方向逐步减少。因此，可以经由沉积和图案化方法、而不经由掩埋方法来形成相变图案125b、130b和135b或225b、230b和235b。因而，可以保持成分均匀性的PVD方法可以用于形成相变材料层。
在示例性实施例中，相变结构PC可以具有倒置的大体三角形状、且相邻的相变结构PC之间的空间可以具有与相变结构PC的形状相反的大体三角形状。由于具有低导热率的空隙155或260形成在绝缘层150或255中，所以相变结构PC之间的任何热扰动可以被最小化。
在非晶化操作(即，复位操作)中非晶化因最上相变材料层135或235的宽度而不会被完全执行。最上相变材料层中的非晶化未被执行的部分用作后续结晶操作(即，设置操作)中的成核晶种。因而，可以在无用于成核晶种的产生的单独时间的情况下执行结晶生长，结晶速度可以得到改善。
如在图16中所示，包括示例性的半导体器件的微处理器1000可以控制一系列处理，该一系列处理可以包括：从外部装置接收数据、处理数据以及将处理结果发送至外部装置。微处理器1000可以包括储存单元1010、运算单元1020或控制单元1030。微处理器1000可以是各种处理装置，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)或应用处理器(AP)。
储存单元1010可以是处理器寄存器或寄存器，以及储存单元可以储存微处理器1000中的数据以及可以包括数据寄存器、地址寄存器或浮点寄存器。储存单元1010可以包括不同于上述寄存器的各种寄存器。储存单元1010可以暂时储存有待在运算单元1020上运算的以及被运算单元1020处理的数据。储存单元1010可以包括示例性半导体器件。
运算单元1020可以执行微处理器1000中的运算，以及可以根据控制单元1030中的命令的解码结果来执行算术运算或逻辑运算。运算单元1020可以包括一个或多个算术与逻辑单元(ALUs)。
控制单元1030可以从微处理器1000的储存单元1010、运算单元1020或外部装置中接收信号，可以执行命令的提取或解码，可以输入或输出控制，或可以执行程序形式的过程。
根据示例性实施例的微处理器1000除了储存单元1010之外还可以包括高速缓冲存储单元1040，高速缓冲存储单元1040可以暂时储存从外部装置输入的数据、或要被输出至外部装置的数据。高速缓冲存储单元1040可以经由总线接口1050而与储存单元1010、运算单元1020或控制单元1030交换数据。
如在图17中所示，处理器1100可以包括示例性半导体器件。处理器1100可以执行用以改善性能的各种功能以及将另外的功能提供至微处理器1000。处理器1100可以包括核单元1110、高速缓冲存储单元1120或总线接口1130。核单元1110可以对从外部装置输入的数据执行算术和逻辑运算，以及可以包括储存单元1111、运算单元1112或控制单元1113。处理器1100可以是各种芯片上系统(SoCs)，诸如多核处理器(MCP)、图形处理单元(GPU)或应用处理器(AP)。
储存单元1111可以是处理器寄存器或寄存器，以及储存单元1111可以储存处理器1100中的数据、并可以包括数据寄存器、地址寄存器或浮点寄存器。储存单元1111可以包括不同于上述寄存器的各种寄存器。储存单元1111可以暂时储存要在运算单元1112上运算的数据、在运算单元1112中处理的结果数据或储存了要被运算的数据的地址。运算单元1112可以执行处理器1100中的运算，以及可以根据控制单元1113中的命令的解码结果来执行算术运算或逻辑运算。运算单元1112可以包括一个或多个算术与逻辑单元(ALUs)。控制单元1113可以从处理器1100的储存单元1111、运算单元1112或外部装置中接收信号，可以执行命令的提取或解码、输入或输出控制或执行程序形式的过程。
与高速核单元1110不同，高速缓冲存储单元1120可以暂时储存数据以增补低速外部装置的数据处理速率。高速缓冲存储单元1120可以包括主存储单元1121、二级储存单元1122和三级存储单元1123。通常，高速缓冲存储单元1120可以包括主储存单元1121和二级储存单元1122。当高容量储存单元必要时，高速缓冲存储单元1120可以包括三级储存单元1123。如果必要，则高速缓冲存储单元1120可以包括更多个储存单元。即，包括在高速缓冲存储单元1120中的储存单元的数量可以根据设计而变化。这里，主储存单元1121、二级储存单元1122和三级储存单元1123的数据储存的处理速率和识别性可以彼此相同或彼此不同。当储存单元的处理速率不同时，主储存单元的处理速率最大。高速缓冲存储单元1200中的主储存单元1121、二级储存单元1122和三级储存单元1123的一个或多个可以包括示例性半导体器件。包括示例性半导体器件的高速缓冲存储单元1120可以包括经由PVD方法沉积的具有层叠台阶结构的相变结构。
图17说明了主储存单元1121、二级储存单元1122和三级储存单元1123全部设置在高速缓冲存储单元1120中。然而，在高速缓冲存储单元1120中的主储存单元1121、二级储存单元1122和三级储存单元1123全部可以设置在核单元1110之外，并且可以补充核单元1110和外部装置的处理速率之间的差异。此外，高速缓冲存储单元1120的主储存单元1121可以位于核单元1110中，而二级储存单元1122和三级储存单元1123可以位于核单元1110的外部以进一步支持对处理速率的补偿功能。
总线接口1130可以耦接核单元1110和高速缓冲存储单元1120以有效发送数据。
处理器1100可以包括多个核单元1110，以及核单元1110可以共享高速缓冲存储单元1120。核单元1110和高速缓冲存储单元1120可以经由总线接口1130耦接。核单元1110可以具有与上述核单元1110相同的配置。当提供核单元1110时，高速缓冲存储单元1120的主储存单元1121可以设置在核单元1110中的每个中，以及一个二级储存单元1122和一个三级储存单元1123可以设置在核单元1110的外部使得核单元经由总线接口1130共享二级储存单元和三级储存单元。主储存单元1121的处理速率可以大于二级储存单元1122和三级储存单元1123。
处理器1100还可以包括：可以储存数据的嵌入式存储单元1140；可以以有线方式或无线方式向外部装置发送数据或从外部装置接收数据的通信模块单元1150；可以驱动外部储存设备的存储控制单元1160；以及可以处理处理器1100中的数据或从外部装置输入的数据且可以向外部接口设备输出处理结果的媒介处理单元1170。处理器还可以包括除了上述部件之外的多个模块。另外的模块可以经由总线接口1130向核单元110和高速缓冲存储单元1120发送数据或从核单元1110和高速缓冲存储单元1120接收数据。
嵌入式存储单元1140可以包括易失性存储器和非易失性存储器。易失性存储器可包括动态随机存取存储器(DRAM)、移动DRAM、或静态RAM(SRAM)等，以及非易失性存储器可以包括只读存储器(ROM)、“或非”快闪存储器、“与非”快闪存储器、相变RAM(PCRAM)、电阻RAM(RRAM)、自旋转移矩RAM(STTRAM)、或磁性RAM(MRAM)等。示例性半导体器件还可以应用至嵌入式存储单元1140。
通信模块单元1150可以包括耦接至有线网络的模块或耦接至无线网络的模块。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、或电力线通信(PLC)等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、或超宽带(UWB)等。
存储控制单元1160可以管理在处理器1100和外部装置之间传送的数据，所述外部装置可以根据与处理器1100不同的通信标准操作。存储控制单元1160可以包括各种存储器控制器或可以控制集成设备电子(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态硬盘(SSD)、外接SATA(eSATA)、个人计算机内存卡国际协会(PCMCIA)、USB、安全数字(SD)卡、迷你安全数字(MSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC的)、或紧凑式快闪存储(CF)卡等的控制器。
媒介处理单元1170可以处理处理器1100中的数据、或从外部输入设备输入的数据，以及可以向外部接口设备输出处理结果，使得处理结果可以以视频、声音或其他媒介传输。媒介处理单元1170可以包括GPU、DSP、HD音频、或高分辨率多媒体接口(HDMI)控制器等。
如在图18中所示，可以应用示例性半导体器件的系统1200是数据处理装置。系统1200可以对数据执行输入、处理、输出、通信、以及储存等一系列操作，以及可以包括处理器1210、主储存设备1220、辅助储存设备1230或接口设备1240。根据实施例的系统可以利用处理器操作，所述处理器诸如计算机、服务器、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、相机、全球定位系统(GPS)、摄像机、语音记录器、信息通信、音频视频(AV)系统或智能电视。
处理器1210可以控制储存在系统中的数据的处理，以及可以包括MPU、CPU、单/多核处理器、GPU、AP、或DSP等。
当执行程序时，主储存单元1220可以从辅助储存设备1230接收程序或数据，且执行程序或数据。即使断电时，主储存设备1220也可以保留储存的内容，以及可以包括示例性半导体。
主储存设备1220还可以包括SRAM或DRAM易失性存储器，在SRAM或DRAM易失性存储器中，当电源被切断时，所有的内容被擦除。可替选地，主储存设备1220可以不包括示例性半导体器件，但可以包括SRAM或DRAM易失性存储器。
辅助储存设备1230可以储存程序代码或数据。辅助储存设备1230可以具有比主储存设备1220低的数据处理速率，但可以储存大量的数据，以及可以包括示例性的半导体器件。
辅助储存设备1230的面积可以被减小以减小系统1200的尺寸而增大便携性。此外，辅助储存设备1230可以包括数据储存系统(未示出)，诸如磁带或磁盘、激光盘、磁光盘、固态硬盘、USB存储器、SD卡、mSD卡、微型SD卡、SDHC存储卡、记忆棒卡、SM卡、MMC、eMMC或CF卡。可替选地，辅助储存设备1230可以不包括示例性半导体设备，但可以包括数据储存系统(未示出)，诸如磁带或磁盘、激光盘、磁光盘、固态硬盘、USB存储器、SD卡、mSD卡、微型SD卡、SDHC存储卡、记忆棒卡、SM卡、MMC、eMMC或CF卡。
接口设备1240可以与示例性实施例的系统交换外部装置的命令和数据，以及可以是键区、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)或通信设备。通信设备可以包括耦接至有线网络的模块或耦接至无线网络的模块。有线网络模块可以包括LAN、USB、以太网、或PLC等，以及无线网络模块可以包括IrDA、CDMA、TDMA、FDMA、无线LAN,Zigbee、USN、蓝牙、RFID、LTE、NFC、Wibro、HSDPA、WCDMA、或UWB等。
本发明的以上示例性实施例是说明性的而非限制性的。各种替换和等效是可行的。本发明不被这里描述的示例性实施例限制，本发明也不限于任何特定类型的半导体器件。其他的添加、删减或修改结合本公开是明显的且旨在落入所附权利要求的范围内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种制造半导体集成电路器件的方法，包括：
提供包括下电极的半导体衬底；
在所述半导体衬底上顺序层叠多个相变材料层；以及
以台阶形式图案化层叠的多个相变材料层以形成相变结构。
技术方案2.如技术方案1所述的方法，其中，所述层叠的多个相变材料层中的每个相变材料层经由物理气相沉积PVD法形成。
技术方案3.如技术方案2所述的方法，其中，在特定刻蚀条件下，所述层叠的多个相变材料层中的每个相变材料层的刻蚀速率沿着远离所述衬底延伸的方向减小。
技术方案4.如技术方案2所述的方法，其中，在特定刻蚀条件下，所述层叠的多个相变材料层中的每个相变材料层的刻蚀速率沿着朝向所述衬底延伸的方向减小。
技术方案5.如技术方案1所述的方法，还包括：
在所述多个相变材料层上形成上电极层，以及
将所述上电极层图案化。
技术方案6.如技术方案5所述的方法，其中，图案化所述层叠的多个相变材料层的步骤包括：
通过刻蚀所述上电极层和所述多个相变材料层来形成初步相变结构；以及
通过刻蚀所述初步相变结构使得所述层叠的多个相变材料层中的每个相变材料层的宽度沿着朝向所述衬底延伸的方向减小来形成所述相变结构。
技术方案7.如技术方案6所述的方法，其中，刻蚀所述上电极层和所述层叠的多个相变材料层的步骤还包括：
以大体相同的刻蚀速率来刻蚀所述上电极层和所述层叠的多个相变材料层。
技术方案8.如技术方案6所述的方法，其中，刻蚀所述初步相变结构的步骤还包括：
相比于所述层叠的多个相变材料层中的更远离所述衬底的相变材料层，以更快的刻蚀速率刻蚀所述层叠的多个相变材料层中的更靠近所述衬底的相变材料层。
技术方案9.如技术方案5所述的方法，其中，图案化所述层叠相变材料层的步骤包括：
刻蚀所述上电极层和所述层叠的多个相变材料层中的最上相变材料层；
通过刻蚀所述层叠的多个相变材料层中的其余的相变材料层来形成初步相变结构；以及
通过刻蚀所述初步相变结构使得所述层叠的多个相变材料层中的每个相变材料层的宽度沿着朝向所述衬底延伸的方向减小来形成所述相变结构。
技术方案10.如技术方案9所述的方法，其中，刻蚀所述层叠的多个相变材料层中的所述其余的相变材料层的步骤还包括：
执行各向异性刻蚀。
技术方案11.如技术方案5所述的方法，其中，图案化所述层叠的多个相变材料层的步骤包括：
通过刻蚀所述上电极层和所述多个相变材料层来形成初步相变结构；以及
通过刻蚀所述初步相变结构使得所述层叠的多个相变材料层中的每个相变材料层的宽度沿着远离所述衬底延伸的方向减小来形成所述相变结构。
技术方案12.如技术方案1所述的方法，还包括：
在所述相变结构的侧壁之上形成保护层；以及
在所述相变结构和相邻相变结构之间的空间中形成绝缘层。
技术方案13.一种制造半导体集成电路器件的方法，所述方法包括：
提供包括下电极的半导体衬底；
经由物理气相沉积PVD法在所述半导体衬底上顺序层叠多个相变材料层，所述多个相变材料层中的每个具有不同的材料特性；以及
基于所述不同材料特性来图案化层叠的多个相变材料层以形成相变结构。
技术方案14.如技术方案13所述的方法，其中，图案化所述层叠的多个相变材料层的步骤还包括：
图案化所述层叠的多个相变材料层使得所述相变结构的宽度沿着远离所述衬底延伸的方向增大。
技术方案15.如技术方案13所述的方法，其中，图案化所述层叠的多个相变材料层的步骤还包括：
将所述层叠的多个相变材料层图案化成使得所述相变结构的宽度沿着远离所述衬底延伸的方向减小。
技术方案16.如技术方案13所述的方法，还包括：
在所述相变结构和相邻的相变结构之间的空间中形成绝缘层。
技术方案17.如技术方案16所述的方法，还包括:
在所述相变结构的侧面上形成保护层；以及
在所述保护层上形成所述绝缘层。
技术方案18.如技术方案1所述的方法，其中，所述多个层叠的相变材料层中的每个相变材料层具有不同刻蚀选择性。
技术方案19.如技术方案6所述的方法，其中，所述上电极和所述层叠的多个相变材料层中的最上相变材料层具有大体相同的宽度。
技术方案20.如技术方案9所述的方法，其中，刻蚀所述上电极层和最上相变材料层的步骤还包括：
以大体相同速率来刻蚀所述上电极层和所述最上相变材料层。
Claims (10)
1.一种制造半导体集成电路器件的方法，包括：
提供包括下电极的半导体衬底；
在所述半导体衬底上顺序层叠多个相变材料层；以及
以台阶形式图案化层叠的多个相变材料层以形成相变结构。
2.如权利要求1所述的方法，其中，所述层叠的多个相变材料层中的每个相变材料层经由物理气相沉积PVD法形成。
3.如权利要求2所述的方法，其中，在特定刻蚀条件下，所述层叠的多个相变材料层中的每个相变材料层的刻蚀速率沿着远离所述衬底延伸的方向减小。
4.如权利要求2所述的方法，其中，在特定刻蚀条件下，所述层叠的多个相变材料层中的每个相变材料层的刻蚀速率沿着朝向所述衬底延伸的方向减小。
5.如权利要求1所述的方法，还包括：
在所述多个相变材料层上形成上电极层，以及
将所述上电极层图案化。
6.如权利要求5所述的方法，其中，图案化所述层叠的多个相变材料层的步骤包括：
通过刻蚀所述上电极层和所述多个相变材料层来形成初步相变结构；以及
通过刻蚀所述初步相变结构使得所述层叠的多个相变材料层中的每个相变材料层的宽度沿着朝向所述衬底延伸的方向减小来形成所述相变结构。
7.如权利要求6所述的方法，其中，刻蚀所述上电极层和所述层叠的多个相变材料层的步骤还包括：
以大体相同的刻蚀速率来刻蚀所述上电极层和所述层叠的多个相变材料层。
8.如权利要求6所述的方法，其中，刻蚀所述初步相变结构的步骤还包括：
相比于所述层叠的多个相变材料层中的更远离所述衬底的相变材料层，以更快的刻蚀速率刻蚀所述层叠的多个相变材料层中的更靠近所述衬底的相变材料层。
9.如权利要求5所述的方法，其中，图案化所述层叠相变材料层的步骤包括：
刻蚀所述上电极层和所述层叠的多个相变材料层中的最上相变材料层；
通过刻蚀所述层叠的多个相变材料层中的其余的相变材料层来形成初步相变结构；以及
通过刻蚀所述初步相变结构使得所述层叠的多个相变材料层中的每个相变材料层的宽度沿着朝向所述衬底延伸的方向减小来形成所述相变结构。
10.一种制造半导体集成电路器件的方法，所述方法包括：
提供包括下电极的半导体衬底；
经由物理气相沉积PVD法在所述半导体衬底上顺序层叠多个相变材料层，所述多个相变材料层中的每个具有不同的材料特性；以及
基于所述不同材料特性来图案化层叠的多个相变材料层以形成相变结构。
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