KR20190071227A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치의 제조 방법은, 메모리 패턴을 포함하는 적층물들을 형성하는 단계; 상기 적층물들의 사이에 갭필막을 형성하는 단계; 및 상기 갭필막으로 비활성 기체종을 이온 주입하여, 상기 갭필막 내에 분산된 나노 포어들을 형성하는 단계를 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 메모리 패턴을 포함하는 적층물들을 형성하는 단계; 상기 적층물들의 사이에 갭필막을 형성하는 단계; 및 상기 갭필막으로 비활성 기체종을 이온 주입하여, 상기 갭필막 내에 분산된 나노 포어들을 형성하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 가변 저항 물질을 포함하는 적층물들을 형성하는 단계; 상기 적층물들의 사이에 갭필막을 형성하는 단계; 및 상기 갭필막 내에, 상기 가변 저항 물질과 대응되는 레벨에 분산된 나노 포어들을 형성하는 단계를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 메모리 패턴을 포함하는 적층물들; 상기 적층물들의 사이에 채워진 갭필막; 및 상기 갭필막의 내부에 위치되고, 각각의 상기 적층물들의 메모리 패턴에 대응되는 레벨에 한해 분산된 나노 포어들을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다. 특히, 가변 저항 물질의 특성 열화를 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예를 들어, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면으로서, 도 1a는 메모리 셀 어레이의 회로도이고 도 1b는 메모리 셀 어레이의 사시도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있으며, 반도체 메모리는 로우 라인들 및 로우 라인들과 교차된 컬럼 라인들을 포함할 수 있다. 여기서, 로우 라인들은 워드 라인일 수 있고, 컬럼 라인들은 비트 라인일 수 있다. 참고로, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다. 이하에서는, 로우 라인들(WL1~WL3)이 워드 라인이고 컬럼 라인들(BL1~BL3)이 비트 라인인 경우를 가정하여 설명하도록 한다.
반도체 메모리는 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 사이에 각각 배치된 메모리 셀들(MC11~MC33)을 포함할 수 있다. 여기서, 메모리 셀들(MC11~MC33)은 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)이 교차되는 지점에 배치될 수 있다. 각각의 메모리 셀들(MC11~MC33)은 직렬로 연결된 선택 소자(S11~S33)와 메모리 소자(M11~M33)를 포함하며, 선택 소자(S11~S33)는 로우 라인(WL1~WL3)과 전기적으로 연결될 수 있고, 메모리 소자(M11~M33)는 컬럼 라인(BL1~BL3)과 전기적으로 연결될 수 있다.
메모리 소자(M11~M33)는 데이터를 저장하기 위한 저장 노드로서 메모리 패턴을 포함할 수 있다. 예를 들어, 메모리 소자(M11~M33)는 저항성 물질, MTJ(Magnetic Tunnel Junction), 상변화 물질 등의 가변 저항 물질을 포함할 수 있다. 선택 소자(S11~S33)는 메모리 셀(MC)을 선택하기 위한 것으로 스위칭 물질을 포함할 수 있다. 선택 소자(S11~S33)는 다이오드, PNP 다이오드, BJT, MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ionic-Electronic Conduction) 소자, OTS 소자 등일 수 있다. 참고로, 각각의 메모리 셀들(MC11~MC33)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택 소자(S11~S33)가 생략되거나, 선택 소자(S11~S33)와 메모리 소자(M11~M33)의 위치가 서로 바뀔 수 있다.
또한, 반도체 메모리는 컬럼 라인들(BL1~BL3)을 제어하기 위한 컬럼 회로(110) 및 로우 라인(WL1~WL3)을 제어하기 위한 로우 회로(120)를 더 포함할 수 있다.
로우 회로(120)는 로우 디코더, 워드라인 디코더, 워드라인 드라이버 등일 수 있다. 로우 회로(120)는 로우 어드레스(R_ADD)에 의해 로우 라인들(WL1~WL3) 중 로우 라인(WL2)을 선택한다. 컬럼 회로(110)는 컬럼 디코더, 비트라인 디코더, 비트라인 드라이버 등일 수 있다. 컬럼 회로(110)는 컬럼 어드레스(C_ADD)에 의해 컬럼 라인들(BL1~BL3) 중 컬럼 라인 (BL2)을 선택한다. 따라서, 선택된 컬럼 라인 (BL2)과 선택된 로우 라인(WL2)의 사이에 연결된 메모리 셀(MC22)이 선택될 수 있다.
참고로, 도 1a에서는 3개의 컬럼 라인들(BL1~BL3)과 3개의 로우 라인들(WL1~WL3)을 도시했으나, 이는 설명의 편의를 위한 것일 뿐이며 본 발명이 이에 한정되는 것은 아니다. 셀 어레이(100)에 포함된 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 개수는 필요에 따라 변경될 수 있다.
도 1b를 참조하면, 메모리 셀 어레이는 상이한 레벨에 위치된 컬럼 라인들(BL) 및 로우 라인들(WL)을 포함할 수 있다. 예를 들어, 컬럼 라인들(BL)은 로우 라인들(WL)의 상부에 위치될 수 있다. 또한, 로우 라인들(WL)은 제1 방향(I)으로 평행하게 확장되고, 컬럼 라인들(BL)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 평행하게 확장될 수 있다.
메모리 셀들(MC)은 컬럼 라인들(BL)과 로우 라인들(WL)의 교차점에 배치될 수 있고, 매트릭스 형태로 배열될 수 있다. 또한, 각각의 메모리 셀들(MC)은 적층 구조를 가질 수 있고, 적층된 메모리 소자(M) 및 선택 소자(S)를 포함할 수 있다.
또한, 본 도면에서는 셀 어레이가 단일-데크 구조를 갖는 경우에 대해 도시하였으나, 메모리 셀들(MC)이 제3 방향(Ⅲ)으로 적층되는 것도 가능하다. 예를 들어, 셀 어레이는 로우 라인들(WL) 및 컬럼 라인들(BL)이 제3 방향(Ⅲ)으로 교대로 적층된 멀티-데크 구조를 가질 수 있다.
한편, 본 도면에는 도시되지 않았으나, 이웃한 메모리 셀들(MC)의 사이, 이웃한 로우 라인들(WL)의 사이 및 이웃한 컬럼 라인들(BL)의 사이에는 절연 물질이 채워질 수 있다. 또한, 절연 물질 내에는 열 차폐 구조로서 나노 포어들이 위치될 수 있다. 예를 들어, 이웃한 메모리 셀들(MC)의 사이 또는 이웃한 메모리 패턴들의 사이에 나노 포어들이 위치된다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 단면도이다. 도 2a는 레이아웃이고, 도 2b는 도 2a의 제1 방향(I) 단면도이고, 도 2c는 도 2a의 제1 방향(I) 단면도 및 그래프이다.
도 2a를 참조하면, 이웃한 메모리 셀들(MC)의 사이에 나노 포어들(NP)이 위치된다. 예를 들어, 나노 포어들(NP)은 제1 방향(I)으로 이웃한 메모리 셀들(MC)의 사이에 위치될 수 있다. 또한, 제2 방향(Ⅱ)으로 확장된 라인 형태의 영역 내에 나노 포어들(NP)이 분산 배치될 수 있다.
도 2b를 참조하면, 각각의 메모리 셀들(MC)은 적층물(ST)을 포함하고, 적층물(ST)은 앞서 설명한 로우 라인들(WL)과 컬럼 라인들(BL)의 교차 영역에 위치될 수 있다. 또한, 적층물들(ST)의 측벽에는 보호막들(16)이 형성될 수 있고, 적층물들(ST)의 사이에 갭필막들(17)이 채워질 수 있다.
각각의 적층물들(ST)은 차례로 적층된 하부 전극(11), 스위칭 물질(12), 중간 전극(13), 가변 저항 물질(14) 및 상부 전극(15)을 포함할 수 있다.
가변 저항 물질(14)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 가질 수 있다. 따라서, 가변 저항 물질(14)이 저저항 상태를 가지면 데이터 '1'이 저장될 수 있고, 가변 저항 물질(14)이 고저항 상태를 가지면 데이터 '0'이 저장될 수 있다.
가변 저항 물질(14)이 저항성 물질인 경우, 전이 금속 산화물(transition metal oxide)을 포함하거나, 페로브스카이트계 물질과 같은 금속 산화물을 포함할 수 있다. 따라서, 가변 저항 물질(14) 내에 전기적 통로가 생성되거나 소멸됨으로써, 데이터를 저장할 수 있다.
가변 저항 물질(14)이 MTJ 구조를 갖는 경우, 자화 고정층, 자화 자유층 및 이들 사이에 개재된 터널 베리어층을 포함할 수 있다. 예를 들어, 자화 고정층 및 자화 자유층은 자성 물질을 포함할 수 있고, 터널 베리어층은 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 티타늄(Ti) 등의 산화물을 포함할 수 있다. 여기서, 자화 자유층의 자화 방향은 인가되는 전류 내의 전자들의 스핀 토크(spin torque)에 의해 변경될 수 있다. 따라서, 자화 고정층의 자화 방향에 대한 자화 자유층의 자화 방향 변화에 따라 데이터를 저장할 수 있다.
가변 저항 물질(14)이 상변화 물질인 경우, 칼코게나이드계 물질을 포함할 수 있다. 가변 저항 물질(14)은 칼코게나이드계 물질로서, 실리콘(Si), 저마늄(Ge), 안티몬(Sb), 텔레륨(Te), 비스무트(Bi), 인듐(In), 주석(Sn), 셀레늄(Se) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 예를 들어, 가변 저항 물질(14)은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 여기서, 가변 저항 물질(14)의 화학 조성비는 용융점, 결정화 온도 등의 특성을 고려하여 결정될 수 있으며, 가변 저항 물질(14)은 탄소(C), 질소(N) 등의 불순물을 더 포함할 수 있다. 상변화 물질은 결정 상태에서 저저항의 특성을 갖고 비정질 상태에서 고저항의 특성을 갖는다. 따라서, 고저항의 비정질 상태로부터 저저항의 결정 상태로 변화하는 셋(SET) 동작 및 저저항의 결정 상태로부터 고저항의 비정질 상태로 변화하는 리셋(RESET) 동작에 의해, 데이터를 저장할 수 있다.
스위칭 물질(12)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 선택 소자일 수 있다. 따라서, 스위칭 물질(12)은 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 갖도록 구현될 수 있다.
스위칭 물질(12)이 MIT(Metal Insulator Transition) 소자인 경우, VO2, NbO2, TiO2, WO2, TiO2 등을 포함할 수 있다. 스위칭 물질(12)이 MIEC(Mixed Ion-Electron Conducting) 소자인 경우, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등을 포함할 수 다. 또한, 스위칭 물질(12)이 OTS(Ovonic Threshold Switching) 소자인 경우, As2Te3, As2, As2Se3 등과 같은 칼코게나이드 계열의 물질을 포함할 수 있다.
하부 전극(11)은 로우 라인과 전기적으로 연결될 수 있고, 중간 전극(13)은 스위칭 물질(12)과 가변 저항 물질(14)의 사이에 개재될 수 있고, 상부 전극(15)은 컬럼 라인과 전기적으로 연결될 수 있다. 하부 전극(11), 중간 전극(13) 및 상부 전극(15)은 금속, 금속 질화물 등의 도전 물질을 포함할 수 있다. 예를 들어, 하부 전극(11), 중간 전극(13) 및 상부 전극(15) 각각은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄(Ti), 티타늄질화물(WNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
하부 전극(11), 중간 전극(13) 및 상부 전극(15) 각각은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다. 또한, 하부 전극(11), 중간 전극(13) 및 상부 전극(15)은 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 예를 들어, 상부 전극(15)은 하부 전극(11) 및 중간 전극(13)에 비해 얇은 두께를 가질 수 있다.
여기서, 각각의 적층물들(ST)은 상부와 하부가 균일한 폭을 갖거나 상이한 폭을 가질 수 있다. 예를 들어, 각각의 적층물들(ST)은 하부로 갈수록 폭이 넓어지는 구조를 가질 수 있고, 하부 전극(11) 및 스위칭 물질(12)이 중간 전극(13), 가변 저항 물질(14) 및 상부 전극(15)에 비해 넓은 폭을 가질 수 있다. 또한, 적층물(ST)의 측벽이 계단 형태를 가질 수 있다. 뿐만 아니라, 적층물(ST)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 하부 전극(11), 중간 전극(13) 및 상부 전극(15) 중 적어도 하나가 생략될 수 있다. 또는, 적층물(ST)에 포함된 막들(11~15) 간의 계면에 메모리 셀(MC)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(미도시됨)이 추가될 수 있다.
보호막들(16)은 제조 과정에서 적층물들(ST)을 보호하기 위한 것으로, 적층물들(ST)의 측벽 상에 형성될 수 있다. 여기서, 보호막들(16)은 비도전성 물질로 형성될 수 있으며, 산화물, 질화물, 폴리실리콘 등을 포함할 수 있다. 예를 들어, 보호막들(16)은 실리콘 산화물(SiOX), 실리콘질화물(Si3N4), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 또한, 보호막들(16)은 단일막이거나 다층막일 수 있다.
또한, 갭필막들(17)은 제1 방향(I)으로 이웃한 적층물들(ST)의 사이에 위치될 수 있다. 갭필막들(17)은 보호막들(16)에 대해 식각 선택비가 높은 물질로 형성되며, 산화물 등의 절연물을 포함할 수 있다. 예를 들어, 갭필막들(17)은 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 이들의 조합을 포함할 수 있다.
갭필막들(17)은 내부에 나노 포어들(NP)을 포함할 수 있다. 여기서, 나노 포어들(NP)은 종래의 에어 갭에 비해 상대적으로 작은 사이즈를 갖는 빈 공간이다. 예를 들어, 나노 포어(NP)는 수 나노 이하의 사이즈를 갖는 빈 공간이거나, 수 내지 수십 나노의 사이즈를 갖는 빈 공간일 수 있다. 따라서, 갭필막들(17)은 나노 사이즈의 포어들을 포함하는 다공성막일 수 있다. 또한, 나노 포어들(NP)은 공기, 비활성 가스 등을 포함할 수 있다. 비활성 가스는 수소 가스, 헬륨 가스, 아르곤 가스, 크세논 가스, 질소 가스 등을 포함하거나, 이들의 조합을 포함할 수 있다.
여기서, 나노 포어들(NP)은 갭필막들(17)의 절연 물질에 비해 낮은 열 전도율을 갖는다. 또한, 복수의 나노 포어들(NP)은 다중 층으로 메모리 셀들(MC)의 측벽을 감싼 형태로 분포된다. 따라서, 나노 포어들(NP)에 의해 갭필막들(17)의 단열 특성이 향상되며, 메모리 셀(MC) 내부의 열이 외부로 전달 및 손실되는 것을 효과적으로 방지할 수 있다. 특히, 셋 및/또는 리셋 동작 시에 발생되는 열이 외부로 전달되는 것을 방지함으로써, 셋 및/또는 리셋 동작의 에너지 효율을 증가시킬 수 있다.
도 2c를 참조하면, 나노 포어들(NP)은 갭필막들(17) 내부에 전체적으로 분포하거나 특정 레벨에 집중적으로 위치될 수 있다. 예를 들어, 나노 포어들(NP)은 가변 저항 물질(14)에 대응되는 레벨에 한해 분산 배치될 수 있다. 따라서, 갭필막들(17)은 가변 저항 물질(14)에 대응되는 레벨에서만 다공성의 구조를 가질 수 있고, 나머지 레벨에서는 치밀한 구조를 가질 수 있다. 이러한 경우, 갭필막들(17)의 동일한 레벨에서는 균일한 밀도로 나노 포어들(NP)이 분포되므로, 각각의 갭필막들(17)은 동일한 레벨에서는 균일한 식각율을 갖게 된다. 나노 포어들(NP)의 분포 형태는 이온 주입 공정의 조건, 예를 들어, 이온 빔의 에너지, Rp(projected range) 등으로 조절할 수 있다.
도 2c의 그래프는 갭필막들(17)의 깊이(D)에 따른 나노 포어들(NP)의 농도(C) 변화를 나타낸 것이다. 그래프를 참조하면, 나노 포어들(NP)은 가우시안 분포로 갭필막들(17) 내에 위치될 수 있으며, 가변 저항 물질(14)에 대응되는 레벨에서 가장 높은 농도로 분포될 수 있다. 예를 들어, 나노 포어들(NP)이 가변 저항 물질(14)의 중심에서 가장 높은 농도로 분포되고, 상부 전극(15)에 가까워질수록 농도가 낮아지고, 중간 전극(13)에 가까워질수록 농도가 낮아질 수 있다. 따라서, 저장 노드로서 사용되는 가변 저항 물질(14)에 대응되는 레벨에 나노 포어들(NP)을 집중적으로 배치함으로써, 저장 노드로부터의 열 손실을 최소화할 수 있다.
전술한 바와 같은 구조에 따르면, 이웃한 메모리 셀들(MC) 간에 나노 포어들(NP)이 위치된다. 나노 포어들(NP)은 열 차폐 구조로서, 이웃한 메모리 셀들 간의 열 크로스토크(thermal crosstalk) 현상이 유발되는 것을 방지할 수 있다. 따라서, 셋 및/또는 리셋 동작의 에너지 효율을 증가시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 메모리 패턴을 포함하는 적층물들(ST)을 형성한다. 각각의 적층물들은 차례로 적층된 하부 전극(21), 스위칭 물질(22), 중간 전극(23), 가변 저항 물질(24) 및 상부 전극(25)을 포함할 수 있다. 여기서, 가변 저항 물질(24)은 메모리 패턴에 대응되는 것으로, 저항 변화층, 자기 터널 접합층, 상변화층 등일 수 있다. 또한, 본 도면에는 도시되지 않았으나, 각각의 적층물들(ST)은 상부 전극(25)의 상부에 형성된 하드마스크를 더 포함할 수 있다.
예를 들어, 로우 라인용 도전막, 하부 전극막, 스위칭 물질막, 중간 전극막, 가변 저항 물질막 및 상부 전극막을 차례로 형성한 후, 적층된 막들을 제1 방향으로 패터닝한다. 이어서, 컬럼 라인용 도전막을 형성한 후, 컬럼 라인용 도전막, 상부 전극막, 가변 저항 물질막, 중간 전극막, 스위칭 물질막 및 하부 전극막을 제1 방향과 교차된 제2 방향으로 패터닝한다. 이를 통해, 로우 라인과 컬럼 라인의 교차 영역에 위치되고 필라 형태를 갖는 복수의 적층물들(ST)을 형성할 수 있다.
여기서, 하부 전극막, 중간 전극막 및 상부 전극막은 동일한 두께로 형성되거나 상이한 두께로 형성될 수 있다. 예를 들어, 후속 평탄화 공정에 의해 감소되는 두께를 고려하여, 상부 전극막을 하부 전극막 및 중간 전극막에 비해 두꺼운 두께로 형성할 수 있다.
이어서, 적층물들(ST) 상에 보호막(26)을 형성한다. 보호막(26)은 적층 구조들(ST)의 표면을 따라 형성될 수 있다. 예를 들어, 보호막(26)은 적층 구조들(ST)의 상부면 및 측벽을 감싸도록 형성된다.
보호막(26)은 실리콘 산화물(SiOX), 실리콘질화물(Si3N4), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 또한, 보호막들(26)은 단일막으로 형성되거나, 다층막으로 형성될 수 있다.
이어서, 이웃한 적층 구조들(ST)의 사이에 갭필막(27)을 형성한다. 갭필막(27)은 이웃한 적층 구조들(ST) 사이의 공간을 채우도록 형성되며, 보호막(26) 상에 형성될 수 있다. 예를 들어, 갭필막(27)은 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 이들의 조합을 포함할 수 있다.
여기서, 갭필막(27)은 적층물들(ST)이 형성된 결과물 상에 형성되므로, 결과물의 표면 단차를 따라 형성될 수 있다. 따라서, 갭필막(27)의 상부면은 결과물의 프로파일이 반영된 상부면을 가질 수 있으며, 굴곡진 상부면을 가질 수 있다. 예를 들어, 상부면은 적층물들(ST)의 상부에서 상대적으로 높은 레벨(A)을 갖고, 이웃한 적층물들(ST)의 사이에서 상대적으로 낮은 레벨(B)을 가질 수 있다.
이어서, 갭필막(27) 내에 비활성 기체종을 주입한다. 여기서, 비활성 기체종은 수소(H), 헬륨(He), 아르곤(Ar), 크세논(Xe) 또는 질소(N)를 포함하거나, 이들의 조합을 포함할 수 있다. 예를 들어, 비활성 기체종은 이온 주입 공정을 이용하여 주입될 수 있으며, 이온 빔의 에너지는 1KeV 내지 100KeV일 수 있다. 또한, 비활성 기체종은 1E15/cm2 내지 1E17/cm2의 농도로 주입될 수 있다.
비활성 기체종은 이웃한 적층물들(ST)의 사이로 주입될 수 있다. 이때, 비활성 기체종이 주입되는 범위(Rp)를 조절함으로써, 비활성 기체종이 가변 저항 물질(24)에 대응되는 레벨에서 높은 농도를 갖도록 주입할 수 있다.
또한, 비활성 기체종이 주입되는 영역을 제어할 수 있다. 예를 들어, 이웃한 적층물들(ST)의 사이에 한해 나노 포어들을 형성하고자 하는 경우, 이웃한 적층물들(ST)의 사이에 한해 비활성 기체종을 주입한다. 이를 위해, 별도의 마스크 패턴을 이용하여 이온 주입 배리어로 사용하거나, 갭필막(27)의 표면 단차를 이용할 수 있다.
갭필막(27)이 굴곡진 상부면을 갖는 경우, 상부면은 이웃한 적층물들(ST)의 사이에서 상대적으로 낮은 레벨(B)을 가질 수 있다. 따라서, 레벨(B)을 기준으로 Rp를 결정한다. 이러한 경우, 적층물들(ST)의 상부에서도 동일한 Rp로 비활성 기체종이 주입되므로, 비활성 기체종이 적층물(ST) 내로 주입되는 것을 최소화할 수 있다. 즉, 주입된 비활성 기체종이 적층물(ST)의 상부에 형성된 갭필막(27) 내에 위치될 수 있다. 또는, 주입된 비활성 기체종이 보호막(26) 내에 위치되거나 상부 전극(25) 내에 위치되므로, 가변 저항 물질(24) 내로 비활성 기체종이 주입되는 것을 방지할 수 있다.
도 3b를 참조하면, 갭필막(27) 내에 나노 포어들(NP)을 형성한다. 예를 들어, 열처리 공정을 실시하여 나노 포어들(NP)을 형성할 수 있다. 여기서, 열처리 공정은 비활성 기체종을 이온 주입하면서 동시에 수행되거나, 비활성 기체종을 이온 주입한 후에 수행될 수 있다. 또한, 열처리 공정은 수십 내지 수백 ℃의 온도에서 수행될 수 있다. 참고로, 열처리 공정을 별도로 수행하지 않고, 후속 공정에서 수반되는 열처리 공정에 의해 나노 포어들(NP)을 형성하는 것도 가능하다.
나노 포어들(NP)은 열처리 공정에 의해 비활성 기체종이 상호 반응함으로써 형성될 수 있다. 이를 통해, 갭필막(27)은 가변 저항 물질(24)의 주변에 분산 배치된 나노 포어들(NP)을 포함하게 되며, 나노 포어들(NP)에 의해 갭필막의 열 전도율이 감소된다.
종래의 에어 갭은 스텝 커버리지가 나쁜 방식으로 갭필 물질을 증착하여 형성되기 때문에, 상대적으로 큰 사이즈를 갖는 에어 갭이 특정 영역에 한해 형성된다. 따라서, 식각 공정에서 에어 갭이 노출되면, 에어 갭이 노출된 영역이 에어 갭이 존재하지 않는 영역에 비해 높은 식각율을 갖게 되고, 식각율 차이로 인해 에어 갭의 하부에서 펀치가 유발될 수 있다. 반면에, 본 발명의 일 실시예에 따르면, 이온 주입된 비활성 기체종이 상호 반응하여 나노 포어들(NP)을 형성하므로, 상대적으로 작은 사이즈, 예를 들어, 수 나노 이하의 사이즈 또는 수 내지 수십 나노 사이즈를 갖는 나노 포어들(NP)이 갭필막(27) 내에 분산된 형태로 형성될 수 있다. 따라서, 갭필막(27)이 균일한 식각율을 갖게 되며, 식각 공정에서 나노 포어들(NP)이 노출되더라도 펀치가 유발되지 않는다.
참고로, 상부 전극(25)의 내부 또는 보호막(26)의 내부로 비활성 기체종이 주입된 경우, 상부 전극(25)의 내부 또는 보호막(26)의 내부에도 나노 포어들(NP)이 형성될 수 있다.
도 3c를 참조하면, 평탄화(Chemical Mechanical Polishing) 공정을 수행한다. 일 예로, 적층물들(ST)의 상부 표면이 노출될 때까지 갭필막(27)을 평탄화한다. 이를 통해, 적층물들(ST)의 상부에 형성된 나노 포어들을 제거하고, 적층물들(ST)의 사이에 채워진 갭필막들(27)을 상호 분리시킬 수 있다. 다른 예로, 상부 전극(25) 내에 나노 포어들(NP)이 형성된 경우, 상부 전극(25) 내의 나노 포어들(NP)이 제거될 때까지 평탄화 공정을 수행할 수 있다. 참고로, 보호막(26)의 상부 표면 또는 상부 전극(25)의 상부 표면이 노출될 때까지 평탄화 공정을 수행하는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 이온 주입 공정을 이용하여 비활성 기체종을 주입함으로써, 나노 포어들(NP)을 용이하게 형성할 수 있으며, 나노 포어들(NP)의 형성 위치 또한 용이하게 조절할 수 있다. 뿐만 아니라, 갭필막(27)의 표면 단차를 이용하여 비활성 기체종을 주입함으로써, 적층물들(ST)의 내부로 비활성 기체종이 주입되는 것을 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 메모리 패턴을 포함하는 적층물들; 상기 적층물들의 사이에 채워진 갭필막; 및 상기 갭필막의 내부에 위치되고, 각각의 상기 적층물들의 메모리 패턴에 대응되는 레벨에 한해 분산된 나노 포어들을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 메모리 패턴을 포함하는 적층물들; 상기 적층물들의 사이에 채워진 갭필막; 및 상기 갭필막의 내부에 위치되고, 각각의 상기 적층물들의 메모리 패턴에 대응되는 레벨에 한해 분산된 나노 포어들을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 메모리 패턴을 포함하는 적층물들; 상기 적층물들의 사이에 채워진 갭필막; 및 상기 갭필막의 내부에 위치되고, 각각의 상기 적층물들의 메모리 패턴에 대응되는 레벨에 한해 분산된 나노 포어들을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 메모리 패턴을 포함하는 적층물들; 상기 적층물들의 사이에 채워진 갭필막; 및 상기 갭필막의 내부에 위치되고, 각각의 상기 적층물들의 메모리 패턴에 대응되는 레벨에 한해 분산된 나노 포어들을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술 사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음을 이해할 수 있을 것이다.
11, 21: 하부 전극 12, 22: 스위칭 물질
13, 23: 중간 전극 14, 24: 가변 저항 물질
15, 25: 상부 전극 16, 26: 보호막
17, 27: 갭필막

Claims (27)

  1. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    메모리 패턴을 포함하는 적층물들을 형성하는 단계;
    상기 적층물들의 사이에 갭필막을 형성하는 단계; 및
    상기 갭필막으로 비활성 기체종을 이온 주입하여, 상기 갭필막 내에 분산된 나노 포어들을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 메모리 패턴에 대응되는 레벨로 상기 비활성 기체종을 이온 주입하는
    전자 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 비활성 기체종을 이온 주입하면서 열처리를 동시에 수행하는
    전자 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 비활성 기체종을 이온 주입한 후, 열처리 공정을 수행하는
    전자 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 비활성 기체종은 수소, 헬륨, 아르곤, 크세논 또는 질소를 포함하거나, 이들의 조합을 포함하는
    전자 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 적층물들은 상기 메모리 패턴 상의 전극을 포함하고, 상기 비활성 기체종은 상기 갭필막 및 상기 전극 내로 주입되는
    전자 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 갭필막은 이웃한 적층물들의 사이에서 상대적으로 낮은 레벨에 위치되고 적층물들의 상부에서 상대적으로 높은 레벨에 위치된, 굴곡진 상부면을 갖는
    전자 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 상부면의 상기 상대적으로 낮은 레벨을 기준으로 상기 비활성 기체종의 주입 범위를 결정하는
    전자 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 나노 포어들을 형성한 후, 상기 갭필막을 평탄화하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  10. 제1항에 있어서,
    각각의 상기 상기 적층물들은 상기 메모리 패턴 상의 전극을 포함하고, 상기 비활성 기체종이 상기 전극 내로 주입되어 상기 전극 내에 나노 포어들이 형성되는
    전자 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 나노 포어들을 형성한 후, 상기 전극 내의 나노 포어들이 제거될 때까지 평탄화 공정을 수행하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 비활성 기체종을 이온 주입하기 전에, 상기 적층물들 상에 보호막을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 비활성 기체종이 상기 보호막 내로 주입되고, 상기 보호막 내에 나노 포어들이 형성되는
    전자 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 비활성 기체종을 1E15~1E17/cm2의 농도로 이온 주입하는
    전자 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 비활성 기체종을 주입하는 이온 빔은 1KeV 내지 100KeV의 에너지를 갖는
    전자 장치의 제조 방법.
  16. 제1항에 있어서,
    상기 메모리 패턴은 가변 저항 물질을 포함하는
    전자 장치의 제조 방법.
  17. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    가변 저항 물질을 포함하는 적층물들을 형성하는 단계;
    상기 적층물들의 사이에 갭필막을 형성하는 단계; 및
    상기 갭필막 내에, 상기 가변 저항 물질과 대응되는 레벨에 한해 분산된 나노 포어들을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 나노 포어들을 형성하는 단계는,
    상기 갭필막 내에 비활성 기체종을 이온 주입하면서 열처리 공정을 수행하는
    전자 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 나노 포어들을 형성하는 단계는,
    상기 갭필막 내에 비활성 기체종을 이온 주입하는 단계; 및
    상기 비활성 기체종이 주입된 결과물에 대해 열처리 공정을 수행하는 단계를 포함하는
    전자 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 비활성 기체종은 수소, 헬륨, 아르곤, 크세논 또는 질소를 포함하거나, 이들의 조합을 포함하는
    전자 장치의 제조 방법.
  21. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    메모리 패턴을 포함하는 적층물들;
    상기 적층물들의 사이에 채워진 갭필막; 및
    상기 갭필막의 내부에 위치되고, 각각의 상기 적층물들의 메모리 패턴에 대응되는 레벨에 한해 분산된 나노 포어들
    을 포함하는 전자 장치.
  22. 제21항에 있어서,
    상기 나노 포어들은 상기 갭필막의 열 전도율을 감소시키도록, 상기 메모리 패턴의 주변에 다중 층으로 배열된
    전자 장치.
  23. 제21항에 있어서,
    상기 나노 포어들은 수소 가스, 헬륨 가스, 아르곤 가스, 크세논 가스 또는 질소 가스를 포함하거나, 이들의 조합을 포함하는
    전자 장치.
  24. 제21항에 있어서,
    상기 적층물들과 상기 갭필막 사이에 개재된 보호막
    을 더 포함하는 전자 장치.
  25. 제24항에 있어서,
    상기 보호막 내에 위치된 나노 포어들
    을 더 포함하는 전자 장치.
  26. 제21항에 있어서,
    상기 메모리 패턴은 가변 저항 물질을 포함하는
    전자 장치.
  27. 제21항에 있어서,
    상기 갭필막은 상기 적층물들의 메모리 패턴에 대응되는 영역에 한해 다공성 구조를 갖는
    전자 장치.
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