KR20140083560A - 상변화 메모리 장치 및 그의 제조방법 - Google Patents

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Abstract

본 기술은 상변화 메모리 장치 및 그의 제조방법에 관한 것으로, 본 기술에 따른 상변화 메모리 장치는 스위칭 소자가 형성된 반도체 기판, 상기 스위칭 소자 상부에 형성되고, 상부 표면의 일부에 보이드(void)가 형성된 하부전극 및 상기 보이드가 형성된 하부전극 상부에 형성되는 상변화막을 포함할 수 있다.

Description

상변화 메모리 장치 및 그의 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 상변화 메모리 장치 및 그의 제조방법에 관한 것이다.
최근 반도체 메모리 장치는 최근 고성능화 및 저전력화의 요구에 따라 비휘발성(non-volitile)이며 리프레쉬(refresh)가 필요없는 차세대 메모리 장치들이 연구되고 있다. 이러한 차세대 반도체 메모리 장치들에는 상변화 메모리 장치(PRAM; Phase-change Random Access Memory)가 포함될 수 있다.
이와 같은 상변화 메모리 장치는 전류 또는 전압에 따라 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 상변화 메모리 장치는 하부전극으로부터 전류를 제공받아 상변화 물질을 가열함으로써 그 저항값을 변화시켜 메모리 동작을 수행하게 된다. 즉, 예를 들어 설명하면, 상변화 물질에 리셋(reset) 펄스를 인가하면 상변화 물질이 녹아 비정질의 고저항 상태(논리값 1)가 되고 상변화 물질에 셋(set) 펄스를 인가하면 결정질의 저저항 상태(논리값 0)가 된다.
그러나, 상변화 메모리 장치를 구성하는 상변화 물질의 가열 온도는 전류의 양에 비례하게 되는 특성을 갖고 있고, 이러한 특성으로 인하여 높은 집적도 달성이 어려워지는 문제점이 있다. 특히, 리셋 상태로의 스위칭은 셋 상태로의 스위칭보다 많은 전류가 요구되기 때문에 높은 집적도 달성을 위해서는 리셋 상태로의 스위칭을 위한 전류를 낮추는 것이 필요하다.
본 발명의 실시예는 하부전극을 개선하여 리셋 전류를 감소시킬 수 있는 상변화 메모리 장치 및 그의 제조방법에 관한 것이다.
본 발명의 일실시예에 따른 상변화 메모리 장치는 스위칭 소자가 형성된 반도체 기판, 상기 스위칭 소자 상부에 형성되고, 상부 표면의 일부에 보이드(void)가 형성된 하부전극 및 상기 보이드가 형성된 하부전극 상부에 형성되는 상변화막을 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 메모리 장치의 제조방법은 하부전극이 형성된 반도체 기판을 제공하는 단계, 상기 하부전극 상부 표면을 환원처리하여 상기 하부전극 상부 표면 일부에 보이드를 형성하는 단계 및 상기 보이드가 형성된 하부전극 상부에 상변화막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면 보이드(void)를 포함하는 하부전극을 형성함으로써 상변화 메모리 장치의 리셋 전류를 감소시킬 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 상변화 메모리 장치의 구성 일부를 나타내는 도면이다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 상변화 메모리 장치의 리셋 전류 변화를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 상변화 메모리 장치의 구성 일부를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 상변화 메모리 장치는 반도체 기판(110) 상부에 형성되는 n+베이스 영역(120), 상기 n+베이스 영역(120) 상부에 n영역(141)과 p영역(142)을 포함하여 형성되는 스위칭 소자(140), 상기 스위칭 소자(140) 상부에 보이드(void)를 포함하여 형성되는 하부전극(160), 상기 하부전극(160) 상부에 형성되는 상변화막(180) 및 셀간 열적 간섭을 감소시키기 위해 상기 상변화막(180)의 외측벽에 형성되는 스페이서(190)을 포함할 수 있다. 여기서, 미설명 부호인 130, 150, 170은 층간절연막이다.
또한, 도 1에서는 스위칭 소자(140)를 n영역(141)과 p영역(142)을 포함하는 PN 다이오드로 예시하였으나, 이에 한정되는 것은 아니고 쇼트키 다이오드일 수 있고, 다이오드가 아닌 모스 트랜지스터일 수 있다.
또한, 하부전극(160)에 형성되는 보이드는 하부전극(160)과 상변화막(180)이 접촉되는 면, 즉 하부전극(160)의 상부 계면에 부분적으로, 즉 하부전극 상부 표면 일부에 보이드가 형성되고, 상기 보이드는 나노(nm) 크기가 바람직할 것이다.
이와 같이 하부전극(160)의 상부 계면에 형성되는 보이드는 환원 처리를 통해 형성되는데 그 과정을 보다 자세히 살펴보면 다음 도 2a 내지 도 2d와 같다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 2a에 도시된 바와 같이, 본 발명의 일실시예에 따른 상변화 메모리 장치는 반도체 기판(110)이 제공되면 제공된 반도체 기판(110) 상부에 n형 불순물이 주입되어 n+베이스 영역(120)을 형성한다. 이렇게 형성된 n+베이스 영역(120) 상부에 홀을 포함하는 제1층간절연막(130)을 형성한 후, 홀 내부에 n영역(141)과 p영역(142)을 포함하는 스위칭 소자(140)을 형성한다. 후에, 제2층간절연막(150)을 증착한 후, 포토리소그래피와 같은 공정을 통해 상기 스위칭 소자(140)의 상부 표면이 노출되도록 하는 홀(H)을 형성한다.
이후, 도 2b에 도시된 바와 같이, 상기 홀(H) 내부에 하부전극 물질을 매립한 후 평탄화 과정을 통해 하부전극(160)을 형성한다. 이때, 하부전극 물질은 TiN 또는 TiAlN이 바람직할 것이다. 왜냐하면, TiN 또는 TiAlN이 카본(Carbon) 물질을 포함하고 있기 때문에 후에 보이드(v) 형성을 위한 환원제를 투입하게 되면 TiN 또는 TiAlN에 포함되는 카본 물질과 환원제가 반응하여 가스를 발생시키기 때문이다. 이와 같이 형성되는 하부전극(160)은 화학 기상 증착(CVD) 방법, 원자층 증착 방법(ALD) 및 플라즈마 기상 증착(PVD) 방법 중 하나 이상의 방법을 이용하여 형성될 수 있다.
이렇게 형성된 하부전극(160) 표면에 N2 또는 H2 이온을 포함하는 환원제를 투입하고 플라즈마를 발생시키면 하부전극 물질인 TiN 또는 TiAlN과 N2 또는 H2 이온이 반응하여 CHx(CH2, CH3, CH4) 가스가 발생되어, 도 2c에 도시된 바와 같이, 하부전극(160) 상부 표면에 나노 크기의 보이드(void, v)가 생성된다. 이때, 상기 하부전극(160) 상부 계면에 형성되는 보이드는, 본 발명의 일실시예에서 설명한 바와 같이, 하부전극(160)을 형성한 후 환원제를 투입하여 플라즈마 처리를 통해 형성할 수 있지만, 하부전극(160) 상부에 질화물질 증착 후 환원제를 투입하여 플라즈마 처리를 통해 형성할 수도 있다.
이후, 도 2c에 도시된 바와 같이, 보이드(v)가 형성된 하부전극(160) 상부에 상기 하부전극(160)의 상부 표면이 노출되도록 하는 홀을 포함하는 제3층간절연막(170)을 증착한 후, 상기 홀이 매립되도록 스페이서 물질(190a)을 매립한다. 이때, 스페이서 물질은 질화물(Nitride)이 바람직할 것이다.
이후, 도 2d에 도시된 바와 같이, 상기 스페이서 물질(190a)이 상기 제3층간절연막(170)에 형성된 홀의 양 측벽에만 잔존하도록 패터닝한 후, 상기 홀이 완전히 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막(180)을 형성한다.
이후, 도시하지는 않았으나 상변화막(180) 상부에 상부전극을 형성한다.
이와 같은 본 발명의 일실시예에 따른 상변화 메모리 장치는 하부전극(160)의 상부 표면, 즉 상변화막(180)과 맞닿는 계면에 보이드(v)를 형성하여 하부전극(160)과 상변화막(180)의 접촉 면적을 감소시킴으로써 리셋 전류를 감소시키는 것을 특징으로 하는데, 이러한 보이드(v)는 다른 방법으로도 형성될 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법을 나타내는 도면이다.
도 3a에 도시된 바와 같이, 반도체 기판(110)이 제공되면, 앞서 설명한 도 2a 및 도 2b에서 설명한 바와 같이, 하부전극(160)을 형성한다. 이때, 하부전극 물질은 TiN 또는 TiAlN 중 어느 하나가 바람직할 것이다. 왜냐하면, TiN 또는 TiAlN이 카본(Carbon) 물질을 포함하고 있기 때문에 후에 보이드(v) 형성을 위한 환원제를 투입하게 되면 TiN 또는 TiAlN에 포함되는 카본 물질과 환원제가 반응하여 가스를 발생시키기 때문이다. 이와 같이 형성되는 하부전극(160)은 화학 기상 증착(CVD) 방법, 원자층 증착 방법(ALD) 및 플라즈마 기상 증착(PVD) 방법 중 하나 이상의 방법을 이용하여 형성될 수 있다.
이후, 도 3b에 도시된 바와 같이, 상기 하부전극(160)을 포함하는 제2층간절연막(150) 상부에 산화막(165)을 증착한다. 이때, 산화막(165)은 Ti4O7, Ta2O5 및 TiO2 중 하나 이상으로 이루어질 수 있다. 이때, 산화막(165)의 증착 높이는 20Å이상 50Å이하가 바람직할 것이다.
이와 같이 증착된 산화막(165)에 표면에 N2 또는 H2 이온을 포함하는 환원제를 투입하고 플라즈마를 발생시키면 이온화된 O, C, H 이온이 반응하여 CHOx 가스가 발생되어, 도 3c에 도시된 바와 같이, 하부전극(160) 상부 표면에 나노 크기의 보이드(void, v)가 생성된다. 이때, 상기 하부전극(160) 상부 계면에 형성되는 보이드(v)는, 본 발명의 일실시예에서 설명한 바와 같이, 산화막(165)을 형성한 후 환원제를 투입하여 플라즈마 처리를 통해 형성할 수 있지만, 산화막(160) 상부에 질화물질을 증착한 후 환원제를 투입하여 플라즈마 처리를 통해 형성할 수도 있다.
이후, 도 3c에 도시된 바와 같이, 상기 산화막(165)을 식각 공정을 통해 제거한 후 보이드(v)가 형성된 하부전극(160) 상부에 제3층간절연막(170)을 증착한다. 후에, 상기 제3층간절연막(170)에 상기 하부전극(160)의 상부 표면이 노출되도록 하는 홀(H)을 형성한다.
이후, 3d에 도시된 바와 같이, 상기 제3절연막(170)에 형성된 홀이 매립되도록 스페이서 물질(190a)을 매립한다. 이때, 스페이서 물질은 질화물(Nitride)이 바람직할 것이다.
이후, 도 3e에 도시된 바와 같이, 상기 스페이서 물질(190a)이 상기 제3층간절연막(170)에 형성된 홀의 양 측벽에만 잔존하도록 패터닝한 후, 상기 홀이 완전히 매립되도록 상변화 물질을 증착한 후 패터닝하여 상변화막(180)을 형성한다.
이후, 도시하지는 않았으나 상변화막(180) 상부에 상부전극을 형성한다.
도 4는 본 발명의 일실시예에 따른 상변화 메모리 장치의 리셋 전류 변화를 나타내는 도면이다.
도 4를 참조하면, A는 종래와 같이 하부전극(160)의 상부 표면에 보이드(v)가 형성되지 않은 경우의 리셋 전류 변화를 나타내는 그래프이고, B는 본 발명의 일실시예에 따른 상변화 메모리 장치와 같이 하부전극(160)의 상부 표면에 보이드(v)가 형성된 경우의 리셋 전류 변화를 나타내는 그래프이다.
B를 살펴보면, 본 발명의 일실시예에 따른 상변화 메모리 장치와 같이 하부전극(160) 상부 표면에 보이드(v)를 형성함으로써 하부전극(160)과 상변화막(180)의 접촉 면적을 감소시켜 A보다 리셋 전류가 감소되는 것을 알 수 있다.
이와 같이 본 발명의 일실시예에 따른 상변화 메모리 장치는 하부전극(160)을 개선하여 상변화막(180)과의 접촉 면적을 줄임으로써 리셋 전류를 감소시킬 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 반도체 기판 120: n+베이스 영역
140: 스위칭 소자 160: 하부전극
180: 상변화막

Claims (9)

  1. 스위칭 소자가 형성된 반도체 기판;
    상기 스위칭 소자 상부에 형성되고, 상부 표면의 일부에 보이드(void)가 형성된 하부전극; 및
    상기 보이드가 형성된 하부전극 상부에 형성되는 상변화막;
    을 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 하부전극은,
    TiN 또는 TiAlN 중 어느 하나로 형성되는 상변화 메모리 장치.
  3. 제2항에 있어서, 상기 하부전극은,
    원자층 적층법(ALD), 화학 기상 증착법(CVD) 및 플라즈마 기상 증착법(PVD) 중 하나 이상의 방법으로 형성되는 상변화 메모리 장치.
  4. 제3항에 있어서, 상기 하부전극에 형성되는 보이드는,
    H2 또는 N2가 포함된 환원제를 이용하여 플라즈마 처리를 통해 형성되는 상변화 메모리 장치.
  5. 제4항에 있어서, 상기 상변화막은,
    외측벽에 스페이서를 포함하는 상변화 메모리 장치.
  6. 하부전극이 형성된 반도체 기판을 제공하는 단계;
    상기 하부전극 상부 표면을 환원처리하여 상기 하부전극 상부 표면의 일부에 보이드를 형성하는 단계; 및
    상기 보이드가 형성된 하부전극 상부에 상변화막을 형성하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 보이드를 형성하는 단계는,
    상기 하부전극 상부 표면에 환원제를 투입하는 단계; 및
    상기 환원제가 투입된 하부전극 상부 표면을 플라즈마 처리하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  8. 제6항에 있어서, 상기 보이드를 형성하는 단계는,
    상기 하부전극 상부에 산화막을 형성하는 단계;
    상기 산화막 상부에 환원제를 투입하는 단계; 및
    상기 환원제가 투입된 하부전극 상부 표면을 플라즈마 처리하는 단계;
    를 포함하는 상변화 메모리 장치의 제조방법.
  9. 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 환원제는,
    H2 이온 또는 N2 이온을 포함하는 상변화 메모리 장치의 제조방법.
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