CN108649029A - 一种晶体管结构及其制备方法 - Google Patents

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Abstract

本发明提供一种晶体管结构及其制备方法，制备方法包括如下步骤：提供一衬底，于衬底内形成沟槽结构；形成介电层于沟槽结构的底部及侧壁；形成双导电层结构于介电层表面，双导电层结构包括第一导电层及第二导电层，第二导电层包含结合于第一导电层内的填充部及位于填充部顶上的凸起部，第一导电层的顶端低于衬底的上表面，凸起部的顶部高于第一导电层的顶端且低于衬底的上表面，凸起部的两侧与介电层之间具有绝缘侧沟，凸起部的两侧缘具有缺口槽。通过上述方案，本发明的晶体管结构提高了栅极字线的高度，减小了栅极字线的电阻，减少了器件的访问时间；增加了P/N结与漏极之间的距离，减小了栅极附近的电场，降低了栅极诱导漏极漏电流。

Description

一种晶体管结构及其制备方法
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种晶体管结构及其制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线与位线彼此电性连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展，为提高动态随机存取存储器的积集度以加快组件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式栅极字线动态随机存取存储器，以满足上述种种需求。
然而，在上述这种结构中，随着动态随机存储器的阵列不断减小，就存在减小字线电阻与减小栅极诱导漏极泄漏电流之间的均衡的问题，其中，随着器件尺寸的减小，字线电阻会逐渐增大，其增加了器件的访问时间，一般可通过增加字线的高度以实现自身的低电阻，但与此同时，栅极(字线)与源漏之间的电场分布就会改变，在埋入式栅极字线下方产生较高的电场，从而在源/漏极与栅极之间的重叠区域造成较高的栅极引致漏极漏电流(GIDLcurrent)，并降低埋入式字线动态随机存取存储器的存储时间(retention time)。
因此，提供一种能解决上述栅极字线电阻减小与栅极引致漏极漏电流现象产生之间相互矛盾的方案实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶体管结构及其制备方法，特别是用于解决现有技术中栅极字线电阻减小与栅极引致漏极漏电流现象产生之间的相互矛盾的问题。
为实现上述目的及其他相关目的，本发明提供一种晶体管结构的制备方法，包括如下步骤：
1)提供一衬底，于所述衬底内形成沟槽结构；
2)形成介电层于所述沟槽结构的底部及侧壁；以及
3)形成双导电层结构于所述介电层表面，所述双导电层结构包括形成于所述介电层底部及局部侧壁的第一导电层以及第二导电层，所述第二导电层包含结合于所述第一导电层内的填充部及位于所述填充部顶上的凸起部，其中所述第一导电层的顶端低于所述衬底的上表面，所述凸起部的顶部高于所述第一导电层的顶端且低于所述衬底的上表面，所述凸起部的两侧与所述介电层之间具有绝缘侧沟，所述第二导电层的所述凸起部的两侧缘具有缺口槽，使得所述绝缘侧沟的宽度大于所述第一导电层的厚度。
作为本发明的一种优选方案，步骤3)中，所述第一导电层的材料与所述第二导电层的材料不同，且所述第一导电层的电阻值大于所述第二导电层的电阻值；步骤3)中所形成的所述凸起部的高度占所述第二导电层高度的0.01％～50％；所述凸起部的顶部相对于所述第一导电层的顶端的高度范围为0.01～50nm。
作为本发明的一种优选方案，步骤1)包括：
1-1)形成具有窗口的表面绝缘层于所述衬底上，其中，所述窗口与所述沟槽结构对应；
1-2)基于所述窗口刻蚀所述衬底以形成所述沟槽结构；
步骤3)中，形成所述双导电层结构包括：
3-1)形成第一导电材料层于所述介电层的底部、所述介电层的侧壁、所述窗口的侧壁以及所述窗口两侧的所述表面绝缘层上；
3-2)形成第二导电材料层于所述第一导电材料层上，所述第二导电材料层填充满所述沟槽结构以及所述窗口，并延伸覆盖所述表面绝缘层上的所述第一导电材料层；以及
3-3)对所述第一导电材料层及第二导电材料层进行刻蚀，以形成所述第一导电层及所述第二导电层。
作为本发明的一种优选方案，步骤3-3)中，所述刻蚀包括：
第一次刻蚀：对所述第一导电材料层及所述第二导电材料层进行所述第一次刻蚀，使所述第一导电材料层的刻蚀深度大于所述第二导电材料层的刻蚀深度，以使部分所述第二导电材料层凸出于所述第一导电材料层上方。
作为本发明的一种优选方案，步骤3-3)中，所述刻蚀还包括：
第二次刻蚀：对凸出于所述第一导电材料层上方的所述第二导电材料层进行所述第二次刻蚀，以得到截面形状为多边形、圆形、半圆形或椭球型的所述凸起部。
作为本发明的一种优选方案，步骤3-3)中，所述刻蚀包括：
第一次刻蚀：对所述第一导电材料层及所述第二导电材料层进行相同深度的刻蚀；以及
第二次刻蚀：对所述第一次刻蚀后的结构继续进行所述第二次刻蚀，使所述第一导电材料层刻蚀一预设深度以形成所述第一导电层，同时使所述第二导电材料层刻蚀形成所述第二导电层，所述第二导电层的所述凸起部的截面形状为多边形、圆形、半圆形或椭球型。
作为本发明的一种优选方案，步骤3-3)中，所述刻蚀的刻蚀气体包括六氟化硫(SF6)、氯气(Cl2)及氩气(Ar)中的任意两种或三种组合，所述刻蚀的刻蚀时间为60～250s，所述刻蚀的刻蚀气体中，六氟化硫的流量为0～150毫升/分钟(sccm)，氯气的流量为0～250毫升/分钟，氩气的流量为0～400毫升/分钟；步骤3-3)中，通过调整不同刻蚀气体的流量比例以刻蚀出所述双导电层结构，或者通过循环交替的通入不同的刻蚀气体以刻蚀出所述双导电层结构。
作为本发明的一种优选方案，步骤3)后，还包括步骤：
4)填充绝缘材料于所述沟槽结构内，以形成填孔绝缘层，所述填孔绝缘层覆盖所述第一导电层的顶端以及所述第二导电层的顶部。
本发明还提供一种存储单元阵列的制备方法，包括以下步骤：
a)形成多个具有所述晶体管结构的存储单元，且各所述存储单元被配置为具有单元行及单元列的存储单元阵列，其中，所述晶体管结构采用如上述任意一项方案所述的制备方法制备而得到，所述晶体管结构作为埋入式栅极字线；以及
b)连接一寻址线至所述单元行或所述单元列中的各所述存储单元的所述埋入式栅极字线，所述寻址线用于控制所述存储单元。
本发明还提供一种晶体管结构，包括：
衬底；
沟槽结构，位于所述衬底中；
介电层，位于所述沟槽结构的底部和侧壁；以及
双导电层结构，包括第一导电层和第二导电层，其中：
所述第一导电层位于所述介电层的底部和局部侧壁，且所述第一导电层的顶端低于所述衬底的上表面；
所述第二导电层包括填充于所述沟槽结构的下部内且表面覆盖所述第一导电层的填充部以及位于所述填充部上的凸起部，其中，所述凸起部的顶部高于所述第一导电层的顶端且低于所述衬底的上表面，所述凸起部的两侧与所述介电层之间具有绝缘侧沟，所述第二导电层的所述凸起部的两侧缘具有缺口槽，使得所述绝缘侧沟的宽度大于所述第一导电层的厚度。
作为本发明的一种优选方案，所述第一导电层的材料与所述第二导电层的材料不同，且所述第一导电层的电阻值大于所述第二导电层的电阻值。
作为本发明的一种优选方案，所述凸起部的截面形状为多边形、圆形、半圆形或椭球型。
作为本发明的一种优选方案，所述凸起部的高度占所述第二导电层的高度的0.01％～50％，所述凸起部的顶部相对于所述第一导电层的顶端的高度范围为0.01～50nm。
作为本发明的一种优选方案，每一单侧的所述缺口槽的宽度介于所述凸起部的宽度的1/5～1/3之间。
作为本发明的一种优选方案，所述绝缘侧沟的宽度是由所述第一导电层的厚度所界定。
作为本发明的一种优选方案，所述第二导电层的所述凸起部的两侧缘具有缺口槽，使得所述绝缘侧沟的宽度大于所述第一导电层的厚度。
作为本发明的一种优选方案，所述晶体管结构，还包括：
填孔绝缘层，填充于所述沟槽结构的上部内，以覆盖所述第一导电层的顶端以及所述第二导电层的顶部，所述填孔绝缘层更填充于所述绝缘侧沟。
本发明还提供一种存储单元阵列，具有多个配置成单元行以及单元列的存储单元，所述存储单元包括如上述任意一项方案所述的晶体管结构，所述晶体管结构作为埋入式栅极字线，其中，所述埋入式栅极字线连接至一寻址线，所述寻址线用于控制所述存储单元。
本发明还提供一种存储器结构，包括如权利要求上述任意一项方案所述的存储单元阵列。
本发明还提供一种存储器结构，包括如上述任意一项方案中所述的存储单元阵列。
如上所述，本发明的晶体管结构及其制备方法，在具体操作过程中，具有如下有益效果：
1)本发明的晶体管结构提高了栅极字线的高度，减小了栅极字线的电阻，从而减少了器件的访问时间；
2)本发明的晶体管结构改变了栅极字线周围电场的分布，减小了栅极与源漏极的接触面积，增加了P/N结与漏极之间的距离，减小了栅极附近的电场，从而降低了栅极诱导漏极漏电流的现象。
附图说明
图1显示为本发明提供的晶体管结构制备方法的流程图。
图2显示为本发明提供的晶体管结构制备方法中形成具有开口的掩膜层的示意图。
图3显示为本发明提供的晶体管结构制备方法中形成沟槽结构的示意图。
图4显示为本发明提供的晶体管结构制备方法中形成介电层的示意图。
图5显示为本发明提供的晶体管结构制备方法中形成第一导电材料层的示意图。
图6显示为本发明提供的晶体管结构制备方法中形成第二导电材料层的示意图。
图7至图10显示为本发明提供的晶体管结构制备方法中形成双导电层结构的示意图；其中，图7中凸起部的截面形状为矩形，图8中凸起部的截面形状为三角形，图9中凸起部的截面形状为圆弧形，图10中凸起部的截面形状为凸形。
图11显示为本发明提供的晶体管结构制备方法中填充填孔绝缘层的示意图。
图12显示为本发明提供的存储单元结构的示意图。
组件标号说明
100 衬底
101 表面绝缘层
1011 绝缘材料层
102 掩膜层
103 开口
104 窗口
105 沟槽结构
106 介电层
107 第一导电材料层
108 第二导电材料层
109 第一导电层
110 第二导电层
1101 填充部
1102 凸起部
111 双导电层结构
112 填孔绝缘层
113 源极
114 漏极
115 位线
116 电容单元
117 隔离层
118 绝缘测沟
119 缺口槽
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
请参阅图1，本发明提供一种晶体管结构的制备方法，所述制备方法包括以下步骤：
1)提供一衬底，于所述衬底内形成沟槽结构；
2)形成介电层于所述沟槽结构的底部及侧壁；以及
3)形成双导电层结构于所述介电层表面，所述双导电层结构包括形成于所述介电层底部及局部侧壁的第一导电层以及第二导电层，所述第二导电层包含结合于所述第一导电层内的填充部及位于所述填充部顶上的凸起部，其中所述第一导电层的顶端低于所述衬底的上表面，所述凸起部的顶部高于所述第一导电层的顶端且低于所述衬底的上表面，所述凸起部的两侧与所述介电层之间具有绝缘侧沟，所述第二导电层的所述凸起部的两侧缘具有缺口槽，使得所述绝缘侧沟的宽度大于所述第一导电层的厚度。
下面结合具体附图详细介绍本发明的晶体管结构的制备方法。
如图1中的S1以及图2至图3所示，进行步骤1)，提供一衬底100，于所述衬底内形成沟槽结构105。
具体的，所述衬底100的材料包括但不限于单晶或多晶半导体材料，另外，所述衬底100还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底，在本实施例中，所述衬底100为P+型多晶硅材料的衬底。另外，所述衬底100的材料的电阻率优选为2×10-8～1×102Ωm。
作为示例，步骤1)中，所述沟槽结构105的截面形状为U形。
具体的，在其他实施例中，所述沟槽结构105的截面形状还可以为矩形等适用器件性能的任意形状。
作为示例，在步骤1)中形成所述沟槽结构105之前，还包括形成具有窗口104的表面绝缘层101于所述衬底100上的步骤，其中，所述窗口104与所述沟槽结构105的开口对应，如图2和图3所示。
具体的，采用光刻和刻蚀的工艺在所述衬底100上形成具有窗口104的所述表面绝缘层101，其中，首先于所述衬底100上形成绝缘材料层1011，并采用具有开口103的光刻胶作为掩膜层102对所述绝缘材料层1011进行刻蚀，形成具有所述窗口104的所述表面绝缘层101，并继续刻蚀，以形成所述沟槽结构105。
如图1中的S2以及图4所示，进行步骤2)，形成介电层106于所述沟槽结构105的底部及侧壁。
具体的，所述介质层106的材料可以是但不限于氧化硅、氮化硅，所述氧化硅可以为一氧化硅或二氧化硅，且材料的电阻率优选为2×1011～1×1025Ωm，所述介电层106的可由原子沉积制程(Atomic Layer Deposition)或等离子蒸气沉积(Chemical VaporDeposition)薄膜或快速加热氧化(Rapid Thermal Oxidation)而形成，其厚度约在0.1nm到10nm之间。
如图1中的S3以及图5至图11所示，进行步骤3)，形成双导电层结构111于所述介电层106表面，所述双导电层结构111包括形成于所述介电层106底部及局部侧壁的第一导电层109，以及第二导电层110，所述第二导电层110包含结合于所述第一导电层109内的填充部1101及位于所述填充部1101顶上的凸起部1102，其中，所述第一导电层109的顶端低于所述衬底100的上表面，所述凸起部102的顶部高于所述第一导电层109的顶端且低于所述衬底100的上表面，所述凸起部1102的两侧与所述介电层106之间具有绝缘侧沟118，所述第二导电层110的所述凸起部1102的两侧缘具有缺口槽119，使得所述绝缘侧沟118的宽度大于所述第一导电层109的厚度，在本实施例中，所述双导电层结构111作为栅极字线，当然，也可以用于其他不同结构的主动区的设计。
作为示例，步骤3)中，所述第一导电层109的材料与所述第二导电层110的材料不同，且所述第一导电层109的电阻值大于所述第二导电层110的电阻值。
具体的，所述第一导电层109的材料为P或As或B掺杂的硅、P或As或B掺杂的锗、W、Ti、TiN、Ru中任意一种；所述第二导电层110的材料为W(Tungsten)、Ti(Titanium)、Ni(Nickel)、Al(Aluminum)、Pt(Platinum)中任意一种，且所述第一导电层109的材料与所述第二导电层110的材料不同，进而可以选择至少一种对两导电层刻蚀速率不同的刻蚀气体进行刻蚀，以得到本申请所需要得到的结构。另外，所述第一导电层109及所述第二导电层110的可由原子沉积制程(Atomic Layer Deposition)或等离子蒸气沉积(Chemical VaporDeposition)薄膜或快速加热氧化(Rapid Thermal Oxidation)而形成。
进一步，优选地，所述第一导电层109的电阻值大于所述第二导电层110的电阻值，所述第一导电层109的厚度越厚，所述凸起部1102也会越薄。
作为示例，步骤3)中，所形成的所述凸起部的高度占所述第二导电层110的高度的0.01％～50％，优选地，所述凸起部的高度占所述第二导电层的高度30％。具体的，所述第二导电层110的高度是指第二导电层的位于所述沟槽结构内的底部(也即所述填充部1101的底部)与所述凸起部1102的顶部之间的距离。
作为示例，步骤3)中，所述凸起部1102的顶部相对于所述第一导电层109的顶端的高度范围为0.01～50nm，优选为2～40nm或5～30nm，进一步优选地，所述凸起部1102的高度范围为10～30nm。优选地，在本实施例中，所述凸起部1102的高度为20nm。
作为示例，步骤3)中，形成所述双导电层结构111的步骤包括：
3-1)形成第一导电材料层107于所述介电层106的底部、所述介电层106的侧壁、所述窗口104的侧壁以及所述窗口104两侧的所述表面绝缘层101上，如图5所示；
3-2)形成第二导电材料层108于所述第一导电材料层107上，所述第二导电材料层108填充满所述沟槽结构105以及所述窗口104，并延伸覆盖所述表面绝缘层101上的所述第一导电材料层107，如图6所示；
3-3)对所述第一导电材料层107及第二导电材料层108进行刻蚀，以形成所述第一导电层109及所述第二导电层110，如图7至图9所示。
具体的，所述第一导电材料层107和所述第二导电材料层108包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积等沉积工艺。
需要说明的是，所述双导电层结构111既作为栅极，也作为字线，这种埋入式的栅极字线可以节省器件空间，减少器件尺寸，提高器件速度，所述双导电层结构111由所述第一导电层109及所述第二导电层110构成，其中，所述第一导电层109一方面可以提高所述双导电层结构11与所述介电层106之间的附着力，另一方面，也作为所述第二导电层110与所述介电层106之间的障壁层，避免所述第二导电层110的元素在接下来的制程中扩散至所述介电层106，从而避免了组件起始电压的偏移现象，在本实施例中，所述介电层106也即栅介质层，所述第二导电层110也称为栅极金属。
作为示例，步骤3-3)中，所述刻蚀包括：
第一次刻蚀：对所述第一导电材料层107及所述第二导电材料层108进行第一次刻蚀，使所述第一导电材料层107的刻蚀深度大于所述第二导电材料层108的刻蚀深度，以使部分所述第二导电材料层108凸出于所述第一导电材料层107上方，如图7所示。
具体的，在本实施例中，所述第一次刻蚀的目的是形成使所述第二导电材料层108凸出于所述第一导电材料层107上方的结构，在本实施例或其他实施例中，所述第一次刻蚀后所得到的结构可以作为晶体管结构应用于器件中。
作为示例，步骤3-3)中，所述刻蚀还包括：
第二次刻蚀：对凸出于所述第一导电材料层107上方的所述第二导电材料层108进行第二次刻蚀，以得到截面形状为多边形、圆形、半圆形或椭球型的所述凸起部1102，如图8和图9所示。
具体的，在所述第二次刻蚀中，选择合适的刻蚀气体，使凸出于所述第一导电材料层107上方的所述第二导电材料层108得到不同的截面形状，从而可以适用不同的器件。
需要说明的是，本实施例中，将栅极字线结构，也即所述双导电层结构111，设计为具有凸起(Fin Shape)的结构，即所述第一导电层109和包含结合于所述第一导电层109内的填充部1101以及位于所述填充部1101上的凸起部1102的第二导电层110，其中，所述凸起部1102增加了字线的高度，从而减小了字线的电阻，减少了器件的访问时间，另外，由于所述凸起部1102的两侧与所述介电层106之间具有绝缘侧沟118，减少了栅极与源漏极的接触面积，增加了P/N结与漏极之间的距离(具体可参见图12，指虚线框部分与其相邻漏极之间的距离)，也就减小了栅极附件的电场，从而缓解了栅极诱导漏极漏电流的现象。
在本实施例中，所述第一导电层109的材料为TiN，所述第二导电层110的材料为W，在现有技术中，所述第一导电层与所述第二导电层顶部平齐，其顶部距衬底的距离约为40～150nm，而本实施例中的所述第一导电层109距衬底的距离约为35～150nm，所述第二导电层110距衬底的距离为40～150nm。现对于现有技术，本申请在减小了字线电阻的同时，增加了P/N结与漏极之间的距离，缓解了栅极诱导漏极漏电流的现象。
作为示例，步骤3-3)中，所述刻蚀包括：
第一次刻蚀：对所述第一导电材料层107及所述第二导电材料层108进行相同深度的刻蚀(图中未示出)；
第二次刻蚀：对所述第一次刻蚀后的结构继续进行所述第二次刻蚀，使所述第一导电材料层107刻蚀一预设深度以形成所述第一导电层109，同时使所述第二导电材料层108刻蚀形成所述第二导电层110，所述第二导电层110的所述凸起部1102的截面形状为多边形、圆形、半圆形或椭球型，如图7至图9所示。
具体的，在该实施例中，进行所述第一次刻蚀，将两层导电材料层刻蚀形成了相同的深度，而在进行所述第二次刻蚀的时候，将所述第一导电材料层107及所述第二导电材料层108再同时进行刻蚀，得到了所需的双导电层结构111。
作为示例，步骤3-3)中，所述刻蚀的刻蚀气体包括六氟化硫(SF6)、氯气(Cl2)及氩气(Ar)中的任意两种或三种组合，所述刻蚀的刻蚀时间为60～250s。
作为示例，所述刻蚀的刻蚀气体中，SF6的流量为0～150sccm，Cl2的流量为0～250sccm，Ar的流量为0～400sccm。
具体的，所述刻蚀气体中，对于SF6/Cl2(靠化学反应蚀刻为主)，通过调整流量比例或个别的蚀刻时间以进行刻蚀，对于Ar流量，除了作为稀释气体外，主要作为离子轰击以进行蚀刻，进一步，控制Source RF power(源功率)及加至Bias Power(加在芯片的RF偏压)来刻蚀出所述第一导电层109以及所述第二导电层110的不同深度，以及所述凸起部1102的不同形状。在本实施例中，SF6的流量为0～150sccm，Cl2的流量为0～250sccm，Ar的流量为0～400sccm；源功率：0～1500Watts(瓦特)，优选为300～800Watts；Bias Power：0～150Watts，刻蚀实施的压力为2～30Torr，其中，sccm(standard cubic centimeter per minute)为气体质量流量单位，另外，所述刻蚀时间依实际情况而定，在刻蚀过程中，优选在高温条件下进行，其静电吸盘温度为20～80℃。
在一具体实施例中，首先对所述第一金属层109和第二金属层110进行相同深度的刻蚀，然后，对所述第一金属层109进行进一步刻蚀，在该进一步刻蚀的过程中，以Cl2为刻蚀气体，在高温条件下进行刻蚀，优选为60～80℃，同时，增加刻蚀时间至30～150s，以得到所需的双导电层结构。
作为示例，步骤3-3)中，通过调整不同刻蚀气体的流量比例以刻蚀出所述双导电层结构111，或者通过循环交替的通入不同的刻蚀气体以刻蚀出所述双导电层结构111。
具体的，对于得到所述双导电层结构111的刻蚀方法，一方面可以是通过调整刻蚀反应气体的流量比例以对所述第一导电材料层107及所述第二导电材料层108进行选择性刻蚀所得到的，其中，以所述第一导电层109为TiN，所述第二导电层为W(Tungsten)为例，通过调整刻蚀气体SF6(对W蚀刻率较TiN快)和Cl2(对TiN蚀刻率较W快)的刻蚀反应气体流量来达到蚀刻出所述双导电层结构111，即最终使所述第一导电层TiN蚀刻深度相对较大。
另一方面，也可以刻蚀反应气体的循环交替式刻蚀，仍以所述第一导电层109为TiN，所述第二导电层为W(Tungsten)为例，其具体的通入方式为：SF6和Cl2交替通入，并控制刻蚀气体的通入时间，即SF6(4～20sec)-Cl2(2～20sec)-SF6(4～20sec)-Cl2(2～20sec)-SF6(4～20sec)-Cl2(2～20sec)等进行多步循环刻蚀。
作为示例，步骤3)之后还包括步骤4)，填充绝缘材料于所述沟槽结构105内，以形成填孔绝缘层112，所述填孔绝缘层112覆盖所述第一导电层109的顶端以及所述第二导电层110的顶部，如图11所示。
具体的，所述绝缘材料可以为包括氧化物(例如，氧化硅、Al2O3、HfO2等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料，在此不做限制。
另外，本发明中，所述凸起部1102的两侧与所述介电层106之间具有绝缘侧沟118，所述第二导电层110的所述凸起部1102的两侧缘具有缺口槽119，使得所述绝缘侧沟118的宽度大于所述第一导电层109的厚度。作为一示例，每一单侧的所述缺口槽119的宽度介于所述凸起部1102的宽度的1/5～1/3之间。其中，所述绝缘侧沟118的宽度是指所述凸起部1102的侧缘与所述介电层106之间的距离，所述凸起部1102的宽度是指所述凸起部1102的显露的侧缘之间的距离，所述缺口槽119的宽度是指所述缺口槽沿所述凸起部1102的宽度方向上的尺寸，优选所述缺口槽119的形状可以为弧形、方形、三角形等，其中，在所述凸起部1102的侧壁设置有所述缺口槽119，以进一步增加所述绝缘侧沟118的宽度，从而使得所述绝缘侧沟118的宽度大于所述第一导电层109的厚度，从而一方面可以增加所述第二导电层110的侧缘与源/漏区之间的间距，减小栅极附件的电场，缓解漏电流现象，另外，所述缺口槽119进一步有利于后续填孔绝缘层的填充，提高器件整体结构的稳定性并防止器件结构之间的漏电流，提高器件的性能。在一优选的方案中，每一单侧的所述缺口槽119的宽度介于所述凸起部1102的宽度的1/5～1/3之间，从而在保证器件结构稳定性的情况下，进一步提高晶体管的电性能。
本发明还提供一种存储单元阵列的制备方法，包括以下步骤：
a)形成多个具有所述晶体管结构的存储单元，且各所述存储单元被配置为具有单元行及单元列的存储单元阵列；其中，所述埋入式栅极字线采用如上述任意一项方案中所述的晶体管结构的制备方法制备而得到，所述晶体管结构最为埋入式栅极字线；
b)连接一寻址线至所述单元行或所述单元列中的各所述存储单元的所述埋入式栅极字线，所述寻址线用于控制所述存储单元。
具体的，本发明还提供了一种存储单元阵列的制备方法，如图12所示，包括制备存储单元的步骤，其中，本实施例中，所述存储单元采用P+型衬底，于所述栅极字线结构两侧形成N+型源极113以及N+型漏极114，另外，还包括于所述源极113上形成位线115，于所述漏极114上形成电容单元116，各部件之间通过隔离层117绝缘。需要说明的是，本发明所制备的晶体管结构可以应用于不同结构的主动区的设计，依据实际情况而定，如应用于图12中所示的由所述第一导电材料层107构成的U形通道为多数且排列于数组中。
本发明还提供一种存储器结构的制备方法，上述任意一项方案中所述的存储单元阵列的制备方法的制备步骤。
进一步，还包括在所述存储器结构中形成若干个浅沟槽隔离结构的步骤，其中，相邻所述浅沟槽隔离结构之间设置有两个间隔分布的所述晶体管结构。
请继续参阅图7至图12，本发明还提供一种晶体管结构，所述晶体管结构为采用上述所述晶体管结构的制备方法所制备得到的结构包括：
衬底100；
沟槽结构105，位于所述衬底100中；
介电层106，位于所述沟槽结构105的底部和侧壁；以及
双导电层结构111，所述双导电层结构111包括第一导电层109和第二导电层110，其中，
所述第一导电层109位于所述介电层106的底部和局部侧壁，且所述第一导电层109的顶部低于所述衬底100的上表面；
所述第二导电层110包括填充于所述沟槽结构的下部内且表面覆盖所述第一导电层109的填充部1101以及位于所述填充部1101顶上的凸起部1102，其中，所述凸起部1102的顶部高于所述第一导电层109的顶端且低于所述衬底100的上表面，所述凸起部1102的两侧与所述介电层106之间具有绝缘侧沟118，所述第二导电层110的所述凸起部1102的两侧缘具有缺口槽119，使得所述绝缘侧沟118的宽度大于所述第一导电层110的厚度，在本实施例中，所述双导电层结构111作为栅极字线，当然，也可以用于其他不同结构的主动区的设计。
具体的，所述衬底100包括但不限于单晶半导体材料的衬底，在本实施例中，所述衬底100是本征单晶硅衬底或者是轻微掺杂的单晶硅衬底。另外，所述介质层106的材料可以为但不限于氧化硅。
作为示例，所述沟槽结构105的截面形状为U形。
具体的，在其他实施例中，所述沟槽结构105的截面形状还可以为矩形等适用器件性能的任意形状。
作为示例，所述第一导电层109的材料与所述第二导电层110的材料不同，且所述第一导电层109的电阻值大于所述第二导电层110的电阻值。
具体的，所述第一导电层109的材料为P或As或B掺杂的硅、P或As或B掺杂的锗、Ti、TiN、Ru中任意一种；所述第二导电层110的材料为P或As或B掺杂的硅、P或As或B掺杂的锗、Ti、TiN、Ru中任意一种，且所述第一导电层109的材料与所述第二导电层110的材料不同，进而可以选择至少一种对两导电层刻蚀速率不同的刻蚀气体进行刻蚀，以得到本申请所需要得到的结构。
进一步，优选地，所述第一导电层109的电阻值大于所述第二导电层110的电阻值，所述第一导电层109的厚度越厚，所述凸起部1102也会越薄。
作为示例，所述凸起部1102的纵向截面形状为多边形、圆形、半圆形或椭球型；其中，图7中以所述凸起部1102的截面形状为矩形作为示例，图8中以所述凸起部1102的截面形状为三角形作为示例，图9中以所述凸起部1102的截面形状为半圆弧形作为示例，图10中凸起部的截面形状为凸形作为示例，其中，所述凸起部1102两侧下凹，齐切所述填充部1101。
作为示例，所述凸起部的高度占所述第二导电层的高度的0.01％～50％，优选地，所述凸起部的高度占所述第二导电层的高度30％。
作为示例，所述凸起部1102的顶部相对于所述第一导电层109的顶端的高度范围为0.01～50nm。具体的，在本实施例中，所述凸起部1102的高度为优选为10nm。
作为示例，如图9与11所示，所述绝缘侧沟118的宽度是由所述第一导电层109的厚度所界定。
作为示例，如图10所示，所述第二导电层110的所述凸起部1102的两侧缘具有缺口槽119，使得所述绝缘侧沟118的宽度大于所述第一导电层109的厚度。
具体的，所述绝缘侧沟118的宽度是指所述凸起部1102的侧缘与所述介电层106之间的距离，当形成的所述第一导电层109越厚时，所述绝缘侧沟118的宽度越宽，另外，优选地，在所述凸起部1102的侧壁设置有所述缺口槽119，以进一步增加所述绝缘侧沟118的宽度，从而使得所述绝缘侧沟118的宽度大于所述第一导电层109的厚度，其中，所述缺口槽119的形状可以为弧形、方形、三角形等，具体不限，所述缺口槽119的深度依实际需求而定，也就是说，形成缺口槽119后的凸起部1102与所述介电层106之间的距离依实际需求而定，不做具体限定，所述缺口槽119可以为能实现上述功能的任意缺口槽，本发明的缺口槽119的设置一方面可以增加所述第二导电层110的侧缘与源/漏区之间的间距，减小栅极附件的电场，缓解漏电流现象，另外，所述缺口槽119进一步有利于后续填孔绝缘层的填充，提高器件整体结构的稳定性并防止器件结构之间的漏电流，提高器件的性能。在一优选的方案中，每一单侧的所述缺口槽119的宽度介于所述凸起部1102的宽度的1/5～1/3之间，从而在保证器件结构稳定性的情况下，进一步提高晶体管的电性能。
作为示例，如图11所示，所述晶体管结构还包括：填孔绝缘层112，填充于所述沟槽结构105的上部内，以覆盖所述第一导电层109的顶端以及所述第二导电层110的顶部，所述填孔绝缘层112更填充于所述绝缘侧沟118。作为一变化示例，所述填孔绝缘层112可不填充于所述绝缘侧沟118，所述绝缘侧沟118内空间为被所述填孔绝缘层112遮盖的气室，亦具有良好的电绝缘效果。
如图7所示的较大顶部面积的矩形截面凸起部1102，可以控制所述填孔绝缘层112在所述绝缘侧沟118内的填充比例。如图8所示的锥形截面的凸起部1102，可以增加所述填孔绝缘层112在所述凸起部1102两侧的填充效果。如图9所示的圆形、半圆形或椭球型截面的凸起部1102，可以有利于所述第一导电层109的刻蚀深度，增加所述绝缘侧沟118内的深度。如图10所示的较小顶部面积的矩形截面凸起部1102，可以确保所述填孔绝缘层112填满所述绝缘侧沟118。
具体的，所述填孔绝缘层112可以由包括氧化物(例如，氧化硅、Al2O3、HfO2等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料制成，在此不做限制，所述填孔绝缘层112可以实现器件隔离。
作为示例，所述衬底100表面还形成有具有窗口104的表面绝缘层101，其中，所述窗口104与所述沟槽结构105的开口对应。
需要说明的是，本实施例中，将栅极字线结构，也即所述双导电层结构111，设计为具有凸起(Fin Shape)的结构，即所述第一导电层109和包含结合于所述第一导电层109内的填充部1101以及位于所述填充部1101上的凸起部1102的第二导电层110，其中，所述凸起部1102增加了字线的高度，从而减小了字线的电阻，减少了器件的访问时间，另外，由于所述凸起部1102的两侧与所述介电层106之间具有绝缘侧沟118，减少了栅极与源漏极的接触面积，增加了P/N结与漏极之间的距离，也就减小了栅极附件的电场，从而缓解了栅极诱导漏极漏电流的现象。
本发明还提供一种存储单元阵列，具有多个配置成单元行以及单元列的存储单元，所述存储单元包括如上述任意一项示例中所述的晶体管结构，所述晶体管结构作为埋入式栅极字线，其中，所述埋入式栅极字线连接至一寻址线，所述寻址线用于控制所述存储单元。
本发明还提供一种存储器结构，包括上述任意一项方案中所述的存储单元阵列。
进一步，所述存储器结构中还包括若干个浅沟槽隔离结构，其中，相邻所述浅沟槽隔离结构之间设置有两个间隔分布的所述晶体管结构。
综上所述，本发明提供一种晶体管结构及其制备方法，所述制备方法包括如下步骤：1)提供一衬底，于所述衬底内形成沟槽结构；2)形成介电层于所述沟槽结构的底部及侧壁；以及3)形成双导电层结构于所述介电层表面，所述双导电层结构包括形成于所述介电层底部及局部侧壁的第一导电层以及第二导电层，所述第二导电层包含结合于所述第一导电层内的填充部及位于所述填充部顶上的凸起部，其中所述第一导电层的顶端低于所述衬底的上表面，所述凸起部的顶部高于所述第一导电层的顶端且低于所述衬底的上表面，所述凸起部的两侧与所述介电层之间具有绝缘侧沟，所述第二导电层的所述凸起部的两侧缘具有缺口槽，使得所述绝缘侧沟的宽度大于所述第一导电层的厚度。通过上述方案，本发明的晶体管结构提高了栅极字线的高度，减小了栅极字线的电阻，从而减少了器件的访问时间；改变了栅极字线周围电场的分布，减小了栅极与源漏极的接触面积，增加了P/N结与漏极之间的距离，减小了栅极附近的电场，从而降低了栅极诱导漏极漏电流的现象。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种晶体管结构的制备方法，其特征在于，包括如下步骤：
1)提供一衬底，于所述衬底内形成沟槽结构；
2)形成介电层于所述沟槽结构的底部及侧壁；以及
3)形成双导电层结构于所述介电层表面，所述双导电层结构包括形成于所述介电层底部及局部侧壁的第一导电层以及第二导电层，所述第二导电层包含结合于所述第一导电层内的填充部及位于所述填充部上的凸起部，其中所述第一导电层的顶端低于所述衬底的上表面，所述凸起部的顶部高于所述第一导电层的顶端且低于所述衬底的上表面，所述凸起部的两侧与所述介电层之间具有绝缘侧沟，所述第二导电层的所述凸起部的两侧缘具有缺口槽，使得所述绝缘侧沟的宽度大于所述第一导电层的厚度。
2.根据权利要求1所述的晶体管结构的制备方法，其特征在于，步骤3)中，所述第一导电层的材料与所述第二导电层的材料不同，且所述第一导电层的电阻值大于所述第二导电层的电阻值；步骤3)中所形成的所述凸起部的高度占所述第二导电层高度的0.01％～50％；步骤3)中，所述凸起部的顶部相对于所述第一导电层的顶端的高度范围为0.01～50nm。
3.根据权利要求1所述的晶体管结构的制备方法，其特征在于，步骤1)包括：
1-1)形成具有窗口的表面绝缘层于所述衬底上，所述窗口与所述沟槽结构对应；
1-2)基于所述窗口刻蚀所述衬底以形成所述沟槽结构；
步骤3)中，形成所述双导电层结构的步骤包括：
3-1)形成第一导电材料层于所述介电层的底部、所述介电层的侧壁、所述窗口的侧壁以及所述窗口两侧的所述表面绝缘层上；
3-2)形成第二导电材料层于所述第一导电材料层上，所述第二导电材料层填充满所述沟槽结构以及所述窗口，并延伸覆盖所述表面绝缘层上的所述第一导电材料层；以及
3-3)对所述第一导电材料层及第二导电材料层进行刻蚀，以形成所述第一导电层及所述第二导电层。
4.根据权利要求3所述的晶体管结构的制备方法，其特征在于，步骤3-3)中，所述刻蚀包括：
第一次刻蚀：对所述第一导电材料层及所述第二导电材料层进行所述第一次刻蚀，使所述第一导电材料层的刻蚀深度大于所述第二导电材料层的刻蚀深度，以使部分所述第二导电材料层凸出于所述第一导电材料层上方。
5.根据权利要求4所述的晶体管结构的制备方法，其特征在于，步骤3-3)中，所述刻蚀还包括：
第二次刻蚀：对凸出于所述第一导电材料层上方的所述第二导电材料层进行所述第二次刻蚀，以得到截面形状为多边形、圆形、半圆形或椭球型的所述凸起部。
6.根据权利要求3所述的晶体管结构的制备方法，其特征在于，步骤3-3)中，所述刻蚀包括：
第一次刻蚀：对所述第一导电材料层及所述第二导电材料层进行相同深度的刻蚀；以及
第二次刻蚀：对所述第一次刻蚀后的结构继续进行所述第二次刻蚀，使所述第一导电材料层刻蚀一预设深度以形成所述第一导电层，同时使所述第二导电材料层刻蚀形成所述第二导电层，所述第二导电层的所述凸起部的截面形状为多边形、圆形、半圆形或椭球型。
7.根据权利要求3所述的晶体管结构的制备方法，其特征在于，步骤3-3)中，所述刻蚀的刻蚀气体包括六氟化硫(SF6)、氯气(Cl2)及氩气(Ar)中的任意两种或三种组合，所述刻蚀的刻蚀时间为60～250s，所述刻蚀的刻蚀气体中，六氟化硫的流量为0～150毫升/分钟(sccm)，氯气的流量为0～250毫升/分钟，氩气的流量为0～400毫升/分钟；步骤3-3)中，通过调整不同刻蚀气体的流量比例以刻蚀出所述双导电层结构，或者通过循环交替的通入不同的刻蚀气体以刻蚀出所述双导电层结构。
8.根据权利要求1～7中任意一项所述的晶体管结构的制备方法，其特征在于，步骤3)后，还包括步骤：
4)填充绝缘材料于所述沟槽结构内，以形成填孔绝缘层，所述填孔绝缘层覆盖所述第一导电层的顶端以及所述第二导电层的顶部。
9.一种存储单元阵列的制备方法，其特征在于，包括以下步骤：
a)形成多个具有所述晶体管结构的存储单元，且各所述存储单元被配置为具有单元行及单元列的存储单元阵列，其中，所述晶体管结构采用如权利要求1所述的制备方法制备而得到，所述晶体管结构作为埋入式栅极字线；以及
b)连接一寻址线至所述单元行或所述单元列中的各所述存储单元的所述埋入式栅极字线，所述寻址线用于控制所述存储单元。
10.一种晶体管结构，其特征在于，包括：
衬底；
沟槽结构，位于所述衬底中；
介电层，位于所述沟槽结构的底部和侧壁；以及
双导电层结构，包括第一导电层和第二导电层，其中：
所述第一导电层位于所述介电层的底部和局部侧壁，且所述第一导电层的顶端低于所述衬底的上表面；
所述第二导电层包括填充于所述沟槽结构的下部内且表面覆盖所述第一导电层的填充部以及位于所述填充部上的凸起部，其中，所述凸起部的顶部高于所述第一导电层的顶端且低于所述衬底的上表面，所述凸起部的两侧与所述介电层之间具有绝缘侧沟，所述第二导电层的所述凸起部的两侧缘具有缺口槽，使得所述绝缘侧沟的宽度大于所述第一导电层的厚度。
11.根据权利要求10所述的晶体管结构，其特征在于，所述第一导电层的材料与所述第二导电层的材料不同，且所述第一导电层的电阻值大于所述第二导电层的电阻值。
12.根据权利要求10所述的晶体管结构，其特征在于，所述凸起部的截面形状为多边形、圆形、半圆形或椭球型。
13.根据权利要求10所述的晶体管结构，其特征在于，所述凸起部的高度占所述第二导电层的高度的0.01％～50％，所述凸起部的顶部相对于所述第一导电层的顶端的高度范围为0.01～50nm。
14.根据权利要求10所述的晶体管结构，其特征在于，每一单侧的所述缺口槽的宽度介于所述凸起部的宽度的1/5～1/3之间。
15.根据权利要求10所述的晶体管结构，其特征在于，所述绝缘侧沟的宽度是由所述第一导电层的厚度所界定。
16.根据权利要求10～15中任意一项所述的晶体管结构，其特征在于，还包括：
填孔绝缘层，填充于所述沟槽结构的上部内，以覆盖所述第一导电层的顶端以及所述第二导电层的顶部，所述填孔绝缘层更填充于所述绝缘侧沟。
17.一种存储单元阵列，其特征在于，具有多个配置成单元行以及单元列的存储单元，所述存储单元包括如权利要求10所述的晶体管结构，所述晶体管结构作为埋入式栅极字线，其中，所述埋入式栅极字线连接至一寻址线，所述寻址线用于控制所述存储单元。
18.一种存储器结构，其特征在于，包括如权利要求17所述的存储单元阵列。
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