CN113725165B

CN113725165B - 半导体结构及其制备方法

Info

Publication number: CN113725165B
Application number: CN202111007359.8A
Authority: CN
Inventors: 巩金峰; 林志成
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2021-08-30
Filing date: 2021-08-30
Publication date: 2023-07-11
Anticipated expiration: 2041-08-30
Also published as: CN113725165A

Abstract

本发明涉及一种半导体结构及其制备方法。该方法包括：提供基底，基底包括介质层；形成接触孔于介质层中；形成第一导电层于接触孔的侧壁和底部上；形成第二导电层于第一导电层上，以填满接触孔，其中，第一导电层的晶格常数和第二导电层的晶格常数不同；移除部分介质层，以使得第一导电层和第二导电层的顶部突出于介质层。上述半导体的制备方法，通过沉积晶格常数不同的第一导电层和第二导电层，从而得到致密程度不同的导电层，在刻蚀介质层以突出导电层顶部的过程中，在导电层顶部形成不平整的顶面，从而增大导电层的表面积，降低接触电阻，提高器件性能。

Description

半导体结构及其制备方法

技术领域

本发明涉及半导体制造工艺，特别是涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件。随着DRAM制程的微缩，位线结构的体积也急剧减小，使得位线结构与其他导电器件之间的接触电阻变大，电流减小，使得器件性能降低。

发明内容

基于此，有必要针对DRAM制程微缩导致接触电阻变大的问题，提供一种半导体结构及其制备方法。

本发明提供一种半导体结构的制备方法，其特征在于，包括：提供基底，所述基底包括介质层；形成接触孔于所述介质层中；形成第一导电层于所述接触孔的侧壁和底部上；形成第二导电层于所述第一导电层上，以填满所述接触孔，其中，所述第一导电层的晶格常数和所述第二导电层的晶格常数不同；移除部分所述介质层，以使得所述第一导电层和所述第二导电层的顶部突出于所述介质层。

上述半导体的制备方法，通过沉积晶格常数不同的第一导电层和第二导电层，从而得到致密程度不同的导电层，在刻蚀介质层以突出导电层顶部的过程中，在导电层顶部形成不平整的顶面，从而增大导电层的表面积，降低接触电阻，提高器件性能。

在其中一个实施例中，半导体结构的制备方法还包括：对所述第一导电层的顶部和所述第二导电层的顶部进行刻蚀。

在其中一个实施例中，所述第一导电层的晶格常数小于所述第二导电层的晶格常数，所述第一导电层的刻蚀速率小于所述第二导电层的刻蚀速率。。

在其中一个实施例中，所述第一导电层的顶部高于所述第二导电层的顶部。

在其中一个实施例中，第一导电层的晶格常数大于所述第二导电层的晶格常数，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率。

在其中一个实施例中，述第一导电层的顶部低于所述第二导电层的顶部。

在其中一个实施例中，所述第一导电层的材料与所述第二导电层的材料相同。

在其中一个实施例中，半导体结构的制备方法还包括形成第一金属层于所述介质层上，所述第一金属层覆盖所述第一导电层和所述第二导电层的顶部。

在其中一个实施例中，半导体结构的制备方法还包括形成第二金属层，所述第二金属层覆盖所述第一金属层。

本发明还提供一种半导体结构，包括：基底；介质层，位于所述基底上；接触孔，位于所述介质层中；第一导电层，位于所述接触孔的侧壁和底部上；第二导电层，位于所述第一导电层上，且填满所述接触孔；其中，所述第一导电层的晶格常数与所述第二导电层的晶格常数不同，所述第一导电层和所述第二导电层顶部突出于所述介质层。

在其中一个实施例中，所述第一导电层的晶格常数小于所述第二导电层的晶格常数，所述第一导电层的顶部高于所述第二导电层的顶部。

在其中一个实施例中，所述第一导电层的晶格常数大于所述第二导电层的晶格常数，所述第一导电层的顶部低于所述第二导电层的顶部。

在其中一个实施例中，半导体结构还包括第一金属层，所述第一金属层位于所述介质层上，且所述第一金属层覆盖所述第一导电层和所述第二导电层的顶部。

在其中一个实施例中，半导体结构还包括第二金属层，所述第二金属层覆盖所述第一金属层。

上述半导体结构，第一导电层和第二导电层的顶部高度不同，增大了导电层和金属层的接触面积，降低了接触电阻，提高了器件性能。

附图说明

图1为本申请一实施例中半导体结构的制备方法的流程框图。

图2为本申请一实施例中提供的基底的截面结构示意图。

图3为本申请一实施例中于介质层中形成接触孔后得到的半导体结构的截面结构示意图。

图4为本申请一实施例中形成第一导电材料层后得到的半导体结构的截面结构示意图。

图5为本申请一实施例中形成第二导电材料层后得到的半导体结构的截面结构示意图。

图6为本申请一实施例中形成第一导电层和第二导电层后得到的半导体结构的截面结构示意图。

图7为本申请一实施例中移除部分介质层后得到的半导体结构的截面结构示意图。

图8为本申请一实施例中对第一导电层和第二导电层的顶部进行刻蚀后得到的半导体结构的截面结构示意图。

图9为本申请另一实施例中对第一导电层和第二导电层的顶部进行刻蚀后后得到的半导体结构的截面结构示意图。

图10为本申请一实施例中形成第一金属层后得到的半导体结构的截面结构示意图。

图11为本申请另一实施例中形成第一金属层后得到的半导体结构的截面结构示意图。

图12为本申请一实施例中形成第二金属层后得到的半导体结构的截面结构示意图。

图13为本申请另一实施例中形成第二金属层后得到的半导体结构的截面结构示意图。

附图标号说明：10、衬底；11、氧化层；12、导电结构；20、介质层；21、第一介质层；22、第二介质层；23、接触孔；31、第一导电层；32、第二导电层；33、第一导电材料层；34、第二导电材料层；35、第一金属层；36、第二金属层。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

如图1所示，本申请的一个实施例提供了一种半导体结构的制备方法。该方法包括：

S10：提供基底，所述基底包括介质层；

S20：形成接触孔于所述介质层中；

S30：形成第一导电层于所述接触孔的侧壁和底部上；

S40：形成第二导电层于所述第一导电层上，以填满所述接触孔，其中，所述第一导电层的晶格常数和所述第二导电层的晶格常数不同；

S50：移除部分所述介质层，以使得所述第一导电层和所述第二导电层的顶部突出于所述介质层。

在步骤S10中，提供包括介质层20的基底。基底还包括衬底10和氧化层11，氧化层11位于衬底10和介质层20之间，如图2所示。

其中，衬底10包括但不仅限于硅衬底，氧化层11可以包括但不仅限于二氧化硅层。氧化层11中至少形成两个导电结构12，示例地，导电结构12可以包括但不仅限于金属层导线，也可以为包括金属层导线及位于金属层导线下方与其连接的金属插塞。金属层导线的上表面与氧化层11的上表面相平齐。形成导电结构12的材质可以为铜。

具体地，氧化层11可以通过但不仅限于热氧化工艺形成于衬底10上。示例地，介质层20包括叠层结构。形成介质层20的步骤包括：形成第一介质层21于氧化层11上，第一介质层21还可以保护导电结构12；形成第二介质层22于第一介质层21上；其中，第二介质层22的厚度大于第一介质层21的厚度，从而可以提高后续形成接触孔的侧壁形貌。并且，第一介质层21的底部与导电结构12接触。作为示例，第一介质层21可以包括但不仅限于氮化硅层，第二介质层22可以包括但不仅限于氧化层，例如二氧化硅层。

在步骤S20中，形成接触孔23于介质层20中，如图3所示。示例地，形成至少两个接触孔23于介质层20中，接触孔23暴露出氧化层11中的导电结构12。

作为示例，可以采用干法刻蚀工艺于介质层20中形成接触孔23，具体步骤包括：于介质层20上表面形成BARC层(Bottom Anti-Reflective Coatings，底部抗反射涂层)；于BARC层上形成图形化光刻胶层；利用干法刻蚀将图形化光刻胶层中的图形转移至介质层20中，以于介质层20中形成接触孔23。

在步骤S30和步骤S40中，形成第一导电层和第二导电层的步骤包括：

S41：于介质层20上和接触孔23的侧壁及底部形成第一导电材料层33，如图4所示。

示例地，如图4所示，第一导电材料层33可以包括但不仅限于具有第一晶格常数的钨层，第一导电材料层33的底部与导电结构12相接触。第一导电材料层33的厚度可以根据实际需求进行设置。

S42：于第一导电材料层33上形成第二导电材料层34，第二导电材料层34的填满接触孔23，且覆盖第一导电材料层33的上表面，如图5所示。

示例地，如图5所示，第二导电材料层34可以包括但不仅限于具有第二晶格常数的钨层。其中，第二晶格常数与第一晶格常数不同。

导电材料层的晶格常数可以通过改变工艺参数进行控制。示例地，在形成导电材料层的过程中，通过提高射频功率，可以降低导电材料层的晶格常数。可选地，通过增大氩气流量，也可以降低导电材料层的晶格常数。在本实施例中，例如通过物理气相沉积工艺形成第一导电材料层33和第二导电材料层34，形成第一导电材料层33和第二导电材料层34时的射频功率例如为500-2500W，形成第一导电材料层33和第二导电材料层34时的氩气流量例如为30-90sccm。在形成第一导电材料层33或第二导电材料层34时，如果提高射频功率或氩气流量，则在形成第一导电材料层33或第二导电材料层34时，第一导电材料层33或第二导电材料层34的晶粒越小，因此第一导电材料层33或第二导电材料层34的晶格常数越小。

S43：去除位于第二介质层22上的第一导电材料层33和第二导电材料层34，以得到第一导电层31及第二导电层32，如图6所示。

示例地，如图6所示，第一导电层31和第二导电层32的顶部与第二介质层22的上表面相平齐，第一导电层31和第二导电层32填满接触孔23。

在步骤S50中，如图7所示，移除部分介质层20，以使得第一导电层31和第二导电层32的顶部突出于介质层20。

具体地，在得到如图6所示的半导体结构后，提高氧化层(第二介质层22)对钨层(第一导电层31和第二导电层32)的刻蚀选择比，对第二介质层22，第一导电层31和第二导电层32进行刻蚀，由于第二介质层22的刻蚀速率较大，因此使得第二介质层22的上表面低于第一导电层31和第二导电层32的顶部，如图7所示。在此过程中，第一导电层31和第二导电层32也会被刻蚀去除一部分，并且，由于第二导电层32的晶格常数与第一导电层31的晶格常数不同，所以第二导电层32的刻蚀速率和第一导电层31的刻蚀速率也不同，因此，第一导电层31和第二导电层32的顶部并不平整，如图7所示。

上述半导体的制备方法，通过沉积晶格常数不同的第一导电层31和第二导电层32，从而得到致密程度不同的导电层，在刻蚀介质层以突出导电层顶部的过程中，在导电层顶部形成不平整的顶面，从而增大导电层的表面积，降低接触电阻，提高器件性能。

在一个实施例中，上述半导体结构的制备方法还包括：

S60：对第一导电层31的顶部和所述第二导电层32的顶部进行刻蚀。

需要说明的是，在本步骤中还提高了第一导电层31和第二导电层32相对于第二介质层22的刻蚀选择比，因此在对第一导电层31和第二导电层32的顶部的刻蚀过程中，对第二介质层22的影响较小。

示例地，当第一导电层31的晶格常数小于第二导电层32的晶格常数时，第一导电层31的刻蚀速率小于第二导电层32的刻蚀速率。这是因为当第一导电层31的晶格常数小于第二导电层32的晶格常数时，第一导电层31的晶格尺寸小于第二导电层32的晶格尺寸，也就意味着第一导电层31相对于第二导电层32更加致密，因此，在刻蚀第一导电层31和第二导电层32时，第一导电层31的刻蚀速率小于第二导电层32的刻蚀速率。经过刻蚀后，第二导电层32被刻蚀的部分较多，第一导电层31被刻蚀的部分较少，导致第一导电层31的顶部高于第二导电层32的顶部，因此，第一导电层31和第二导电层32的顶部呈凹陷状，如图8所示。

示例地，当第一导电层31的晶格常数大于第二导电层32的晶格常数时，第一导电层31的刻蚀速率大于第二导电层32的刻蚀速率。经过刻蚀后，第一导电层31被刻蚀的部分较多，第二导电层32被刻蚀的部分较少，导致第一导电层31的顶部低于第二导电层32的顶部，因此，第一导电层31和第二导电层32的顶部为凸起状，如图10所示。

在一个实施例中，第一导电层31的材料与第二导电层32的材料相同。示例地，第一导电层31和第二导电层32均为钨层。

可选地，还可以增加接触孔23内导电层的层数，并且每层导电层的晶格常数均不相同。或者，将两种不同晶格常数的导电层间隔设置，重复一次或多次。经过对导电层顶部的刻蚀后，导电层的顶部呈现波浪状，从而增加导电层与外接金属层的接触面积，降低接触电阻，提高半导体器件的性能。

上述半导体结构的制备方法，通过沉积晶格常数不同的第一导电层和第二导电层，从而得到致密程度不同的导电层，使得在对导电层进行刻蚀的过程中，第一导电层和第二导电层的刻蚀率不同，经过相同的刻蚀工艺后，第一导电层中被刻蚀的部分大于或小于第二导电层中被刻蚀的部分，从而使得不同导电层的顶部高度不同。根据上述方法制备得到的导电层具有更大的表面积，可以降低接触电阻，提高器件性能。

在一个实施例中，如图10和图11所示，半导体的制备方法还包括：形成第一金属层35于介质层20上，第一金属层35覆盖第一导电层31和第二导电层32的顶部。示例地，第一金属层35可以包括但不仅限于钛层。

在一个实施例中，如图12和图13所示，半导体的制备方法还包括：形成第二金属层36，第二金属层36覆盖第一金属层35。示例地，第二金属层36可以包括但不仅限于铝层。

示例地，第二金属层36的厚度可以大于所述第一金属层35的厚度。

由于金属铝和氧化层11的粘结性较差，而金属钛与氧化层11的粘结性较好，因此，通过先在介质层20、第一导电层31和第二导电层32的上表面形成一层金属钛，实现第一金属层35与第一导电层31和第二导电层32的稳定连接，然后在第一金属层35上覆盖第二金属层36，第二金属层36的选择可以不受到与氧化层11之间粘结性强度的制约。

本申请的另一方面还公开了一种半导体结构，如图7所示，该半导体结构包括：基底，该基底包括介质层20；接触孔23，位于介质层20中；第一导电层31，位于接触孔23的侧壁和底部上；第二导电层32，位于第一导电层31上，且填满接触孔23；其中，第一导电层31的晶格常数与第二导电层32的晶格常数不同，第一导电层31和第二导电层32的顶部突出于介质层20。

其中，基底还包括衬底10和氧化层11。衬底10可以包括但不仅限于硅衬底，氧化层11可以包括但不仅限于二氧化硅层，介质层20包括从下到上依次叠置的第一介质层21和第二介质层22，第二介质层22的厚度大于第一介质层21的厚度。示例地，第一介质层21可以包括但不仅限于氮化硅层，第二介质层22可以包括但不仅限于二氧化硅层。第一导电层31和第二导电层32可以包括但不仅限于晶格常数不同的钨层，第一导电层31和第二导电层32的顶部突出于介质层20，且第一导电层31的顶部和第二导电层32的顶部高度不同，如图7所示。

示例地，半导体结构中的氧化层11包括至少两个导电结构12，第一导电层31的底部与导电结构12接触。示例地，导电结构12可以包括但不仅限于金属层导线，也可以为包括金属层导线及位于金属层导线下方与其连接的金属插塞；形成金属层导线的材料包括铜。

在一个实施例中，如图8所示，第一导电层31的晶格常数小于第二导电层32的晶格常数，第一导电层31的顶部高于和第二导电层32的顶部。示例地，第一导电层31和第二导电层32例如为钨层。

在一个实施例中，如图9所示，第一导电层31的晶格常数大于第二导电层32的晶格常数，第一导电层31的顶部低于和第二导电层32的顶部。示例地，第一导电层31和第二导电层32例如为钨层。

上述半导体结构，第一导电层31和第二导电层32的顶部高度不同，可以增大导电层和接触金属层的接触面积，进而降低接触电阻，提高器件性能。

在一个实施例中，如图10及图11所示，半导体结构还包括第一金属层35，第一金属层35位于介质层20上，且覆盖第一导电层31和第二导电层32的顶部。示例地，第一金属层35可以为钛层。

在一个实施例中，如图12及图13所示，半导体结构还包括：第二金属层36，第二金属层36覆盖第一金属层35。示例地，第二金属层36可以包括但不仅限于铝层。

由于金属铝和氧化层(第二介质层22)的粘结性较差，而金属钛与氧化层(第二介质层22)的粘结性较好，因此，通过在铝层和氧化层(第二介质层22)之间设置金属钛层，可以使得金属层与导电层之间的连接更加牢固，提升器件稳定性。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种半导体结构的制备方法，其特征在于，包括：

提供基底，所述基底包括介质层；

形成接触孔于所述介质层中；

形成第一导电层于所述接触孔的侧壁和底部上；

形成第二导电层于所述第一导电层上，以填满所述接触孔，其中，所述第一导电层的晶格常数和所述第二导电层的晶格常数不同；

刻蚀部分所述介质层，且同时刻蚀部分所述第一导电层和部分所述第二导电层，以使得所述第一导电层和所述第二导电层的顶部突出于所述介质层。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，还包括对所述第一导电层的顶部和所述第二导电层的顶部进行刻蚀。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一导电层的晶格常数小于所述第二导电层的晶格常数，所述第一导电层的刻蚀速率小于所述第二导电层的刻蚀速率。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第一导电层的顶部高于所述第二导电层的顶部。

5.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一导电层的晶格常数大于所述第二导电层的晶格常数，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第一导电层的顶部低于所述第二导电层的顶部。

7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一导电层的材料与所述第二导电层的材料相同。

8.根据权利要求1所述的半导体结构的制备方法，其特征在于，还包括：

形成第一金属层于所述介质层上，所述第一金属层覆盖所述第一导电层和所述第二导电层的顶部。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，还包括：

形成第二金属层，所述第二金属层覆盖所述第一金属层。

10.一种半导体结构，使用如权利要求1-9中任一项所述半导体结构的制备方法制备得到，其特征在于，包括：

基底，所述基底包括介质层；

接触孔，位于所述介质层中；

第一导电层，位于所述接触孔的侧壁和底部上；

第二导电层，位于所述第一导电层上，且填满所述接触孔；

其中，所述第一导电层的晶格常数与所述第二导电层的晶格常数不同，所述第一导电层和所述第二导电层顶部突出于所述介质层。

11.根据权利要求10所述的半导体结构，其特征在于，所述第一导电层的晶格常数小于所述第二导电层的晶格常数，所述第一导电层的顶部高于所述第二导电层的顶部。

12.根据权利要求10所述的半导体结构，其特征在于，所述第一导电层的晶格常数大于所述第二导电层的晶格常数，所述第一导电层的顶部低于所述第二导电层的顶部。

13.根据权利要求10所述的半导体结构，其特征在于，还包括第一金属层，所述第一金属层位于所述介质层上，且所述第一金属层覆盖所述第一导电层和所述第二导电层的顶部。

14.根据权利要求13所述的半导体结构，其特征在于，还包括第二金属层，所述第二金属层覆盖所述第一金属层。