CN117255553A - 一种半导体器件及其制作方法 - Google Patents

Abstract

本发明公开一种半导体器件，涉及集成电路技术领域，以解决现有技术中形成电容器工艺步骤繁琐的问题。半导体器件包括：基底，基底包括周边区域和存储区域；形成在基底上的至少一个电容器，至少一个电容器位于存储区域，每个电容器的顶部与周边区域的顶部平齐。本发明还公开一种半导体器件的制作方法，该制作方法包括上述技术方案所提的。本发明提供的半导体器件及其制作方法用于集成电路技术领域。

Description

一种半导体器件及其制作方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

随着半导体技术的不断发展，动态随机存储器产品对电容器性能的要求越来越高。动态随机存储器中，存储单元(cell)区域里存在大量的存储电容单元，周边(peripheral)区域中是控制电路，两者的图形密度相差较大。现有技术中，电容器的形成一般常采用如下工艺：在介质层内形成沟槽，在沟槽上方形成底部电极，在底部电极上方形成介电层，在介电层上方形成顶部电极，在顶部电极上方形成覆盖层，图案化覆盖层和顶部电极，形成电容器。由于顶部电极的形成需要光刻和刻蚀等图形化工艺，制作步骤繁琐，增加了生产成本。

发明内容

本发明的目的在于提供一种半导体器件及其制作方法，省去顶电极的图形化工艺，降低制造成本。

为了实现上述目的，本发明提供一种半导体器件，包括：

基底，基底包括周边区域和存储区域。

形成在基底上的至少一个电容器，至少一个电容器位于存储区域，每个电容器的顶部与周边区域的顶部平齐。

与现有技术相比，本发明提供的半导体器件中，在存储区域形成电容器时，电容器的顶部与周边区域的顶部平齐。这是由于本发明通过采用CMP工艺代替现有技术中顶部电极层材料的光刻和刻蚀工艺，即可获得电容器的顶部与周边区域的顶部平齐的半导体器件。由于本发明技术方案克服了现有技术中需要对电容器的顶部电极层材料的图形化工艺，具有制作工艺简单的优点，且降低了制作成本。

本发明还提供一种半导体器件的制作方法，包括：

提供具有周边区域和存储区域的基底；

在基底上形成至少一个电容器，至少一个电容器位于存储区域，每个电容器的顶部与周边区域的顶部平齐。

与现有技术相比，本发明提供的半导体器件的制作方法的有益效果与上述技术方案半导体器件的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例中半导体器件的结构示意图。

图2为本发明实施例中形成有隔离层的半导体器件的结构示意图。

图3为本发明实施例中具有叠层衬底结构的半导体器件的结构示意图。

图4至图14为本发明实施例制作半导体器件的流程示意图。

图15为本发明实施例制作的具有隔离层的半导体器件的流程示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

现有技术中，导体器件包括：基底，以及，形成在基底的至少一个电容器。上述基底可以是常见的硅、镓砷化物、硅锗、陶瓷、绝缘体上半导体等半导体衬底，且不仅限于此。当然，基底还可以是已经形成一定结构的基底。例如：该基底内已经形成有位于存储区域的各种晶体管阵列以及位于周边区域的逻辑电路。然而，在基底上形成电容器时，一般采用光刻和刻蚀等工艺对电容器的顶部电极层材料进行图案化处理，制作步骤繁琐，增加了生产成本。

针对上述问题，本发明实施例提供的一种半导体器件。如图1所示，该半导体器件包括：基底，基底包括存储区域100和周边区域101。此时，在位于存储区域100的基底上形成至少一个电容器15时，至少一个电容器15的顶部与周边区域101的顶部可以平齐。由于基底上的电容器15的顶部与周边区域101的顶部平齐，其可以通过采用CMP工艺代替现有技术中采用图案化工艺形成电容器的顶部电极层，制作工艺简单，降低了制作成本。

进一步地，如图1所示，存储区域100具有至少一个第一沟槽，至少一个第一沟槽内形成有电容器15。示例性的，每个电容器15包括底部电极层150、介电层151和顶部电极层152。电容器15的底部电极层150形成于第一沟槽的内壁。应理解，底部电极层150可以为导电材料层，诸如铜、铝、氮化钛或其它导电材料。介电层151形成于底部电极层150上。应理解，介电层151可以为Ta₂O₅、Al₂O₃、HFO₂、(BrSr)TiO₃或其它多层高k介电材料。顶部电极层152形成于介电层151上。并且，顶部电极层152的顶部与周边区域101的顶部平齐。

示例性的，如图1所示，存储区域100包括至少两个间隔形成的电容器15，相邻两个电容器15之间的介质层上形成有平坦化层13，平坦化层13与周边区域101的顶部平齐。应理解，平坦化层13可以为SOG层。

进一步地，如图2所示，在存储区域100与周边区域101的交界处形成隔离层17，隔离层17可以为存储区域100与周边区域101的交界处形成的底部电极层，其用于保护周边区域101的介质层，避免后续腐蚀。

为了在半导体器件中形成对电容器具有支撑功能的支撑结构，在一些实施例中，如图3所示，基底还可以包括由下至上交替层叠的支撑层102和绝缘层103，绝缘层103位于相邻的支撑层102之间。此时，支撑层102可以同时位于存储区域100和周边区域101，且周边区域101的支撑层高于存储区域100的支撑层，而绝缘层103可以位于周边区域101。也就是说，支撑层102和绝缘层103在周边区域101采用交替层叠方式堆叠在一起。同时支撑层102还延长至存储区域100，用于支撑上述位于存储区域100的至少一个电容器15，保证电容器15结构稳定性。

上述支撑层102可以为氮化硅层，绝缘层103可以为氧化硅层。支撑层102和绝缘层103还可以选择其它具有刻蚀选择比的不同种类的材料。

本发明实施例还提供一种半导体器件的制作方法。图4至图9示例性的示出半导体器件的具体制作工艺流程图。如图4至图9所示，本发明实施例提供的半导体器件的制作方法包括：

步骤10：如图4所示，提供具有存储区域100和周边区域101的基底。

步骤20：如图5至图9所示，在基底上形成至少一个电容器15，至少一个电容器15位于存储区域100，每个电容器15的顶部与周边区域101的顶部平齐。

以下实施例具体说明本发明半导体器件的制作方法流程。如图4至图15所示，本发明半导体器件的制作方法具体包括：

步骤100：如图4所示，提供一介质层10。

步骤200：如图4所示，在介质层10上形成掩膜图案11，掩膜图案11包括位于存储区域100的高图形密度的掩膜图案和位于周边区域101的低图形密度的掩膜图案。举例说明：在介质层上形成掩膜图案包括：

步骤210：如图4所示，在介质层10上形成掩膜图案11；上述掩膜图案11的材质可以为光刻胶等光阻材料。例如：可以将光刻胶形成在介质层10上后，对光刻胶进行图案化，在存储区域100形成高图形密度的掩膜图案，在周边区域101形成低图形密度的掩膜图案。

步骤300：如图5至图6所示，对掩膜图案11分别进行第一次刻蚀和第二次刻蚀，使得周边区域101的介质层高于存储区域100的介质层。举例说明，对掩膜图案11分别进行第一次刻蚀和第二次刻蚀包括：

步骤310：如图5所示，在掩膜图案11的保护下，对存储区域100进行第一次刻蚀，获得形成在介质层10上的至少一个刻蚀孔12，使得位于周边区域101的掩膜图案11高于位于存储区域100的掩膜图案。

上述在衬底上形成刻蚀孔12时，因刻蚀的图形载荷效应，使得相邻刻蚀孔12之间的掩膜图案11的高度比周边区域的掩膜图案11的高度低，从而在介质层上形成台阶状掩膜图案。此外，由于刻蚀孔12形成后，相邻刻蚀孔12之间的掩膜图案仍然存在于介质层10表面，结合本发明的其它工艺特征，使得后续对相邻刻蚀孔12之间的介质层进行刻蚀时，不需要在介质层10上再次形成光刻胶，简化了工艺流程。

步骤320：如图6所示，对存储区域100上的掩膜图案11及其下方的介质层10进行第二次刻蚀，去除存储区域100的部分介质层，使周边区域101的介质层高于存储区域100的介质层，获得周边区域101的介质层高于存储区域100的介质层的基底。

上述可以对掩膜图案11覆盖的介质层10进行等离子体刻蚀等干法刻蚀，干法刻蚀后造成存储区域介质层进一步变薄。

在一些情况下，还可以选择掩膜图案11的材质，使得对存储区域的介质层10和掩膜图案11进行处理后，周边区域的掩膜图案11也被同时去除，从而减少不必要的工艺步骤。

在另一些情况下，如果对存储区域的介质层10和掩膜图案11进行处理后，周边区域的掩膜图案11还有残留，需要采用剥离或刻蚀方式去除残留的掩膜图案。

经过上述工艺步骤后，可以获得具有存储区域100和周边区域101的基底，并且周边区域101的介质层高于存储区域100的介质层。

步骤400：如图7所示，在介质层10上形成硬掩膜，以周边区域101的顶部介质层为终止层，平坦化硬掩膜，在存储区域的顶部形成平坦化层13。应理解，平坦化层13也可以是旋涂硬掩膜，例如旋涂有机物薄膜SOC。

步骤500：如图8所示，在平坦化层13的掩膜下，在存储区域100形成至少一个第一沟槽14。需要说明的是，上述在存储区域100形成至少一个第一沟槽14，可以包括在平坦化层13的掩膜下，对存储区域100上至少一个刻蚀孔12继续刻蚀，在存储区域100形成至少一个第一沟槽14。刻蚀形成第一沟槽14的刻蚀方法可以是干法刻蚀。

经过上述工艺步骤，获得在存储区域100形成的至少一个第一沟槽14。此时如图9所示，可以直接在第一沟槽14内形成电容器15。但是，由于电容器一般为堆叠式电容器，需要有支撑结构支撑，才能保证电容器具有结构稳定性。为了防止在制作支撑结构时，对电容器产生不利的影响，在第一沟槽14内完全形成电容器前，可以先制作支撑结构。

图10示出一种具有支撑结构的基底的结构示意图。该基底由支撑层102和绝缘层103交替层叠形成。支撑层102的数量可以为三层，绝缘层103的数量可以为两层。当然，支撑层102的数量和绝缘层103的数量应以实际应用为准，此处仅是示例性说明并不是对其数量进行的限定。应注意的是，基底中绝缘层103一般需要位于相邻的支撑层102之间。此外，绝缘层材料可以选择硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、未掺杂的硅玻璃(USG)、旋涂玻璃(SOG)、氧化硅或SOH等。支撑层102通常选择与绝缘层103有刻蚀选择比的材料，例如氮化硅等。

如图10所示，采用交替层叠的支撑层102和绝缘层103作为介质层10制作该半导体器件时，首先需要采用前述实施例中提供的工艺方法在该介质层10上依次形成周边区域101的介质层高于存储区域100的介质层的结构。然后，在存储区域100形成第一沟槽14。

步骤600：在第一沟槽内沉积形成电容器的材料，获得在存储区域形成至少一个电容器。图11至图14示出在存储区域形成至少一个电容器的工艺流程图。

如图11至图14所示，在存储区域形成上述至少一个电容器包括：

步骤610：在第一沟槽14的内壁形成底部电极层150。

在实际应用，如图11所示，将电容器15的底部电极材料形成于第一沟槽14的内壁和存储区域100的顶面。通过化学机械平坦化(CMP)工艺去除存储区域100顶面多余的底部电极材料，从而获得底部电极层150。应理解，底部电极层150可以通过化学气相沉积(CVD)、蒸镀或原子层沉积(ALD)等工艺来形成。并且，底部电极层150的厚度范围可以为50至450埃，但不仅限于此。底部电极层150可以为铜、铝、氮化钛或其它导电材料。

还应注意是，如图12所示，在第一沟槽14的内壁形成底部电极层150后，同时在底部电极层150上形成介电层前，需要对存储区域100中的绝缘层103进行去除，以使存储领域100内形成支撑层102，对后续制作的电容器具有良好的支撑作用。

示例性的，如图12所示，去除基底中存储领域100内的绝缘层103时，采用从存储领域100顶部向下，依次去除相邻支撑层102之间的绝缘层103。去除相邻支撑层102之间的绝缘层103具体包括：

首先，如图12所示，去除位于存储区域100顶部的绝缘层103。需要说明的是，一般采用湿法刻蚀工艺去除存储区域100顶部的绝缘层103。例如，绝缘层103选择氧化硅膜时，湿法刻蚀可选择氢氟酸类的化学液，通过氢氟酸类的化学液湿法刻蚀去除存储区域顶部的绝缘层103。存储区域100顶部的绝缘层103去除后，再依次向下，通过湿法刻蚀去除位于存储领域的绝缘层103。通过将存储领域100相邻支撑层102之间的绝缘层103依次去除，可以获得具有支撑结构的基底。

步骤620：在底部电极层上形成介电层，

如图13所示，介电层151形成于底部电极层150的上方。作为示例，介电层151可以通过蒸镀、CVD或ALD技术来形成。并且介电层151的厚度可以为小于或等于500A。例如，介电层151的厚度可以为10埃至400埃。作为示例，介电层151可以为Ta₂O₅、Al₂O₃、HfO₂、(BrSr)TiO₃或其它多层高k介电材料。

步骤630：接下来，如图14所示，顶部电极层152形成于在介电层151的上方。在一些实施例中，顶部电极层152可以通过蒸镀、CVD或ALD技术来形成。顶部电极层152的尺寸厚度可以为500埃至2500埃。形成顶部电极层152的材料可以包括诸如铜、硅锗、氮化钛或其它导电材料。示例性的，在介电层151上形成铜顶部电极层时，可以通过蒸镀阻挡层、籽晶层和铜形成。此外，形成顶部电极层152后，还可以对顶部电极层152和周边区域的表面进行CMP工艺，最终获得本发明实施例的半导体器件。

上述形成电容器的工艺中，在存储区域100形成的至少一个电容器15的顶部可以与周边区域101的顶部平齐。应理解，采用本发明实施例的上述工艺，由于对存储区域进行两次刻蚀，在存储区域与周边区域之间形成了台阶差。由于台阶差的存在，在对存储区域进行SOC平坦化工艺后，可以使SOC平坦化层与周边区域的顶部平齐。以SOC平坦化层为硬掩膜，可以在存储区域形成容纳电容器的第一沟槽，这样在第一沟槽内可以直接形成电容器，且形成的电容器的顶部通过CMP工艺即可与周边区域平齐，从而获得本发明实施例所述的每个电容器15的顶部与周边区域101的顶部平齐的半导体器件。由于采用本发明实施例所述技术方案，不需要对电容器的顶部电极材料进行图案化工艺，减少了制作工艺步骤，提高了产品的生产效率。

步骤700：为了对形成的半导体器件进行保护，在形成电容器的顶部电极层后，还可以在顶部电极层表面以及周边区域的顶部形成保护层(图中未示出)，对半导体器件进行保护。保护层可以采用原子层沉积或化学气相沉积等工艺形成。保护层材料可以为氮化硅等。在此不进行限定。

作为一种可能实现方式，如图15所示，在存储区域100与周边区域101之间的区域还形成隔离层17，应理解，在存储领域100与周边领域101之间的区域可以认为是周边区域与存储区域之间的交界处。还应理解，存储区域100与周边区域101的交界处形成的底部电极层可以作为隔离层17，用于保护周边区域101的介质层，避免后续腐蚀。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (11)

1.一种半导体器件，其特征在于，包括：

基底，所述基底包括存储区域和周边区域；

形成在所述基底上的至少一个电容器，至少一个所述电容器位于所述存储区域，每个所述电容器的顶部与所述周边区域的顶部平齐。

2.根据权利要求1所述的半导体器件，其特征在于，所述周边区域的顶部介质层高于所述存储区域的顶部介质层；所述存储区域具有至少一个第一沟槽，每个所述电容器包括底部电极层、介电层和顶部电极层；

所述底部电极层形成在所述第一沟槽的内壁，所述介电层形成在所述底部电极层上，所述顶部电极层形成在所述介电层上；所述顶部电极层的顶部与所述周边区域的顶部平齐。

3.根据权利要求2项所述的半导体器件，其特征在于，所述存储区域包括至少两个间隔形成的电容器，相邻两个所述电容器之间顶部的介质层上形成有平坦化层，所述平坦化层与所述周边区域的顶部平齐。

4.根据权利要求1所述的半导体器件，其特征在于，所述基底具有位于所述周边区域与所述存储区域之间的第二沟槽，所述第二沟槽内形成有隔离层。

5.根据权利要求1～4任一项所述的半导体器件，其特征在于，所述基底具有由下至上交替层叠的支撑层和绝缘层；

所述绝缘层位于所述周边区域，所述支撑层位于所述周边区域和所述存储区域，至少一个电容器形成在包括所述支撑层的存储区域。

6.一种半导体器件的制作方法，其特征在于，包括：

提供具有存储区域和周边区域的基底；

在所述基底上形成至少一个电容器，至少一个所述电容器位于所述存储区域，每个所述电容器的顶部与所述周边区域的顶部平齐。

7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述提供具有周边区域和存储区域的基底包括：

提供一介质层；

在所述介质层上形成掩膜图案，所述掩膜图案包括位于所述周边区域的图形密度低的掩膜图案和位于所述存储区域的图形密度高的掩膜图案；

对所述掩膜图案分别进行第一次刻蚀和第二次刻蚀，获得所述周边区域的介质层高于所述存储区域的介质层的基底。

8.根据权利要求7所述半导体器件的制作方法，其特征在于，对所述掩膜图案分别进行第一次刻蚀和第二次刻蚀包括：

在所述掩膜图案的保护下，对所述存储区域进行第一次刻蚀，获得形成在所述介质层上的至少一个刻蚀孔，使位于所述周边区域的图形密度低的掩膜图案高于位于所述存储区域的图形密度高的掩膜图案；

对图形密度高的掩膜图案及其下方的介质层进行第二次刻蚀，去除所述存储区域的部分介质层，使所述周边区域的介质层高于所述存储区域的介质层。

9.根据权利要求7所述半导体器件的制作方法，其特征在于，所述存储区域具有至少一个第一沟槽；和/或，

形成所述存储区域的所述第一沟槽包括：

在所述介质层上形成硬掩膜，以所述周边区域的顶部介质层为终止层，平坦化所述硬掩膜，在所述存储区域的顶部形成平坦化层；

在所述平坦化层的掩膜下，在所述存储区域形成至少一个第一沟槽；

在所述基底上形成至少一个电容器包括：

在所述第一沟槽的内壁形成底部电极层，在所述底部电极层上形成介电层，在所述介电层上形成顶部电极层，所述顶部电极层的顶部与所述周边区域的顶部平齐。

10.根据权利要9所述半导体器件的制作方法，其特征在于，所述基底具有由下至上交替层叠的支撑层和绝缘层；

在所述第一沟槽的内壁形成底部电极层后，在所述底部电极层上形成介电层前，所述半导体器件的制作方法还包括：

从存储区域的顶部向下，依次去除支撑层之间的绝缘层。

11.根据权利要求6所述半导体器件的制作方法，其特征在于，在所述基底的周边区域与所述存储区域的交界处形成隔离层。