CN113013092B - 半导体结构的形成方法及半导体结构 - Google Patents

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Abstract

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。所述半导体结构的形成方法包括如下步骤：提供衬底；于所述衬底上形成多个间隔分布的第一阻挡结构，相邻所述第一阻挡结构之间具有暴露所述衬底的第一沟槽结构；形成初始介质层，所述初始介电层填充满所述第一沟槽结构；去除部分所述初始介质层，以形成介质层，所述介质层具有第二沟槽结构，所述第二沟槽结构暴露部分所述第一阻挡结构；其中，形成所述第一阻挡结构的材料的致密度大于形成所述介质层的材料的致密度；形成导电层，所述导电层填充满所述第二沟槽结构。本发明增加了栓塞导电结构的稳定性，提高了整个器件结构的可靠性。

Description

半导体结构的形成方法及半导体结构
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。
背景技术
随着半导体器件的集成度越来越高，电路尺寸相应逐渐变小，半导体器件内部的导电接触结构所需达到的深度也逐渐增加，栓塞导线等导电结构中的电流密度增大，传统的栓塞导线结构正承受着巨大的考验。
在典型的栓塞导线的制造工艺中，最常用于形成栓塞导线的导电材料有金属Cu和金属Al，相应的，导线阻挡层的材料通常有Ta、Ru和Ti。在传统的导线制造工艺中，通常会通过干法刻蚀工艺蚀刻介质层以形成通孔，随后于所述通孔内沉积阻挡层，最后在所述通孔内沉积金属导线。但是，在现有工艺中，通常会使用氧化硅作为介质层，但是由于氧化硅材料致密性的问题，在通过刻蚀工艺形成通孔的过程中，会使通孔的角落处产生损伤。后续通过湿法刻蚀工艺对刻蚀后的结构进行清洗时，会进一步加重角落处的损伤。而且，在半导体器件的使用过程中，栓塞导线长期承受着电流的冲刷，在栓塞导线的角落部分容易发生漏电从而导致金属离子的扩散，影响器件的使用寿命，严重时甚至导致器件的失效。另外，一般致密度较高的材料都具有较大的介电常数(如氮化硅的致密性很好，但是，氮化硅的介电常数远大于氧化硅)，如果仅仅将介质层换成致密度较高的材料，会导致导线结构之间存在很大寄生电容，从而严重影响半导体器件的性能。
随着手机等电子产品在人们的日常生活中应用越来越广泛，电子产品内部的内存芯片或者逻辑芯片所承担的运算强度呈几何倍数增长。因此，如何提高栓塞导线的性能稳定性，从而提升半导体器件的可靠性，是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构的形成方法及半导体结构，用于解决现有技术中的栓塞导线稳定性较差的问题，以提高半导体器件的可靠性。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：
提供衬底；
于所述衬底上形成多个间隔分布的第一阻挡结构，相邻所述第一阻挡结构之间具有暴露所述衬底的第一沟槽结构；
形成初始介质层，所述初始介质层填充满所述第一沟槽结构；
去除部分所述初始介质层，以形成介质层，所述介质层具有第二沟槽结构，所述第二沟槽结构暴露部分所述第一阻挡结构；其中，形成所述第一阻挡结构的材料的致密度大于形成所述介质层的材料的致密度；
形成导电层，所述导电层填充满所述第二沟槽结构。
可选的，于所述衬底上形成多个间隔分布的第一阻挡结构的步骤包括：
于所述衬底上形成第一阻挡层，所述第一阻挡层覆盖所述衬底；
于所述第一阻挡层上形成介电层，所述介电层具有第三沟槽结构，且所述第三沟槽结构在所述衬底上的投影与所述第一沟槽结构在所述衬底上的投影重合；
以所述介电层为掩模版刻蚀所述第一阻挡层；
去除所述介电层。
可选的，于所述第一阻挡层上形成介电层的具体步骤包括：
于所述第一阻挡层上形成初始掩膜层，所述初始掩膜层覆盖所述第一阻挡层；
图形化所述初始掩膜层，形成掩膜层，所述掩膜层具有第四沟槽结构；
形成初始介电层，所述初始介电层至少覆盖所述第四沟槽结构的底部及侧壁；
去除所述掩膜层和部分所述初始介电层，保留覆盖所述第四沟槽结构侧壁的所述初始介电层。
可选的，所述形成初始介电层，所述初始介电层至少覆盖所述第四沟槽结构的底部及侧壁包括：
采用原子层沉积法形成所述初始介电层。
可选的，包括：
形成所述第一阻挡结构的材料的介电常数大于形成所述介质层的材料的介电常数。
可选的，包括：
形成所述第一阻挡结构的材料为氮化硅，形成所述介质层的材料为氧化硅。
可选的，在形成所述介质层的步骤之后、且形成导电层的步骤之前还包括：
形成第二阻挡层，所述第二阻挡层覆盖所述介质层的上表面、所述第二沟槽结构的底部和所述第二沟槽结构的侧壁。
可选的，包括：
形成所述第二阻挡层的材料包括氮化钛。
可选的，包括：
所述介质层覆盖所述第一阻挡结构的上表面。
为了解决上述问题，本发明还提供了一种半导体结构，包括：
衬底；
第一阻挡结构，所述第一阻挡结构间隔分布于所述衬底上，且相邻所述第一阻挡结构之间具有暴露所述衬底的第一沟槽结构；
介质层，所述介质层至少填充满部分所述第一沟槽结构，所述介质层具有第二沟槽结构且所述第二沟槽结构暴露部分所述第一阻挡结构；其中，形成所述第一阻挡结构的材料的致密度大于形成所述介质层的材料的致密度；
导电层，所述导电层填充满所述第二沟槽结构。
可选的，形成所述第一阻挡结构的材料的介电常数大于形成所述介质层的材料的介电常数。
可选的，形成所述第一阻挡结构的材料为氮化硅，形成所述介质层的材料为氧化硅。
可选的，还包括：
第二阻挡层，所述第二阻挡层位于所述介质层和所述导电层之间且所述第二阻挡层覆盖所述介质层的上表面、所述第二沟槽结构的底部和所述第二沟槽结构的侧壁。
可选的，形成所述第二阻挡层的材料为氮化钛。
可选的，所述介质层覆盖所述第一阻挡结构的上表面。
本发明提供的半导体结构的形成方法及半导体结构，在介质层中内嵌第一阻挡结构，且形成第一阻挡结构的材料的致密度大于形成介质层的材料的致密度，可以在刻蚀介质层形成栓塞导线的过程中防止通孔的角落处产生损伤。另外，通过内嵌式第一阻挡结构可以防止栓塞导线向介质层中扩散，从而增加所述导电层的稳定性，进而提高整个器件结构的可靠性。而且，在介质层中内嵌第一阻挡结构，在大幅度提高栓塞导线结构稳定性的情况下，只增加了少量的寄生电容，保证了半导体器件的电性能。
附图说明
附图1是本发明具体实施方式中半导体结构的形成方法流程图；
附图2A-2J是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构的形成方法及半导体结构的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构的形成方法，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2A-2J是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图。本具体实施方式所述的半导体结构可以是但不限于动态随机存储器(Dynamic Random Access Memory，DRAM)。如图1、图2A-图2J所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S11，提供衬底20。
具体来说，所述衬底20可以是但不限于硅衬底或者多晶硅衬底，本具体实施方式中以所述衬底20为硅衬底为例进行说明，所述衬底20用于支撑在其上的器件结构。在其他示例中，所述衬底20可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20可以为单层衬底，也可以为由多个半导体层叠置构成的多层衬底，本领域技术人员可以根据实际需要进行选择。所述衬底20内部还可以设置有有源区、晶体管、浅沟槽隔离结构、字线等结构。
步骤S12，于所述衬底20上形成多个间隔分布的第一阻挡结构211，相邻所述第一阻挡结构211之间具有暴露所述衬底20的第一沟槽结构212，如图2F所示。
可选的，于所述衬底20上形成多个间隔分布的第一阻挡结构211的具体步骤包括：
于所述衬底20上形成第一阻挡层21，所述第一阻挡层21覆盖所述衬底20，如图2A所示；
于所述第一阻挡层21上形成介电层231，所述介电层231具有第三沟槽结构30，且所述第三沟槽结构30在所述衬底20上的投影与所述第一沟槽结构212在所述衬底20上的投影重合，如图2E所示；
以所述介电层231为掩模版刻蚀所述第一阻挡层21，如图2F所示；
去除所述介电层231。
具体来说，在形成所述衬底20之后，可以采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺于所述衬底20表面沉积第一阻挡层21，第一阻挡层21覆盖衬底20的表面。之后，根据所需形成的所述第一阻挡结构211的形状以及相邻所述第一阻挡结构211之间的第一沟槽结构212的形状，于所述第一阻挡层21表面形成介电层231，所述介电层231中具有第三沟槽结构30，如图2E所示。所述第三沟槽结构30在垂直于所述衬底20方向上投影与最终所要形成的所述第一沟槽结构212在垂直于所述衬底20方向上的投影重合。在形成具有所述第三沟槽结构30的所述介电层231之后，以所述介电层231为掩模版，采用刻蚀等方式对所述第一阻挡层21进行图案化处理，在所述第一阻挡层21中形成多个沿垂直于所述衬底20的方向贯穿所述第一阻挡层21的第一沟槽结构212，多个所述第一沟槽结构212将剩余的所述第一阻挡层21分割为多个相互独立的所述第一阻挡结构211。本具体实施方式中所述的多个是指两个及两个以上。多个间隔分布的所述第一阻挡结构211是指，任意两个所述第一阻挡结构211之间物理隔离(即任意相连的两个所述第一阻挡结构211之间具有第一沟槽结构212)，即任意两个所述第一阻挡结构211互不连接。
本具体实施方式是以所述介电层231中具有多个宽度不同的所述第三沟槽结构30(例如图2E中所述的第三沟槽结构30包括宽度不同的第一子沟槽结构222和第二子沟槽结构223)为例进行说明，本领域技术人员也可以根据实际需要设置所述介电层中的所有所述第三沟槽结构30的的宽度均相同。在本具体实施方式中，所述第三沟槽结构30的宽度是指所述第三沟槽结构30的内径。
可选的，于所述第一阻挡层21上形成介电层231的具体步骤包括：
于所述第一阻挡层21上形成初始掩膜层22，所述初始掩膜层22覆盖所述第一阻挡层21，如图2A所示；
图形化所述初始掩膜层22，形成掩膜层31，所述掩膜层31具有第四沟槽结构221，如图2B所示；
形成初始介电层23，所述初始介电层23至少覆盖所述第四沟槽结构221的底部及侧壁，如图2C所示；
去除所述掩膜层31和部分所述初始介电层23，保留覆盖所述第四沟槽结构221侧壁的所述初始介电层23，如图2E所示。
可选的，所述形成初始介电层23，所述初始介电层23至少覆盖所述第四沟槽结构221的底部及侧壁包括：
采用原子层沉积法形成所述初始介电层23。原子层沉积工艺相较于其他沉积工艺，可以很好的控制沉积的薄膜的均匀性，采用原子层沉积法形成初始介电层23，可以保证初始介电层23在各个位置的厚度相同，从而保证后续形成的半导体结构的稳定性。
举例来说，在所述衬底20表面形成所述第一阻挡层21之后，于所述第一阻挡层21表面沉积所述初始掩膜层22，使得所述初始掩膜层22完全覆盖所述第一阻挡层21，如图2A所示。所述初始掩膜层22的材料可以是有机掩膜材料，例如SOC；也可以是硬掩膜材料，例如多晶硅。所述初始掩膜层22可以通过化学气相沉积工艺或者原子层沉积工艺形成于所述第一阻挡层21表面。之后，对所述初始掩膜层22进行图案化，即采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀对所述初始掩膜层22进行刻蚀，在所述初始掩膜层22中形成沿垂直于所述衬底20的方向贯穿所述初始掩膜层22的第四沟槽结构221，形成掩膜层31，如图2B所示。
接着，采用原子层沉积工艺沉积氧化硅材料等，形成覆盖所述第四沟槽结构221内壁(包括所述第四沟槽结构221的底部和侧壁)和所述掩膜层31顶面(即所述掩膜层31背离所述衬底20的表面)的所述初始介电层23，如图2C所示。采用原子层沉积工艺形成的所述初始介电层23的均匀性较好，确保了后续形成的所述第一阻挡结构211的形貌均匀性。为了便于后续对所述掩膜层31进行选择性去除，所述掩膜层31的材料与所述初始介电层23的材料之间应该具有较高的刻蚀选择比，例如所述掩膜层31与所述初始介电层23之间的刻蚀选择比大于3(例如刻蚀选择比为5)。然后，采用刻蚀等方式去除覆盖于所述掩膜层31顶面和所述第四沟槽结构221底部的所述初始介电层23，仅保留覆盖于所述第四沟槽结构221侧壁的所述初始介电层23，并以覆盖于所述第四沟槽结构221侧壁的所述初始介电层23作为所述介电层231，如图2D所示。之后，采用湿法刻蚀方式清洗或者方向性较强的干法刻蚀工艺去除所有的所述掩膜层31，形成如图2E所示的所述第三沟槽结构30，所述第三沟槽结构30包括第一子沟槽结构222和第二子沟槽结构223。所述第一子沟槽结构222与所述第二子沟槽结构223的宽度可以相同，也可以不同。其中，所述第一子沟槽结构222形成所述介电层231之后、在去除残留的所述掩膜层31的位置形成，所述第二子沟槽结构223是由形成所述介电层231之后的所述第四沟槽结构221的位置形成。在图2E所示的结构中，沿平行于所述衬底20的表面的方向上，所述第一子沟槽结构222与所述第二子沟槽结构223交替排列。
接着，采用干法刻蚀工艺沿所述第一子沟槽结构222和所述第二子沟槽结构223刻蚀所述第一阻挡层21，在所述第一阻挡层21中形成多个沿垂直于所述衬底20的方向贯穿所述第一阻挡层21的第一沟槽结构212，残留的所述第一阻挡层21作为所述第一阻挡结构211，如图2F所示。
步骤S13，形成初始介质层24，所述初始介质层24填充满所述第一沟槽结构212。
步骤S14，去除部分所述初始介质层24，以形成介质层242，所述介质层242中具有第二沟槽结构241，所述第二沟槽结构241暴露部分所述第一阻挡结构211；其中，形成所述第一阻挡结构211的材料的致密度大于形成所述介质层242的材料的致密度，如图2H所示。
具体来说，在形成所述第一阻挡结构211和位于相邻所述第一阻挡结构211之间的所述第一沟槽结构212之后，采用化学气相沉积工艺沉积氧化硅等材料，形成填充满所有所述第一沟槽结构212并完全覆盖所有所述第一阻挡结构211顶面(即所述第一阻挡结构211背离所述衬底20的表面)的所述初始介质层24，如图2G所示。之后，采用干法刻蚀工艺刻蚀部分所述初始介质层24，以形成介质层242，所述介质层242中形成有沿垂直于所述衬底20的方向贯穿所述介质层242的第二沟槽结构241，如图2H所示。
本具体实施方式通过限定形成所述第一阻挡结构211的材料的致密度大于形成所述介质层242的材料的致密度，使得所述第一阻挡结构211相对于所述介质层242能够更好的阻挡后续形成的导电层26中导电粒子的扩散，避免了所述导电层26中的导电粒子自所述第二沟槽结构241的角落处的扩散，减少了漏电流的产生。
步骤S15，形成导电层26，所述导电层26填充满所述第二沟槽结构241，如图2I所示。
可选的，在形成所述介质层242的步骤之后、且形成导电层26的步骤之前还包括：
形成第二阻挡层25，所述第二阻挡层25覆盖所述介质层242的上表面、所述第二沟槽结构241的底部和所述第二沟槽结构241的侧壁。
可选的，所述半导体结构的形成方法，还包括：
形成所述第二阻挡层25的材料包括氮化钛。氮化钛材料具有较大的致密度，可以较好的阻挡导电层26渗透到介质层242中，并且氮化钛材料具有一定的导电性，可以保证栓塞导线的导电能力。
具体来说，在刻蚀部分所述初始介质层24形成所述第二沟槽结构241之后，采用原子层沉积工艺或者化学气相沉积工艺沉积氮化钛等阻挡材料于所述第二沟槽结构241的内壁、所述介质层242的顶面(即所述介质层242背离所述衬底20的表面)、以及通过所述第二沟槽结构241的侧壁暴露的所述第一阻挡结构211的表面。然后，通过物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或者电镀工艺将所述第二沟槽结构241填满，形成所述导电层26，如图2I所示。
可选的，所述半导体结构的形成方法包括：
所述介质层242覆盖所述第一阻挡结构211的上表面。
具体来说，在沿垂直于所述衬底20的方向上，所述介质层242的高度大于所述第一阻挡结构211的高度，从而避免增大半导体结构内部的寄生电容，确保所述半导体结构的性能稳定性。其中，所述介质层242的高度与所述第一阻挡结构211的高度之间的相对比例关系，本领域技术人员可以根据实际需要进行选择，例如根据所述第一阻挡结构211的具体材料等。可选的，所述介质层242的高度为所述第一阻挡结构211的高度的2倍以上。
可选的，相邻的两个所述第二沟槽结构241之间具有三个以上的所述第一阻挡结构211。
具体来说，如图2I所示，在相邻的两个所述第二沟槽结构241中，每个所述第二沟槽结构241中相对的两个侧壁分别暴露一个所述第一阻挡结构211，在两个通过所述第二沟槽结构241暴露的所述第一阻挡结构211之间还具有至少一个被所述介质层242覆盖的所述第一阻挡结构211，从而可以更好地避免相邻所述导电层26之间的漏电。
在其他具体实施方式中，本领域技术人员可以通过修改所述掩膜层31中的图案，使得相邻的两个所述第二沟槽结构241之间具有且仅具有两个所述第一阻挡结构211。举例来说，如图2J所示，在相邻的两个所述第二沟槽结构241中，每个所述第二沟槽结构241中相对的两个侧壁分别暴露一个所述第一阻挡结构211，在两个通过所述第二沟槽结构241暴露的所述第一阻挡结构211之间不设置另外的所述第一阻挡结构211，从而可以简化制程工艺。
可选的，在沿所述第二沟槽结构241的径向方向上，所述第一阻挡结构211的宽度小于或者等于所述第二阻挡层25的宽度。
具体来说，通过将所述第一阻挡结构211的宽度设置为小于或者等于所述第二阻挡层25的宽度，可以在不增加半导体结构的寄生电容的同时，确保相邻所述第二沟槽结构241之间的间隔宽度，从而不对所述导电层26的特征尺寸造成影响。
为了减小寄生电容的影响，可选的，所述半导体结构的形成方法还包括：
形成所述第一阻挡结构211的材料的介电常数大于形成所述介质层242的材料的介电常数。
可选的，形成所述第一阻挡结构211的材料为氮化硅，形成所述介质层242的材料为氧化硅。
不仅如此，本具体实施方式还提供了一种半导体结构。本具体实施方式提供的半导体结构可以采用如图1、图2A-图2J所示的半导体结构的形成方法形成。本具体实施方式提供的半导体结构的示意图可参见图2I和图2J。如图2I和图2J所示，本具体实施方式提供的半导体结构，包括：
衬底20；
第一阻挡结构211，所述第一阻挡结构211间隔分布于所述衬底20上，且相邻所述第一阻挡结构211之间具有暴露所述衬底20的第一沟槽结构212；
介质层242，所述介质层242至少填充满部分所述第一沟槽结构212，所述介质层242具有第二沟槽结构241且所述第二沟槽结构241暴露部分所述第一阻挡结构211；其中，形成所述第一阻挡结构211的材料的致密度大于形成所述介质层242的材料的致密度；
导电层26，所述导电层26填充满所述第二沟槽结构241。
可选的，形成所述第一阻挡结构211的材料的介电常数大于形成所述介质层242的材料的介电常数。
可选的，形成所述第一阻挡结构211的材料为氮化硅，形成所述介质层242的材料为氧化硅。
可选的，所述半导体结构还包括：
第二阻挡层25，所述第二阻挡层25位于所述介质层242和所述导电层26之间且所述第二阻挡层25覆盖于所述介质层242的上表面、所述第二沟槽结构241的底部和所述第二沟槽结构241的侧壁。
可选的，形成所述第二阻挡层25的材料为氮化钛。
可选的，所述介质层242覆盖所述第一阻挡结构211的上表面。
具体来说，在沿垂直于所述衬底20的方向上，所述介质层242的高度大于所述第一阻挡结构211的高度，从而避免增大半导体结构内部的寄生电容，确保所述半导体结构的性能稳定性。其中，所述介质层242的高度与所述第一阻挡结构211的高度之间的相对比例关系，本领域技术人员可以根据实际需要进行选择，例如根据所述第一阻挡结构211的具体材料等。可选的，所述介质层242的高度为所述第一阻挡结构211的高度的2倍以上。
可选的，相邻的两个所述第二沟槽结构241之间具有三个以上的所述第一阻挡结构211。
具体来说，如图2I所示，在相邻的两个所述第二沟槽结构241中，每个所述第二沟槽结构241中相对的两个侧壁分别暴露一个所述第一阻挡结构211，在两个通过所述第二沟槽结构241暴露的所述第一阻挡结构211之间还具有至少一个被所述介质层242覆盖的所述第一阻挡结构211，从而可以更好地避免相邻所述导电层26之间的漏电。
在其他具体实施方式中，本领域技术人员可以通过修改所述掩膜层31中的图案，使得相邻的所述第二沟槽结构241之间具有且仅具有两个所述第一阻挡结构211。举例来说，如图2J所示，在相邻的两个所述第二沟槽结构241中，每个所述第二沟槽结构241中相对的两个侧壁分别暴露一个所述第一阻挡结构211，在两个通过所述第二沟槽结构241暴露的所述第一阻挡结构211之间不设置另外的所述第一阻挡结构211，从而可以简化制程工艺。
可选的，在沿所述第二沟槽结构241的径向方向上，所述第一阻挡结构211的宽度小于或者等于所述第二阻挡层25的宽度。
具体来说，通过将所述第一阻挡结构211的宽度设置为小于或者等于所述第二阻挡层25的宽度，可以在不增加半导体结构的寄生电容的同时，确保相邻所述第二沟槽结构241之间的间隔宽度。
可选的，所述第一阻挡结构211的材料为SIN、SICN中的一种或者两种的组合。本实施例中，所述第一阻挡结构211的材料为SIN。
具体来说，所述第一阻挡结构211的材料可以与所述第二阻挡层25的材料相同，也可以与所述第二阻挡层25的材料不同。在本具体实施方式中，为了进一步提高所述导电层26的稳定性，更好的避免漏电，所述第一阻挡结构211的材料与所述第二阻挡层25的材料不同。例如，所述第一阻挡结构211的材料为SIN；所述第二阻挡层25的材料为TiN。所述导电层26的材料为金属材料，例如Cu或者Al。
本具体实施方式提供的半导体结构的形成方法及半导体结构，在介质层中内嵌第一阻挡结构，且形成第一阻挡结构的材料的致密度大于形成介质层的材料的致密度，可以在刻蚀介质层形成栓塞导线的过程中防止通孔的角落处产生损伤。另外，通过内嵌式第一阻挡结构可以防止栓塞导线向介质层中扩散，从而增加所述导电层的稳定性，进而提高整个器件结构的可靠性。而且，在介质层中内嵌第一阻挡结构，在大幅度提高栓塞导线结构稳定性的情况下，只增加了少量的寄生电容，保证了半导体器件的电性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供衬底；
于所述衬底上形成多个间隔分布的第一阻挡结构，相邻所述第一阻挡结构之间具有暴露所述衬底的第一沟槽结构；
形成初始介质层，所述初始介质层填充满所述第一沟槽结构；
去除部分所述初始介质层，以形成介质层，所述介质层具有第二沟槽结构，所述第二沟槽结构暴露部分所述第一阻挡结构；其中，形成所述第一阻挡结构的材料的致密度大于形成所述介质层的材料的致密度；
形成第二阻挡层，所述第二阻挡层覆盖所述介质层的上表面、所述第二沟槽结构的底部和所述第二沟槽结构的侧壁，在沿所述第二沟槽结构的径向方向上，所述第一阻挡结构的宽度小于或者等于所述第二阻挡层的宽度；形成导电层，所述导电层填充满所述第二沟槽结构，所述第一阻挡结构用于避免所述导电层中的导电粒子自所述第二沟槽结构的角落处的扩散。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，于所述衬底上形成多个间隔分布的第一阻挡结构的步骤包括：
于所述衬底上形成第一阻挡层，所述第一阻挡层覆盖所述衬底；
于所述第一阻挡层上形成介电层，所述介电层具有第三沟槽结构，且所述第三沟槽结构在所述衬底上的投影与所述第一沟槽结构在所述衬底上的投影重合；
以所述介电层为掩模版刻蚀所述第一阻挡层；
去除所述介电层。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，于所述第一阻挡层上形成介电层的具体步骤包括：
于所述第一阻挡层上形成初始掩膜层，所述初始掩膜层覆盖所述第一阻挡层；
图形化所述初始掩膜层，形成掩膜层，所述掩膜层具有第四沟槽结构；
形成初始介电层，所述初始介电层至少覆盖所述第四沟槽结构的底部及侧壁；
去除所述掩膜层和部分所述初始介电层，保留覆盖所述第四沟槽结构侧壁的所述初始介电层。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述形成初始介电层，所述初始介电层至少覆盖所述第四沟槽结构的底部及侧壁包括：采用原子层沉积法形成所述初始介电层。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，包括：
形成所述第一阻挡结构的材料的介电常数大于形成所述介质层的材料的介电常数。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，包括：
形成所述第一阻挡结构的材料为氮化硅，形成所述介质层的材料为氧化硅。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，包括：
形成所述第二阻挡层的材料包括氮化钛。
8.根据权利要求1所述半导体结构的形成方法，其特征在于，包括：
所述介质层覆盖所述第一阻挡结构的上表面。
9.一种半导体结构，其特征在于，包括：
衬底；
第一阻挡结构，所述第一阻挡结构间隔分布于所述衬底上，且相邻所述第一阻挡结构之间具有暴露所述衬底的第一沟槽结构；
介质层，所述介质层至少填充满部分所述第一沟槽结构，所述介质层具有第二沟槽结构且所述第二沟槽结构暴露部分所述第一阻挡结构；其中，形成所述第一阻挡结构的材料的致密度大于形成所述介质层的材料的致密度；
导电层，所述导电层填充满所述第二沟槽结构，所述第一阻挡结构用于避免所述导电层中的导电粒子自所述第二沟槽结构的角落处的扩散；
第二阻挡层，所述第二阻挡层位于所述介质层和所述导电层之间且所述第二阻挡层覆盖所述介质层的上表面、所述第二沟槽结构的底部和所述第二沟槽结构的侧壁，在沿所述第二沟槽结构的径向方向上，所述第一阻挡结构的宽度小于或者等于所述第二阻挡层的宽度。
10.根据权利要求9所述的半导体结构，其特征在于，形成所述第一阻挡结构的材料的介电常数大于形成所述介质层的材料的介电常数。
11.根据权利要求10所述的半导体结构，其特征在于，形成所述第一阻挡结构的材料为氮化硅，形成所述介质层的材料为氧化硅。
12.根据权利要求11所述的半导体结构，其特征在于，形成所述第二阻挡层的材料为氮化钛。
13.根据权利要求9所述的半导体结构，其特征在于，所述介质层覆盖所述第一阻挡结构的上表面。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013092B (zh) * 2021-02-23 2023-04-07 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
CN115312454B (zh) * 2022-10-11 2023-02-24 合肥新晶集成电路有限公司 半导体结构及其形成方法
CN115332168A (zh) * 2022-10-13 2022-11-11 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183158A (ja) * 1998-12-14 2000-06-30 Fujitsu Ltd 半導体集積回路装置及びその製造方法
JP2000349151A (ja) * 1999-06-07 2000-12-15 Sony Corp 半導体装置およびその製造方法
CN104617093A (zh) * 2013-11-05 2015-05-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TW201830533A (zh) * 2016-12-13 2018-08-16 台灣積體電路製造股份有限公司 具互連結構的半導體裝置之製作方法
JP2020107855A (ja) * 2018-12-28 2020-07-09 東京エレクトロン株式会社 基板処理方法および基板処理システム
CN111524794A (zh) * 2019-02-02 2020-08-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230912B2 (en) * 2014-05-16 2016-01-05 United Microelectronics Corp. Method for manufacturing semiconductor device and device manufactured using the same
CN105336784B (zh) * 2014-08-13 2019-01-18 中国科学院微电子研究所 半导体器件及其制造方法
CN210837712U (zh) * 2019-10-14 2020-06-23 长鑫存储技术有限公司 半导体结构
CN113013092B (zh) * 2021-02-23 2023-04-07 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183158A (ja) * 1998-12-14 2000-06-30 Fujitsu Ltd 半導体集積回路装置及びその製造方法
JP2000349151A (ja) * 1999-06-07 2000-12-15 Sony Corp 半導体装置およびその製造方法
CN104617093A (zh) * 2013-11-05 2015-05-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TW201830533A (zh) * 2016-12-13 2018-08-16 台灣積體電路製造股份有限公司 具互連結構的半導體裝置之製作方法
JP2020107855A (ja) * 2018-12-28 2020-07-09 東京エレクトロン株式会社 基板処理方法および基板処理システム
CN111524794A (zh) * 2019-02-02 2020-08-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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